JP2020092292A - 増幅回路 - Google Patents

Abstract

【課題】利得の温度依存性を低減可能な増幅回路を提供すること。【解決手段】増幅回路１５は、差動入力信号に応じて差動電流信号を生成する差動回路５３と、電界効果トランジスタ８４のトランスコンダクタンスが一定となるように制御電流ＩＤＡＣを供給する制御用電流源５５と、を備え、差動回路５３の可変抵抗回路５８では、電界効果トランジスタ８３のソース及びドレインがトランジスタ５６，５７のエミッタにそれぞれ電気的に接続され、トランジスタ５６，５７のエミッタの間に直列に接続された互いに等しい抵抗値を有する抵抗素子８１及び抵抗素子８２の接続点Ｐに電界効果トランジスタ８４のソースが電気的に接続され、電界効果トランジスタ８３のゲートと、電界効果トランジスタ８４のゲート及びドレインとが、制御電流ＩＤＡＣを受ける制御端子Ｔｃに共通に電気的に接続される。【選択図】図１

Description

本発明は、増幅回路に関する。

光通信ネットワークの大容量化に伴い、光信号のＰＡＭ４（4-level Pulse Amplitude Modulation）等の信号レベルの多値化に対応することが望まれている。このため、レーザドライバ及びトランスインピーダンスアンプといった、光フロントエンド（光信号と電気信号との相互変換部）で使用される増幅回路には、線形動作が求められている。それらの増幅回路において、入力信号の強度が変動した場合でも線形動作を行うために、出力信号の振幅が飽和して非線形動作にならないように増幅回路の利得は適切に調整され得ることが望ましい。

特許文献１には、一対のトランジスタと、一対のトランジスタのエミッタ間に設けられ、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）を有する可変抵抗回路と、を備え、一対のトランジスタのベースに差動の入力信号が入力される可変利得型差動増幅器が記載されている。この可変利得型差動増幅器では、ＦＥＴのゲートに制御電圧が印加され、制御電圧に応じてＦＥＴのソース−ドレイン間抵抗を変化させることによって、利得制御が行われる。

特開２００４−３０４７７５号公報 特開２００４−２６６３１６号公報 特開２００３−１６８９３７号公報 特開２００３−１６８９３８号公報 特開２００３−２４３９５１号公報 特開昭６３−１７５５１０号公報

特許文献１に記載の可変利得型差動増幅器では、一対のトランジスタのベースのそれぞれに抵抗素子を介してバイアス電圧が供給されている。ところで、トランジスタのベース・エミッタ間電圧は、温度によって変動するので、ＦＥＴのドレイン電位及びソース電位は、温度によって変動する。このため、ＦＥＴのゲートに印加されている制御電圧が一定であっても、ＦＥＴのゲート・ソース間電圧が閾値電圧に対して変動するので可変抵抗回路の抵抗値が変動し、差動増幅器の利得が変動するおそれがある。

本発明は、利得の温度依存性を低減可能な増幅回路を提供する。

本発明の一側面に係る増幅回路は、差動入力信号を増幅して差動出力信号を出力する増幅回路である。この増幅回路は、第１電流を供給する第１電流源と、第２電流を供給する第２電流源と、差動入力信号に応じて第１電流及び第２電流をそれぞれ２つに分配して、差動電流信号を生成する差動回路と、差動電流信号を差動出力信号に変換する負荷回路と、制御電流を供給する制御用電流源と、を備える。差動回路は、ベース、エミッタ、及びコレクタを有する第１トランジスタと、ベース、エミッタ、及びコレクタを有する第２トランジスタと、制御端子、第１端子、及び第２端子を有する可変抵抗回路と、を備える。第１トランジスタのベース及び第２トランジスタのベースは、差動入力信号を受ける。第１トランジスタのコレクタ及び第２トランジスタのコレクタは、差動電流信号を出力する。第１端子は、第１トランジスタのエミッタに電気的に接続される。第２端子は、第２トランジスタのエミッタに電気的に接続される。制御端子は、制御電流を受ける。可変抵抗回路は、第１端子と第２端子との間に直列に接続された第１抵抗素子及び第２抵抗素子と、ゲート、ソース、及びドレインを有する第１電界効果トランジスタと、ゲート、ソース、及びドレインを有する第２電界効果トランジスタと、を備える。第１電界効果トランジスタのソースは、第１端子に電気的に接続される。第１電界効果トランジスタのドレインは、第２端子に電気的に接続される。第１電界効果トランジスタのゲート、第２電界効果トランジスタのゲート、及び第２電界効果トランジスタのドレインは、制御端子に共通に電気的に接続される。第２電界効果トランジスタのソースは、第１抵抗素子及び第２抵抗素子の接続点に電気的に接続される。第２抵抗素子の抵抗値は、第１抵抗素子の抵抗値と等しく設定される。制御用電流源は、第２電界効果トランジスタのトランスコンダクタンスが一定となるように制御電流を供給する。

本発明によれば、利得の温度依存性を低減することができる。

図１は、一実施形態に係る増幅回路を含む光送信装置の回路構成の一例を示す図である。 図２は、図１に示される制御用電流源の回路構成の一例を示す図である。 図３は、比較例の増幅回路の回路構成を示す図である。 図４は、利得の温度特性を示す図である。

［本願発明の実施形態の説明］
最初に本発明の実施形態の内容を列記して説明する。

本発明の一側面に係る増幅回路は、差動入力信号を増幅して差動出力信号を出力する増幅回路である。この増幅回路は、第１電流を供給する第１電流源と、第２電流を供給する第２電流源と、差動入力信号に応じて第１電流及び第２電流をそれぞれ２つに分配して、差動電流信号を生成する差動回路と、差動電流信号を差動出力信号に変換する負荷回路と、制御電流を供給する制御用電流源と、を備える。差動回路は、ベース、エミッタ、及びコレクタを有する第１トランジスタと、ベース、エミッタ、及びコレクタを有する第２トランジスタと、制御端子、第１端子、及び第２端子を有する可変抵抗回路と、を備える。第１トランジスタのベース及び第２トランジスタのベースは、差動入力信号を受ける。第１トランジスタのコレクタ及び第２トランジスタのコレクタは、差動電流信号を出力する。第１端子は、第１トランジスタのエミッタに電気的に接続される。第２端子は、第２トランジスタのエミッタに電気的に接続される。制御端子は、制御電流を受ける。可変抵抗回路は、第１端子と第２端子との間に直列に接続された第１抵抗素子及び第２抵抗素子と、ゲート、ソース、及びドレインを有する第１電界効果トランジスタと、ゲート、ソース、及びドレインを有する第２電界効果トランジスタと、を備える。第１電界効果トランジスタのソースは、第１端子に電気的に接続される。第１電界効果トランジスタのドレインは、第２端子に電気的に接続される。第１電界効果トランジスタのゲート、第２電界効果トランジスタのゲート、及び第２電界効果トランジスタのドレインは、制御端子に共通に電気的に接続される。第２電界効果トランジスタのソースは、第１抵抗素子及び第２抵抗素子の接続点に電気的に接続される。第２抵抗素子の抵抗値は、第１抵抗素子の抵抗値と等しく設定される。制御用電流源は、第２電界効果トランジスタのトランスコンダクタンスが一定となるように制御電流を供給する。

この増幅回路では、差動回路が備える第１トランジスタのベース及び第２トランジスタのベースが差動入力信号を受け、第１トランジスタのコレクタ及び第２トランジスタのコレクタが差動電流信号を出力し、負荷回路が差動電流信号を差動出力信号に変換する。第１トランジスタのエミッタの電位と第２トランジスタのエミッタの電位とは、互いに反転した関係にあり、差動入力信号に応じて変動する。第１トランジスタのエミッタと第２トランジスタのエミッタとの間に互いに同じ抵抗値を有する第１抵抗素子及び第２抵抗素子が直列に接続されているので、第１抵抗素子と第２抵抗素子との接続点の電位は、第１トランジスタのエミッタの電位と第２トランジスタのエミッタの電位との中間電圧（平均電位）となり得る。

第１電界効果トランジスタのソース及びドレインが第１トランジスタのエミッタ及び第２トランジスタのエミッタにそれぞれ電気的に接続され、第２電界効果トランジスタのソースが第１抵抗素子と第２抵抗素子との接続点に電気的に接続されている。第１電界効果トランジスタのゲートと、第２電界効果トランジスタのゲート及びドレインとが、制御電流を受ける制御端子に共通に接続されている。つまり、第２電界効果トランジスタは、第１電界効果トランジスタのゲートと接続点との間にダイオード接続されている。この構成によって、第１電界効果トランジスタのゲートとソースとの間の電圧（ゲート・ソース間電圧）は、第２電界効果トランジスタのゲート・ソース間電圧と略等しくなる。一方、第１電界効果トランジスタのオン抵抗値は、第１電界効果トランジスタのゲート・ソース間電圧から閾値電圧を減算した値等によって定まる。これらの値は温度依存性を有するが、第２電界効果トランジスタのトランスコンダクタンスが一定となるように制御電流が供給されるので、第１電界効果トランジスタのゲート・ソース間電圧から閾値電圧を減算した値等が温度によらず略一定となる。以上のことから、第１電界効果トランジスタのオン抵抗値の温度依存性が低減される。その結果、増幅回路の利得の温度依存性を低減することが可能となる。

制御用電流源は、入力された入力電流と同じ電流値を有する出力電流を出力するカレントミラー回路と、ゲート、ソース、及びドレインを有する第３電界効果トランジスタと、ゲート、ソース、及びドレインを有する第４電界効果トランジスタと、第３抵抗素子と、を備えてもよい。第３電界効果トランジスタのゲートは、第３電界効果トランジスタのドレイン及び第４電界効果トランジスタのゲートに電気的に接続されてもよい。第３電界効果トランジスタのソースは、接地電位に電気的に接続されてもよい。第４電界効果トランジスタのソースは、第３抵抗素子を介して接地電位に電気的に接続されてもよい。第４電界効果トランジスタのドレイン電流はカレントミラー回路に入力電流として入力されてもよい。カレントミラー回路の出力電流は、第３電界効果トランジスタのドレインに入力されてもよい。第４電界効果トランジスタのＷ／Ｌ比は、第３電界効果トランジスタのＷ／Ｌ比のＫ倍（Ｋは１より大きい実数）に設定されてもよい。第１電界効果トランジスタのＷ／Ｌ比及び第２電界効果トランジスタのＷ／Ｌ比のそれぞれは、第３電界効果トランジスタのＷ／Ｌ比と等しく設定されてもよい。制御信号に応じて、カレントミラー回路の出力電流のＸ倍（Ｘは１以上の実数）を制御電流として出力してもよい。この場合、電源電圧の値が制御信号に及ぼす影響が低減される。このため、電源電圧の値が第１電界効果トランジスタのオン抵抗値に及ぼす影響を低減することができる。これにより、増幅回路の利得を安定化することが可能となる。

第１電界効果トランジスタ、第２電界効果トランジスタ、第３電界効果トランジスタ、及び第４電界効果トランジスタは、同一の半導体チップ上に形成されてもよい。第１電界効果トランジスタ、第２電界効果トランジスタ、第３電界効果トランジスタ、及び第４電界効果トランジスタのそれぞれは、互いに同じ電子移動度及び同じキャパシタの容量を有してもよい。この場合、理論上、第１電界効果トランジスタのオン抵抗値を、電界効果トランジスタの電子移動度及びキャパシタ容量に依存しない値とすることができる。したがって、第１電界効果トランジスタのオン抵抗値の温度依存性がさらに低減される。その結果、増幅回路の利得の温度依存性をさらに低減することが可能となる。

可変抵抗回路は、第１端子と第２端子との間に接続されたキャパシタをさらに備えてもよい。この場合、差動入力信号の周波数が高周波数である場合に、可変抵抗回路の抵抗値が低下するので、増幅回路の利得を増加させることができる。これにより、増幅回路の周波数特性を補償することが可能となる。

［本願発明の実施形態の詳細］
本発明の実施形態に係る増幅回路の具体例を、図面を参照しつつ以下に説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

図１は、一実施形態に係る増幅回路を含む光送信装置の回路構成の一例を示す図である。図１に示されるように、光送信装置１は、発光素子２及び駆動回路３を主に備える。発光素子２は、例えば、直接変調用の半導体レーザ素子であり、具体的には、端面発光型レーザダイオードである。このようなレーザダイオードとしては、分布帰還型レーザダイオード（ＤＦＢ−ＬＤ：Distributed FeedBack Laser Diode）、及びファブリペローレーザダイオード（ＦＰ−ＬＤ：Fabry-Perot Laser Diode）等がある。ここで直接変調とは、半導体レーザ素子に流す電流の量を変化させることによって半導体レーザ素子から出力される光出力信号Ｐｏｕｔの強度（光パワー）を変化させる変調方式のことを意味する。

発光素子２のアノード（陽極）は、ＦＢＩ（フェライトビーズインダクタ）５及びバイアス電流源４を介して電源電圧ＶＬＤに電気的に接続されている。つまり、発光素子２は、バイアス電流源４に直列に接続されている。さらに、発光素子２のアノードは駆動回路３の端子Ｔｏｕｔに電気的に接続されている。発光素子２のカソード（陰極）は、接地電位（グラウンド電位）に電気的に接続されている。つまり、発光素子２はカソード接地で動作する。なお、例えば、発光素子２が一つの半導体チップ上に形成され、駆動回路３が他の半導体チップ上に形成される場合、発光素子２のアノードと駆動回路３の端子Ｔｏｕｔとは、ボンディングワイヤ（不図示）を介して接続されることがある。同様に、ＦＢＩ５は、ボンディングワイヤ（不図示）を介して発光素子２のアノードと接続されることがある。バイアス電流源４は、発光素子２を所定の強度で発光させるために、直流のバイアス電流Ｉｂｉａｓを供給する。例えば、バイアス電流Ｉｂｉａｓに応じて、直接変調によって生じた光出力信号Ｐｏｕｔの強度の時間平均値（平均光パワー）が調整される。

駆動回路３は、直接変調方式の駆動回路であり、特にシャント駆動方式に基づいて発光素子２に駆動電流ＩＬＤを供給する回路である。駆動回路３は、オン・オフ変調（ｏｎ−ｏｆｆ ｋｅｙｉｎｇ）により発光素子２を直接変調する。すなわち、駆動回路３は、外部から入力される差動入力信号に応じて駆動電流ＩＬＤを増減することによって、光出力信号Ｐｏｕｔを増減する。差動入力信号は、入力信号Ｖｉｎｐと入力信号Ｖｉｎｎとを含む。入力信号Ｖｉｎｐと入力信号Ｖｉｎｎとは、互いに相補的な信号である。例えば、入力信号Ｖｉｎｐは、入力信号Ｖｉｎｎの位相と１８０°異なる位相を持つ。すなわち、入力信号Ｖｉｎｐが増加するときに入力信号Ｖｉｎｎは減少し、入力信号Ｖｉｎｐが減少するときに入力信号Ｖｉｎｎは増加する。また、差動入力信号が０レベル及び１レベルの２つの論理値を有するＮＲＺ（Non-Return to Zero）信号である場合、入力信号Ｖｉｎｐが１レベル（ピーク値）に達するときに入力信号Ｖｉｎｎは０レベル（ボトム値）に達し、入力信号Ｖｉｎｐがボトム値に達するときに入力信号Ｖｉｎｎはピーク値に達する。入力信号Ｖｉｎｐの振幅（ピーク値とボトム値との差）は、入力信号Ｖｉｎｎの振幅と略等しい。駆動回路３は、端子Ｔｉｎｐ、端子Ｔｉｎｎ、及び端子Ｔｏｕｔを有する。端子Ｔｉｎｐには、駆動回路３の外部から入力信号Ｖｉｎｐが供給される。端子Ｔｉｎｎには、駆動回路３の外部から入力信号Ｖｉｎｎが供給される。

駆動回路３は、端子Ｔｉｎｐ及び端子Ｔｉｎｎに供給される差動入力信号（入力信号Ｖｉｎｐ及び入力信号Ｖｉｎｎ）に応じて出力電流（シャント電流）Ｉｏｕｔを生成する。出力電流Ｉｏｕｔは、駆動電流ＩＬＤを増減するための信号であって、バイアス電流Ｉｂｉａｓから分流して、端子Ｔｏｕｔを介して駆動回路３に流れ込む。このような構成により、バイアス電流源４及び駆動回路３により規定される駆動電流ＩＬＤが、発光素子２のアノードから発光素子２に供給され、駆動電流ＩＬＤに応じて発光素子２が光出力信号Ｐｏｕｔを出力する。例えば、駆動電流ＩＬＤが増加すると光出力信号Ｐｏｕｔは増加し、駆動電流ＩＬＤが減少すると光出力信号Ｐｏｕｔは減少する。また、バイアス電流Ｉｂｉａｓが一定の値に保たれているとき、出力電流Ｉｏｕｔが増加すると駆動電流ＩＬＤは減少し、出力電流Ｉｏｕｔが減少すると駆動電流ＩＬＤは増加する。従って、駆動電流ＩＬＤは、出力電流Ｉｏｕｔを反転した信号となっている。

駆動回路３の構成について、さらに詳細に説明する。駆動回路３は、抵抗素子１１と、抵抗素子１２と、エミッタフォロア回路１３と、エミッタフォロア回路１４と、増幅回路１５と、エミッタフォロア回路１６と、トランスコンダクタンスアンプ１７と、を備える。

抵抗素子１１及び抵抗素子１２は、例えば入力終端抵抗である。抵抗素子１１の一端は端子Ｔｉｎｐに電気的に接続され、抵抗素子１１の他端は電源電圧ＶＣＣに電気的に接続される。抵抗素子１２の一端は端子Ｔｉｎｎに電気的に接続され、抵抗素子１２の他端は電源電圧ＶＣＣに電気的に接続される。ここで、「電源電圧ＶＣＣに電気的に接続される」とは、「電源電圧ＶＣＣを駆動回路３内の各回路に供給するための電源線に接続される」ことを意味する。また、以下の説明においても同じ意味で使用される。

エミッタフォロア回路１３は、入力信号Ｖｉｎｐを受け、入力信号Ｖｉｎｐを増幅回路１５に出力する回路である。エミッタフォロア回路１３は、トランジスタ３１と、電流源３２と、を備える。トランジスタ３１は、例えばＮＰＮ型トランジスタである。トランジスタ３１のベースは、端子Ｔｉｎｐに電気的に接続されている。トランジスタ３１のコレクタは、電源電圧ＶＣＣに電気的に接続されている。トランジスタ３１のエミッタは、電流源３２の一端に電気的に接続されている。電流源３２は、定電流源であって、電流源３２の他端は接地電位に接続されている。トランジスタ３１のエミッタは、レベルシフトされた入力信号Ｖｉｎｐを増幅回路１５に出力する。

エミッタフォロア回路１４は、入力信号Ｖｉｎｎを受け、入力信号Ｖｉｎｎを増幅回路１５に出力する回路である。エミッタフォロア回路１４は、トランジスタ４１と、電流源４２と、を備える。トランジスタ４１は、例えばＮＰＮ型トランジスタである。トランジスタ４１のベースは、端子Ｔｉｎｎに電気的に接続されている。トランジスタ４１のコレクタは、電源電圧ＶＣＣに電気的に接続されている。トランジスタ４１のエミッタは、電流源４２の一端に電気的に接続されている。電流源４２は、定電流源であって、電流源４２の他端は接地電位に接続されている。トランジスタ４１のエミッタは、レベルシフトされた入力信号Ｖｉｎｎを増幅回路１５に出力する。

増幅回路１５は、差動入力信号（入力信号Ｖｉｎｐ及び入力信号Ｖｉｎｎ）を増幅して差動出力信号（出力信号Ｖｏｕｔｐ及び出力信号Ｖｏｕｔｎ）を生成する回路である。増幅回路１５は、電流源５１（第１電流源）と、電流源５２（第２電流源）と、差動回路５３と、負荷回路５４と、制御用電流源５５と、を備える。

電流源５１は、電流Ｉ１（第１電流）を供給する回路である。電流源５１は、電流Ｉ１を差動回路５３に供給する。電流源５２は、電流Ｉ２（第２電流）を供給する回路である。電流源５２は、電流Ｉ２を差動回路５３に供給する。電流Ｉ１と電流Ｉ２とは、同じ大きさに設定されてもよい。電流Ｉ１，Ｉ２は、通常は時間に対して一定値となるように設定される。ただし、例えば、温度の変化に対して増幅回路１５に温度補償動作を行わせるような場合には設定値を適宜変える場合がある。

差動回路５３は、入力信号Ｖｉｎｐと入力信号Ｖｉｎｎとに応じて電流Ｉ１及び電流Ｉ２をそれぞれ２つに分配して、差動電流信号（電流信号Ｉｃ１及び電流信号Ｉｃ２）を生成する回路である。差動回路５３は、トランジスタ５６（第１トランジスタ）と、トランジスタ５７（第２トランジスタ）と、可変抵抗回路５８と、を備える。電流Ｉ１と電流Ｉ２との和は、電流信号Ｉｃ１と電流信号Ｉｃ２との和に略等しい。差動回路５３は、入力信号Ｖｉｎｐと入力信号Ｖｉｎｎとの差に応じて、電流Ｉ１と電流Ｉ２との和を２つに分配してそれぞれ電流信号Ｉｃ１と電流信号Ｉｃ２とを生成する。

トランジスタ５６，５７は、例えば、ＮＰＮ型バイポーラトランジスタである。トランジスタ５６のベースは、トランジスタ３１のエミッタに電気的に接続されており、トランジスタ５６のベースには、入力信号Ｖｉｎｐが入力される。トランジスタ５６のエミッタは、電流源５１に電気的に接続されている。トランジスタ５６のコレクタは、負荷回路５４に電気的に接続されており、電流信号Ｉｃ１を出力する。トランジスタ５７のベースは、トランジスタ４１のエミッタに電気的に接続されており、トランジスタ５７のベースには、入力信号Ｖｉｎｎが入力される。トランジスタ５７のエミッタは、電流源５２に電気的に接続されている。トランジスタ５７のコレクタは、負荷回路５４に電気的に接続されており、電流信号Ｉｃ２を出力する。つまり、トランジスタ５６のベース及びトランジスタ５７のベースは、差動入力信号を受ける。トランジスタ５６のコレクタ及びトランジスタ５７のコレクタは、差動電流信号を出力する。

可変抵抗回路５８は、トランジスタ５６のエミッタとトランジスタ５７のエミッタとの間に設けられ、トランジスタ５６のエミッタとトランジスタ５７のエミッタとの間の抵抗値（可変抵抗回路５８の抵抗値）を調整するための回路である。可変抵抗回路５８は、制御端子Ｔｃ、端子Ｔ１（第１端子）、及び端子Ｔ２（第２端子）を有する。端子Ｔ１は、トランジスタ５６のエミッタに電気的に接続されている。端子Ｔ２は、トランジスタ５７のエミッタに電気的に接続されている。制御端子Ｔｃには、制御用電流源５５から制御電流ＩＤＡＣが供給される。可変抵抗回路５８は、抵抗素子８１（第１抵抗素子）と、抵抗素子８２（第２抵抗素子）と、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）８３（第１電界効果トランジスタ）と、電界効果トランジスタ８４（第２電界効果トランジスタ）と、キャパシタ８５と、を備える。

抵抗素子８１及び抵抗素子８２は、端子Ｔ１と端子Ｔ２との間に直列に接続されている。つまり、抵抗素子８１の一端は、端子Ｔ１に電気的に接続されており、端子Ｔ１を介してトランジスタ５６のエミッタに電気的に接続されている。抵抗素子８１の他端は抵抗素子８２の一端に電気的に接続され、接続点Ｐを成している。抵抗素子８２の他端は、端子Ｔ２に電気的に接続されており、端子Ｔ２を介してトランジスタ５７のエミッタに電気的に接続されている。抵抗素子８１の抵抗値Ｒ１は、抵抗素子８２の抵抗値Ｒ２と等しく設定されている。

電界効果トランジスタ８３，８４のそれぞれは、ゲート、ソース、及びドレインを有する。電界効果トランジスタ８３のソースは、端子Ｔ１に電気的に接続されており、端子Ｔ１を介してトランジスタ５６のエミッタに電気的に接続されている。電界効果トランジスタ８３のドレインは、端子Ｔ２に電気的に接続されており、端子Ｔ２を介してトランジスタ５７のエミッタに電気的に接続されている。なお、電界効果トランジスタ８３について、ソースとエミッタとは便宜上区別するために名称を変えているだけであって、ソースとエミッタとを入れ替えてそれぞれトランジスタ５６，５７に接続されてもよい。電界効果トランジスタ８３のゲート、電界効果トランジスタ８４のゲート、及び電界効果トランジスタ８４のドレインは、制御端子Ｔｃに共通に電気的に接続されており、制御端子Ｔｃを介して制御用電流源５５の出力端子５５ａ（図２参照）に電気的に接続されている。電界効果トランジスタ８４のソースは、抵抗素子８１と抵抗素子８２との接続点Ｐに電気的に接続されている。つまり、電界効果トランジスタ８４は、電界効果トランジスタ８３のゲート（制御端子Ｔｃ）と接続点Ｐとの間にダイオード接続されている。電界効果トランジスタ８３は、制御電流ＩＤＡＣにより調整可能な可変抵抗器として機能する。電界効果トランジスタ８３のオン抵抗値Ｒｏｎは、温度に依存しない値である。オン抵抗値Ｒｏｎの詳細は後述する。

キャパシタ８５は、端子Ｔ１と端子Ｔ２との間に電気的に接続されている。つまり、キャパシタ８５の一端は、端子Ｔ１に電気的に接続されており、端子Ｔ１を介してトランジスタ５６のエミッタに電気的に接続されている。キャパシタ８５の他端は端子Ｔ２に電気的に接続されており、端子Ｔ２を介してトランジスタ５７のエミッタに電気的に接続されている。

可変抵抗回路５８では、抵抗素子８１、抵抗素子８２、及び電界効果トランジスタ８３による合成抵抗と、キャパシタ８５とにより、トランジスタ５６のエミッタとトランジスタ５７のエミッタとの間のインピーダンスを高周波で下げ、差動回路５３の利得を上げることができる。電界効果トランジスタ８３のサイズ、抵抗素子８１，８２、及びキャパシタ８５を適切に設計することで、高周波での損失を補償でき、合成抵抗値は制御信号Ｃｎｔｌによって変更できるため、補償の特性も調整可能となる。

負荷回路５４は、差動電流信号（電流信号Ｉｃ１及び電流信号Ｉｃ２）を差動出力信号（出力信号Ｖｏｕｔｐ及び出力信号Ｖｏｕｔｎ）に変換する回路である。負荷回路５４は、負荷抵抗素子５９と、負荷抵抗素子６０と、を備える。負荷抵抗素子５９の一端はトランジスタ５６のコレクタに電気的に接続されている。負荷抵抗素子５９の他端は、電源電圧ＶＣＣに電気的に接続されている。負荷抵抗素子５９は、電流信号Ｉｃ１に基づいて出力信号Ｖｏｕｔｎを生成する。本実施形態では、負荷抵抗素子５９は、電流信号Ｉｃ１を出力信号Ｖｏｕｔｎに変換する。具体的には、電流信号Ｉｃ１が負荷抵抗素子５９に流れることによって生じるトランジスタ５６のコレクタ電位が出力信号Ｖｏｕｔｎとして出力される。

負荷抵抗素子６０の一端はトランジスタ５７のコレクタに電気的に接続されている。負荷抵抗素子６０の他端は、電源電圧ＶＣＣに電気的に接続されている。負荷抵抗素子６０は、電流信号Ｉｃ２に基づいて出力信号Ｖｏｕｔｐを生成する。本実施形態では、負荷抵抗素子６０は、電流信号Ｉｃ２を出力信号Ｖｏｕｔｐに変換する。負荷回路５４によって出力信号Ｖｏｕｔｐ及び出力信号Ｖｏｕｔｎが生成されるが、後述するように発光素子２は単一の駆動電流によって駆動されるため、出力信号Ｖｏｕｔｎに代えて出力信号Ｖｏｕｔｐが増幅回路１５から出力されてもよい。なお、出力信号Ｖｏｕｔｐが出力されるときは、出力信号Ｖｏｕｔｎが出力されるときと信号の論理が反転する。

制御用電流源５５は、制御電流ＩＤＡＣを供給する回路である。制御用電流源５５は、所定のオン抵抗値Ｒｏｎが得られるように制御電流ＩＤＡＣを設定したときに、電界効果トランジスタ８４のトランスコンダクタンスＧｍ２が一定となるように制御電流ＩＤＡＣを供給する。制御用電流源５５は、例えば、バンドギャップ回路によって構成される。制御用電流源５５の具体的な回路構成は後述する。

エミッタフォロア回路１６は、出力信号Ｖｏｕｔｎを受け、出力信号Ｖｏｕｔｎをトランスコンダクタンスアンプ１７に出力する回路である。エミッタフォロア回路１６は、トランジスタ６１と、電流源６２と、を備える。トランジスタ６１は、例えばＮＰＮ型トランジスタである。トランジスタ６１のベースは、トランジスタ５６のコレクタに電気的に接続されている。トランジスタ６１のコレクタは、電源電圧ＶＣＣに電気的に接続されている。トランジスタ６１のエミッタは、電流源６２の一端に電気的に接続されている。電流源６２は、定電流源であって、電流源６２の他端は接地電位に接続されている。

トランスコンダクタンスアンプ１７は、出力信号Ｖｏｕｔｎに応じて出力電流（シャント電流）Ｉｏｕｔを生成する回路である。トランスコンダクタンスアンプ１７は、端子Ｔｏｕｔを介してバイアス電流Ｉｂｉａｓから出力電流Ｉｏｕｔを分流することによって、駆動電流ＩＬＤを増減する。トランスコンダクタンスアンプ１７は、トランジスタ７１と、抵抗素子７２と、を備える。トランジスタ７１は、例えば、ＮＰＮ型バイポーラトランジスタである。トランジスタ７１のベースはトランジスタ６１のエミッタに電気的に接続されている。トランジスタ７１のベースには、出力信号Ｖｏｕｔｎが入力される。トランジスタ７１のエミッタは、抵抗素子７２を介して接地電位に接続されている。つまり、トランジスタ７１及び抵抗素子７２は、エミッタ接地回路を構成している。トランジスタ７１のコレクタは、端子Ｔｏｕｔに電気的に接続されており、端子Ｔｏｕｔを介して発光素子２のアノードに電気的に接続されている。

次に、制御用電流源５５の回路構成の一例を説明する。図２は、図１に示される制御用電流源の回路構成の一例を示す図である。図２に示されるように、制御用電流源５５は、安定化回路（補償回路）９０と、ｎ＋１個の出力トランジスタ９６＿０〜９６＿ｎと、ｎ＋１個のトランジスタ９７＿０〜９７＿ｎと、を備える。安定化回路９０は、電源電圧ＶＣＣには依存しない安定化電流Ｉｏｕｔ１（入力電流）を生成する回路である。安定化回路９０は、トランジスタ９１（第３電界効果トランジスタ）と、トランジスタ９２（第４電界効果トランジスタ）と、トランジスタ９３と、トランジスタ９４と、抵抗素子９５（第３抵抗素子）と、を備える。

トランジスタ９１，９２は、例えば、Ｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である。トランジスタ９１，９２のそれぞれは、ゲート、ソース、及びドレインを有する。トランジスタ９２のゲート幅（チャンネル幅）Ｗ２をゲート長（チャンネル長）Ｌ２で除算することで得られる値（Ｗ／Ｌ比）Ｗ２／Ｌ２は、トランジスタ９１のゲート幅Ｗ１をゲート長Ｌ１で除算することで得られるＷ／Ｌ比Ｗ１／Ｌ１のＫ倍（Ｋは１より大きい実数）に設定されている。例えば、Ｋ＝５である場合について説明する。トランジスタ９１のゲート幅Ｗ１を１０μｍ、ゲート長Ｌ１を０．１μｍとするとトランジスタ９１のＷ／Ｌ比Ｗ１／Ｌ１は１００となる。トランジスタ９２のゲート幅Ｗ２を５０μｍ、ゲート長Ｌ２を０．１μｍとするとトランジスタ９２のＷ／Ｌ比Ｗ２／Ｌ２はトランジスタ９１のＷ／Ｌ比Ｗ１／Ｌ１の５倍の５００となる。このように、ゲート長Ｌ２はゲート長Ｌ１と同じ値に設定されてもよい。トランジスタ９１のソースは、接地電位に電気的に接続されている。トランジスタ９２のソースは、抵抗素子９５を介して接地電位に接続されている。抵抗素子９５は、温度係数が小さい抵抗素子である。抵抗素子９５は、抵抗値Ｒｓを有する。トランジスタ９１のゲートは、トランジスタ９１のドレイン及びトランジスタ９２のゲートに電気的に接続されている。トランジスタ９１のドレイン電流が参照電流Ｉｒｅｆ（出力電流）であり、トランジスタ９２のドレイン電流が安定化電流Ｉｏｕｔ１である。

トランジスタ９３，９４は、例えば、Ｐ型ＭＯＳＦＥＴである。トランジスタ９３，９４のそれぞれは、ゲート、ソース、及びドレインを有する。トランジスタ９３のゲート幅Ｗ３をゲート長Ｌ３で除算することで得られるＷ／Ｌ比Ｗ３／Ｌ３は、トランジスタ９４のゲート幅Ｗ４をゲート長Ｌ４で除算することで得られるＷ／Ｌ比Ｗ４／Ｌ４と等しく設定されている。例えば、トランジスタ９３のゲート幅Ｗ３を２０μｍ、ゲート長Ｌ３を０．１μｍとすると、トランジスタ９３のＷ／Ｌ比Ｗ３／Ｌ３は２００となる。トランジスタ９４のゲート幅Ｗ４を２０μｍ、ゲート長Ｌ４を０．１μｍとするとトランジスタ９４のＷ／Ｌ比Ｗ４／Ｌ４はトランジスタ９３のＷ／Ｌ比Ｗ３／Ｌ３と同じ２００となる。このように、ゲート長Ｌ４はゲート長Ｌ３と同じ値に設定されてもよい。トランジスタ９３のゲートとドレインとは互いに電気的に接続され、さらにトランジスタ９２のドレイン、及びトランジスタ９４のゲートに電気的に接続されている。つまり、トランジスタ９３のドレイン電流は安定化電流Ｉｏｕｔ１と等しい。トランジスタ９４のドレインは、トランジスタ９１のゲート及びドレインに電気的に接続されている。つまり、トランジスタ９４のドレイン電流は参照電流Ｉｒｅｆと等しい。トランジスタ９３，９４のそれぞれのソースは、電源電圧ＶＣＣに電気的に接続されている。

トランジスタ９３とトランジスタ９４とは、カレントミラー回路を構成する。例えば、トランジスタ９３のドレイン電流（安定化電流Ｉｏｕｔ１）の大きさに比例した大きさのドレイン電流（参照電流Ｉｒｅｆ）がトランジスタ９４から出力される。本実施形態では、参照電流Ｉｒｅｆの大きさは、安定化電流Ｉｏｕｔ１の大きさと略等しい。つまり、トランジスタ９３及びトランジスタ９４によって構成されるカレントミラー回路は、入力された安定化電流Ｉｏｕｔ１と同じ電流値を有する参照電流Ｉｒｅｆを出力する。トランジスタ９２のドレイン電流はカレントミラー回路に入力電流として入力され、カレントミラー回路の出力電流（参照電流Ｉｒｅｆ）は、トランジスタ９１のドレインに入力される。

ここで、安定化回路９０では、抵抗素子９５の抵抗値Ｒｓを用いて、トランジスタ９１のゲート・ソース間電圧Ｖｇｓ＿Ｍ１とトランジスタ９２のゲート・ソース間電圧Ｖｇｓ＿Ｍ２との間に以下の式（１）が成立する。

トランジスタ９１のゲート幅Ｗ１、ゲート長Ｌ１、電子の移動度μ_ｎ、及びＭＯＳキャパシタの容量Ｃ_ｏｘを用いてＦＥＴの２乗特性に基づいて式（１）を書き改めると、式（２）が得られる。なお、トランジスタ９１の電子の移動度μ_ｎ、及びＭＯＳキャパシタの容量Ｃ_ｏｘは、トランジスタ９２の電子の移動度μ_ｎ、及びＭＯＳキャパシタの容量Ｃ_ｏｘと等しく設定されている。

式（２）において、閾値電圧Ｖｔｈ＿Ｍ１と閾値電圧Ｖｔｈ＿Ｍ２とが等しいと仮定すると、式（３）が得られる。閾値電圧Ｖｔｈ＿Ｍ１，Ｖｔｈ＿Ｍ２は、トランジスタ９１，９２のドレインの電圧（ドレイン電位）とソースの電圧（ソース電位）のいずれか低い方の電圧を基準にしてトランジスタ９１，９２がオフ状態からオン状態に切り替わるゲート電位である。

式（３）を安定化電流Ｉｏｕｔ１について整理すると式（４）が得られる。式（４）に示されるように、トランジスタ９１〜９４が飽和領域で動作するように電源電圧ＶＣＣの値を設定すると、安定化電流Ｉｏｕｔ１は、電源電圧ＶＣＣの値に依存しない値となる。

一方、トランジスタ９１が飽和領域で動作している場合、トランジスタ９１のドレイン・ソース電流Ｉｄｓ＿Ｍ１は、式（５）で表される。

このため、トランジスタ９１のトランスコンダクタンスＧｍ＿Ｍ１は、式（６）で表される。

トランジスタ９１のドレイン・ソース電流Ｉｄｓ＿Ｍ１は安定化電流Ｉｏｕｔ１に等しいので、式（６）に式（４）を代入することで、式（７）が得られる。式（７）に示されるように、安定化電流Ｉｏｕｔ１に係るトランスコンダクタンスＧｍ＿Ｍ１は、電源電圧ＶＣＣ及びＭＯＳパラメータ（移動度μ_ｎ及び容量Ｃ_ｏｘ）に依存しない値となる。

ｎ＋１個の出力トランジスタ９６＿０〜９６＿ｎは、例えば、Ｐ型ＭＯＳＦＥＴである。ｎ＋１個のトランジスタ９７＿０〜９７＿ｎは、例えば、Ｐ型ＭＯＳＦＥＴである。出力トランジスタ９６＿０〜９６＿ｎのそれぞれのゲートは、トランジスタ９３のゲート及びドレインに電気的に接続されている。出力トランジスタ９６＿０〜９６＿ｎのそれぞれのソースは、電源電圧ＶＣＣに電気的に接続されている。出力トランジスタ９６＿０〜９６＿ｎのドレインは、トランジスタ９７＿０〜９７＿ｎのソースにそれぞれ電気的に接続されている。トランジスタ９７＿０〜９７＿ｎのゲートには、制御信号Ｃｎｔｌ［０］〜Ｃｎｔｌ［ｎ］がそれぞれ供給される。トランジスタ９７＿０〜９７＿ｎのドレインは、制御用電流源５５の出力端子５５ａに共通に電気的に接続されている。

トランジスタ９３と各出力トランジスタ９６＿ｋ（ｋは０以上ｎ以下の整数）とは、カレントミラー回路を構成する。例えば、トランジスタ９３のドレイン電流（安定化電流Ｉｏｕｔ１）の大きさに比例した大きさの出力電流（ドレイン電流）Ｉｄ＿ｋが出力トランジスタ９６＿ｋから出力される。本実施形態では、各出力電流Ｉｄ＿ｋの大きさは、安定化電流Ｉｏｕｔ１の大きさと略等しい。

トランジスタ９７＿ｋの状態は、制御信号Ｃｎｔｌ［ｋ］によって、ドレインとソースとの間が例えば数十Ω以下の比較的小さい抵抗値（オン抵抗値）で導通するオン状態と、ドレインとソースとの間が高抵抗値によって電気的に遮断されるオフ状態と、の間で切り替えられる。制御信号Ｃｎｔｌ［ｋ］の電圧レベルは、トランジスタ９７＿ｋのソース電位を基準として、ゲート・ソース間電圧がトランジスタ９７＿ｋの閾値電圧よりも十分に小さい値となる０レベルと、ゲート・ソース間電圧がトランジスタ９７＿ｋの閾値電圧よりも十分に大きい値となる１レベルと、のいずれかに設定される。したがって、０レベルの制御信号Ｃｎｔｌ［ｋ］が入力された場合には、トランジスタ９７＿ｋの状態はオフ状態となり、１レベルの制御信号Ｃｎｔｌ［ｋ］が入力された場合には、トランジスタ９７＿ｋの状態はオン状態となる。したがって、個々のトランジスタ９７＿ｋは、それぞれの制御信号Ｃｎｔｌ［ｋ］によって制御される電気的なスイッチとして機能する。なお、接地電位を基準として考えるときには、０レベルとなる制御信号Ｃｎｔｌ［ｋ］の電圧値は、１レベルとなる制御信号Ｃｎｔｌ［ｋ］の電圧値よりも高くなる。

このような構成により、制御用電流源５５では、制御信号Ｃｎｔｌ［ｋ］によって制御電流ＩＤＡＣの大きさが制御される。具体的には、トランジスタ９７＿０〜９７＿ｎのうち制御信号Ｃｎｔｌ［ｋ］によってオン状態に設定されたトランジスタ９７の数と、安定化電流Ｉｏｕｔ１の大きさとを乗算することによって得られる大きさの制御電流ＩＤＡＣが出力端子５５ａから出力される。言い換えると、制御用電流源５５は、制御信号Ｃｎｔｌ［ｋ］に応じて、安定化電流Ｉｏｕｔ１（参照電流Ｉｒｅｆ）のｘ倍（ｘは１以上の実数）を制御電流ＩＤＡＣとして出力する。

次に、電界効果トランジスタ８３のオン抵抗値Ｒｏｎが温度に依存しないことについて具体的に説明する。

電界効果トランジスタ８４は飽和領域で動作しているので、電界効果トランジスタ８４のドレイン・ソース電流Ｉｄｓ２は、式（５）と同様に、電界効果トランジスタ８４のゲート・ソース間電圧Ｖｇｓ２、電界効果トランジスタ８４の閾値電圧Ｖｔｈ２、及び電界効果トランジスタ８４のＭＯＳパラメータを用いて式（８）で表される。なお、電界効果トランジスタ８４の移動度μ_ｎ、容量Ｃ_ｏｘ、及びＷ／Ｌ比Ｗ６／Ｌ６は、トランジスタ９１の移動度μ_ｎ、容量Ｃ_ｏｘ、及びＷ／Ｌ比Ｗ１／Ｌ１と等しく設定されている。

ドレイン・ソース電流Ｉｄｓ２は、制御電流ＩＤＡＣと等しい。ここでは、制御電流ＩＤＡＣは安定化電流Ｉｏｕｔ１のｘ倍と等しい（つまり、ｘ個のトランジスタ９７＿ｋがオン状態で、残りのトランジスタ９７＿ｋがオフ状態である）と仮定して説明する。この場合、電界効果トランジスタ８４のトランスコンダクタンスＧｍ２は、式（９）で表される。

ドレイン・ソース電流Ｉｄｓ２は、制御電流ＩＤＡＣと等しく、安定化電流Ｉｏｕｔ１のｘ倍であるので、式（９）に式（４）のｘ倍を代入することで、式（１０）が得られる。式（１０）に示されるように、トランスコンダクタンスＧｍ２は、電源電圧ＶＣＣ及びＭＯＳパラメータ（移動度μ_ｎ及び容量Ｃ_ｏｘ）に依存しない値となる。

また、式（４）及び式（８）から、式（１１）が得られる。

電界効果トランジスタ８３では、ゲート・ソース間電圧Ｖｇｓ１、閾値電圧Ｖｔｈ１、及びドレイン・ソース間電圧Ｖｄｓ１との関係は、２×（Ｖｇｓ１−Ｖｔｈ１）＞＞Ｖｄｓ１である。つまり、電界効果トランジスタ８３は３極管領域（線形領域）で動作する。このため、電界効果トランジスタ８３のドレイン電流Ｉｄ１は、式（１２）で表され得る。なお、電界効果トランジスタ８３の移動度μ_ｎ、容量Ｃ_ｏｘ、及びＷ／Ｌ比Ｗ５／Ｌ５は、電界効果トランジスタ８４の移動度μ_ｎ、容量Ｃ_ｏｘ、及びＷ／Ｌ比Ｗ６／Ｌ６と等しく設定されている。つまり、Ｗ／Ｌ比Ｗ５／Ｌ５は、Ｗ／Ｌ比Ｗ１／Ｌ１と等しい。また、電界効果トランジスタ８３の閾値電圧Ｖｔｈ１は、電界効果トランジスタ８４の閾値電圧Ｖｔｈ２と等しく設定されている。

電界効果トランジスタ８３のゲート・ソース間電圧Ｖｇｓ１は、電界効果トランジスタ８３のドレイン電位及びソース電位のいずれか低い方の電圧を基準としている。ゲート・ソース間電圧Ｖｇｓ１は、ゲート・ソース間電圧Ｖｇｓ２、制御電流ＩＤＡＣ、及び抵抗素子８１の抵抗値Ｒ１を用いて、式（１３）で表される。

ここで、ゲート・ソース間電圧Ｖｇｓ２と抵抗素子８１における電圧降下との関係は、Ｖｇｓ２＞＞ＩＤＡＣ×Ｒ１であるので、ゲート・ソース間電圧Ｖｇｓ１は式（１４）で表され得る。

式（１４）に示されるように、電界効果トランジスタ８３は、ゲート・ソース間電圧Ｖｇｓ２でバイアスされているので、電界効果トランジスタ８３のオン抵抗値Ｒｏｎは、式（１５）で表され得る。式（１５）に示されるように、オン抵抗値Ｒｏｎは、電源電圧ＶＣＣ及びＭＯＳパラメータ（移動度μ_ｎ及び容量Ｃ_ｏｘ）に依存しない値となる。抵抗値Ｒｓの温度係数は小さいので、オン抵抗値Ｒｏｎは温度にほとんど依存しない。

次に、比較例の増幅回路と比較しながら、増幅回路１５の作用効果を説明する。図３は、比較例の増幅回路の回路構成を示す図である。図３に示される増幅回路１１５は、差動回路５３に代えて差動回路１５３を備える点、抵抗素子１５５をさらに備える点において、増幅回路１５と主に相違する。

差動回路１５３は、可変抵抗回路５８に代えて可変抵抗回路１５８を備える点において、差動回路５３と主に相違する。可変抵抗回路１５８は、直列に接続された抵抗素子８１及び抵抗素子８２に代えて１つの抵抗素子１８１を備える点、並びに電界効果トランジスタ８３及び電界効果トランジスタ８４に代えて電界効果トランジスタ１８３を備える点において、可変抵抗回路５８と主に相違する。電界効果トランジスタ８３と同様に、電界効果トランジスタ１８３のソースは、端子Ｔ１に電気的に接続されており、電界効果トランジスタ１８３のドレインは、端子Ｔ２に電気的に接続されている。

増幅回路１１５では、制御用電流源５５と抵抗素子１５５とが直列に接続されている。抵抗素子１５５の一端は、制御用電流源５５の出力端子５５ａ（図２参照）に電気的に接続され、制御端子Ｔｃを介して電界効果トランジスタ１８３のゲートに電気的に接続されている。抵抗素子１５５の他端は接地電位に接続されている。抵抗素子１５５は、抵抗値Ｒｒｅｆを有する。増幅回路１１５では、制御電流ＩＤＡＣが抵抗素子１５５に流れることで、電界効果トランジスタ１８３のゲートには、ＩＤＡＣ×Ｒｒｅｆの電位が生じる。つまり、制御信号Ｃｎｔｌにより制御電流ＩＤＡＣの大きさを変えることで、電界効果トランジスタ１８３のゲート電位が調整される。

電界効果トランジスタ１８３のソース電位Ｖｓ１１及びドレイン電位Ｖｄ１１は、トランジスタ３１のベース・エミッタ間電圧Ｖｂｅ＿Ｑ１とトランジスタ５６のベース・エミッタ間電圧Ｖｂｅ＿Ｑ３とを用いて、式（１６）で表される。なお、トランジスタ４１のベース・エミッタ間電圧Ｖｂｅ＿Ｑ２は、ベース・エミッタ間電圧Ｖｂｅ＿Ｑ１と等しく、トランジスタ５７のベース・エミッタ間電圧Ｖｂｅ＿Ｑ４は、ベース・エミッタ間電圧Ｖｂｅ＿Ｑ３と等しい。

従って、電界効果トランジスタ１８３のゲート・ソース間電圧Ｖｇｓ１１は、式（１７）で表される。式（１７）に示されるように、ゲート・ソース間電圧Ｖｇｓ１１は、ベース・エミッタ間電圧Ｖｂｅ＿Ｑ１及びベース・エミッタ間電圧Ｖｂｅ＿Ｑ３によって定まる。ベース・エミッタ間電圧Ｖｂｅ＿Ｑ１、ベース・エミッタ間電圧Ｖｂｅ＿Ｑ２、ベース・エミッタ間電圧Ｖｂｅ＿Ｑ３、及びベース・エミッタ間電圧Ｖｂｅ＿Ｑ４は温度に依存するので、ゲート・ソース間電圧Ｖｇｓ１１（ソース電位Ｖｓ１１及びドレイン電位Ｖｄ１１）は温度に依存することになる。

ゲート・ソース間電圧Ｖｇｓ１１の温度依存性だけでなく電界効果トランジスタ１８３自体の温度依存性に起因して、電界効果トランジスタ１８３のオン抵抗値は温度によって変動する。これにより、増幅回路１１５の（低周波）利得及び周波数特性が温度によって変動する。例えば、電界効果トランジスタ１８３の制御がフィードバック制御でない場合には、温度による特性変動は補償されないので、伝送特性の劣化等の問題が生じる場合がある。

一方、増幅回路１５では、差動回路５３が備えるトランジスタ５６のベース及びトランジスタ５７のベースが差動入力信号（入力信号Ｖｉｎｐ，Ｖｉｎｎ）を受け、トランジスタ５６のコレクタ及びトランジスタ５７のコレクタが差動電流信号（電流信号Ｉｃ１，Ｉｃ２）を出力し、負荷回路５４が差動電流信号を差動出力信号（出力信号Ｖｏｕｔｐ，Ｖｏｕｔｎ）に変換する。トランジスタ５６のエミッタ電位とトランジスタ５７のエミッタ電位とは、互いに反転した関係にあり、差動入力信号に応じて変動する。トランジスタ５６のエミッタとトランジスタ５７のエミッタとの間に互いに同じ抵抗値を有する抵抗素子８１及び抵抗素子８２が直列に接続されているので、抵抗素子８１と抵抗素子８２との接続点Ｐの電位は、トランジスタ５６のエミッタ電位とトランジスタ５７のエミッタ電位との中間電圧（平均電位）となり得る。

電界効果トランジスタ８３のソース及びドレインがトランジスタ５６のエミッタ及びトランジスタ５７のエミッタにそれぞれ電気的に接続され、電界効果トランジスタ８４のソースが接続点Ｐに電気的に接続されている。電界効果トランジスタ８３のゲートと、電界効果トランジスタ８４のゲート及びドレインとが、制御電流ＩＤＡＣを受ける制御端子Ｔｃに共通に接続されている。つまり、電界効果トランジスタ８４は、電界効果トランジスタ８３のゲートと接続点Ｐとの間にダイオード接続されている。この構成によって、式（１３），（１４）に示されるように、電界効果トランジスタ８３のゲート・ソース間電圧Ｖｇｓ１は、電界効果トランジスタ８４のゲート・ソース間電圧Ｖｇｓ２と略等しくなる。言い換えると、電界効果トランジスタ８３のゲートに与えられる基準電圧が電界効果トランジスタ８３のドレイン電位とソース電位との中点となるので、ゲート・ソース間電圧Ｖｇｓ１の温度依存性を低減することが可能となる。

また、式（１５）に示されるように、電界効果トランジスタ８３のオン抵抗値Ｒｏｎは、ゲート・ソース間電圧Ｖｇｓ１から閾値電圧Ｖｔｈ１を減算した値、移動度μ_ｎ、及び容量Ｃ_ｏｘ等によって定まる。これらの値は温度依存性を有するが、所定のオン抵抗値Ｒｏｎが得られるように制御電流ＩＤＡＣを設定したときに、電界効果トランジスタ８４のトランスコンダクタンスＧｍ２が一定となるように制御電流ＩＤＡＣが供給されるので、ゲート・ソース間電圧Ｖｇｓ１から閾値電圧Ｖｔｈ１を減算した値、移動度μ_ｎ、及び容量Ｃ_ｏｘ等の積が温度によらず略一定となる。以上のことから、電界効果トランジスタ８３のオン抵抗値Ｒｏｎの温度依存性が低減される。その結果、増幅回路１５の利得の温度依存性を低減することが可能となる。

可変抵抗回路５８は、端子Ｔ１と端子Ｔ２との間に接続されたキャパシタ８５を備えている。このため、差動入力信号の周波数が高周波数である場合に、可変抵抗回路５８の抵抗値が低下するので、増幅回路１５の利得を増加させることができる。これにより、増幅回路１５の周波数特性を補償することが可能となる。

図４は、利得の温度特性を示す図である。図４の横軸は温度を示し、図４の縦軸は増幅回路の利得を示す。グラフＧ１は、増幅回路１５の利得の温度特性を示す。グラフＧ２は、増幅回路１１５の利得の温度特性を示す。ここで、利得は、（Ｖｏｕｔｐ−Ｖｏｕｔｎ）／（Ｖｉｎｐ−Ｖｉｎｎ）を意味する。なお、負荷抵抗素子５９及び負荷抵抗素子６０の抵抗値を８０Ωとし、電流Ｉ１及び電流Ｉ２を４ｍＡとし、電源電圧ＶＣＣを２．５Ｖとした。ゲート・ソース間電圧Ｖｇｓ１，Ｖｇｓ２を１Ｖ程度とし、閾値電圧Ｖｔｈ１，Ｖｔｈ２を６４０ｍＶ程度とした。制御電流ＩＤＡＣの最大値を２００μＡ（電流Ｉ１＋電流Ｉ２の１／４０）程度とした。抵抗素子８１の抵抗値Ｒ１及び抵抗素子８２の抵抗値Ｒ２を３７．５Ωとし、抵抗素子１８１の抵抗値を７５Ωとした。オン抵抗値Ｒｏｎは制御電流ＩＤＡＣが５３μＡで２００Ωとなるように設定した。抵抗素子１５５の抵抗値Ｒｒｅｆは、制御電流ＩＤＡＣが１８μＡで１００ＫΩとなるように設定した。図４に示されるように、増幅回路１１５の利得は、温度が高くなるにつれて低下するが、増幅回路１５の利得は、温度の変動によらず略一定であることが確認できる。

なお、本発明に係る増幅回路は上記実施形態に限定されない。

例えば、増幅回路１５は、光送信装置１に限られず、光受信装置にも適用され得る。

また、可変抵抗回路５８は、キャパシタ８５を備えていなくてもよい。

電界効果トランジスタ８３、電界効果トランジスタ８４、トランジスタ９１、及びトランジスタ９２のそれぞれは、互いに同じ電子の移動度μ_ｎと、互いに同じ容量Ｃ_ｏｘとを有する。このため、電界効果トランジスタ８３、電界効果トランジスタ８４、トランジスタ９１、及びトランジスタ９２は、同一の半導体チップ上に形成されてもよい。

１５…増幅回路、５１…電流源（第１電流源）、５２…電流源（第２電流源）、５３…差動回路、５４…負荷回路、５５…制御用電流源、５６…トランジスタ（第１トランジスタ）、５７…トランジスタ（第２トランジスタ）、５８…可変抵抗回路、５９…負荷抵抗素子、６０…負荷抵抗素子、８１…抵抗素子（第１抵抗素子）、８２…抵抗素子（第２抵抗素子）、８３…電界効果トランジスタ（第１電界効果トランジスタ）、８４…電界効果トランジスタ（第２電界効果トランジスタ）、８５…キャパシタ、９１…トランジスタ（第３電界効果トランジスタ）、９２…トランジスタ（第４電界効果トランジスタ）、９３，９４…トランジスタ（カレントミラー回路）、９５…抵抗素子（第３抵抗素子）、Ｃｎｔｌ…制御信号、Ｉ１…電流（第１電流）、Ｉ２…電流（第２電流）、Ｉｃ１，Ｉｃ２…電流信号（差動電流信号）、ＩＤＡＣ…制御電流、Ｉｏｕｔ１…安定化電流（入力電流）、Ｉｒｅｆ…参照電流（出力電流）、Ｐ…接続点、Ｒ１…抵抗値、Ｒ２…抵抗値、Ｔ１…端子（第１端子）、Ｔ２…端子（第２端子）、Ｔｃ…制御端子、Ｖｉｎｐ，Ｖｉｎｎ…入力信号（差動入力信号）、Ｖｏｕｔｐ，Ｖｏｕｔｎ…出力信号（差動出力信号）。

Claims (4)

1. 差動入力信号を増幅して差動出力信号を出力する増幅回路であって、
   第１電流を供給する第１電流源と、
   第２電流を供給する第２電流源と、
   前記差動入力信号に応じて前記第１電流及び前記第２電流をそれぞれ２つに分配して、差動電流信号を生成する差動回路と、
   前記差動電流信号を前記差動出力信号に変換する負荷回路と、
   制御電流を供給する制御用電流源と、
   を備え、
   前記差動回路は、
   ベース、エミッタ、及びコレクタを有する第１トランジスタと、
   ベース、エミッタ、及びコレクタを有する第２トランジスタと、
   制御端子、第１端子、及び第２端子を有する可変抵抗回路と、
   を備え、
   前記第１トランジスタの前記ベース及び前記第２トランジスタの前記ベースは、前記差動入力信号を受け、
   前記第１トランジスタの前記コレクタ及び前記第２トランジスタの前記コレクタは、前記差動電流信号を出力し、
   前記第１端子は、前記第１トランジスタの前記エミッタに電気的に接続され、
   前記第２端子は、前記第２トランジスタの前記エミッタに電気的に接続され、
   前記制御端子は、前記制御電流を受け、
   前記可変抵抗回路は、
   前記第１端子と前記第２端子との間に直列に接続された第１抵抗素子及び第２抵抗素子と、
   ゲート、ソース、及びドレインを有する第１電界効果トランジスタと、
   ゲート、ソース、及びドレインを有する第２電界効果トランジスタと、
   を備え、
   前記第１電界効果トランジスタの前記ソースは、前記第１端子に電気的に接続され、
   前記第１電界効果トランジスタの前記ドレインは、前記第２端子に電気的に接続され、
   前記第１電界効果トランジスタの前記ゲート、前記第２電界効果トランジスタの前記ゲート、及び前記第２電界効果トランジスタの前記ドレインは、前記制御端子に共通に電気的に接続され、
   前記第２電界効果トランジスタの前記ソースは、前記第１抵抗素子及び前記第２抵抗素子の接続点に電気的に接続され、
   前記第２抵抗素子の抵抗値は、前記第１抵抗素子の抵抗値と等しく設定され、
   前記制御用電流源は、前記第２電界効果トランジスタのトランスコンダクタンスが一定となるように前記制御電流を供給する、増幅回路。
2. 前記制御用電流源は、
   入力された入力電流と同じ電流値を有する出力電流を出力するカレントミラー回路と、
   ゲート、ソース、及びドレインを有する第３電界効果トランジスタと、
   ゲート、ソース、及びドレインを有する第４電界効果トランジスタと、
   第３抵抗素子と、
   を備え、
   前記第３電界効果トランジスタの前記ゲートは、前記第３電界効果トランジスタの前記ドレイン及び前記第４電界効果トランジスタの前記ゲートに電気的に接続され、
   前記第３電界効果トランジスタの前記ソースは、接地電位に電気的に接続され、
   前記第４電界効果トランジスタの前記ソースは、前記第３抵抗素子を介して接地電位に電気的に接続され、
   前記第４電界効果トランジスタのドレイン電流は前記カレントミラー回路に前記入力電流として入力され、
   前記カレントミラー回路の前記出力電流は、前記第３電界効果トランジスタの前記ドレインに入力され、
   前記第４電界効果トランジスタのＷ／Ｌ比は、前記第３電界効果トランジスタのＷ／Ｌ比のＫ倍（Ｋは１より大きい実数）に設定され、
   前記第１電界効果トランジスタのＷ／Ｌ比及び前記第２電界効果トランジスタのＷ／Ｌ比のそれぞれは、前記第３電界効果トランジスタの前記Ｗ／Ｌ比と等しく設定され、
   制御信号に応じて、前記カレントミラー回路の前記出力電流のＸ倍（Ｘは１以上の実数）を前記制御電流として出力する、請求項１に記載の増幅回路。
3. 前記第１電界効果トランジスタ、前記第２電界効果トランジスタ、前記第３電界効果トランジスタ、及び前記第４電界効果トランジスタは、同一の半導体チップ上に形成され、
   前記第１電界効果トランジスタ、前記第２電界効果トランジスタ、前記第３電界効果トランジスタ、及び前記第４電界効果トランジスタのそれぞれは、互いに同じ電子移動度及び同じキャパシタの容量を有する、請求項２に記載の増幅回路。
4. 前記可変抵抗回路は、前記第１端子と前記第２端子との間に接続されたキャパシタをさらに備える、請求項１〜請求項３のいずれか一項に記載の増幅回路。

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