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JP2018515927A - 複数遮蔽トレンチゲートｆｅｔ - Google Patents

複数遮蔽トレンチゲートｆｅｔ Download PDF

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Abstract

記載される例において、半導体デバイス（１００）が、垂直ドリフト領域（１０８）を介してドレイン領域（１０６）まで延在するトレンチ（１１０）においてトレンチゲート（１２０）を有する垂直ＭＯＳトランジスタ（１０４）を含む。トレンチ（１１０）は、ゲート（１２０）の下にフィールドプレート（１１６）を有する。フィールドプレート（１１６）は、ドリフト領域（１０８）の近隣にあり、複数のセグメント（１２２）および（１２４）を有する。ドリフト領域（１０８）からフィールドプレートを分離する、トレンチ（１１０）における誘電体ライナー（１１２）が、ゲート（１２０）とボディ（１３０）との間のゲート誘電体層（１１８）より大きな厚さを有する。誘電体ライナー（１１２）は、トレンチ（１１０）の底部（１１４）の、フィールドプレート（１１６）の下部セグメント（１２２）上で、ゲートの真ぐ下の上部セグメント（１２４）より厚い。【選択図】図１

Description

本願は一般に半導体デバイスに関し、より詳細には、半導体デバイスにおける垂直ＭＯＳトランジスタに関する。
トレンチにおいてトレンチゲートを備える垂直金属酸化物半導体（ＭＯＳ）トランジスタは、ゲート誘電体層と、ボディを超えてトレンチの下方に延在し、ボディの下の垂直ドリフト領域に接するゲートとを有する。ゲート誘電体層がドリフト領域における高い電界に対応できないので、トレンチは、所望の動作電圧に対応するため、所望されるよりも深くなければならない。ゲート誘電体層の厚さが増加されると、オン状態におけるチャネル領域の抵抗が望ましくなく増加する。
述べられる例において、半導体デバイスが、トレンチにおいてトレンチゲートを有する垂直ＭＯＳトランジスタを含む。トレンチは、垂直ＭＯＳトランジスタのボディを超えて、および、ボディの下の垂直ＭＯＳトランジスタのドリフト領域に接して、半導体デバイスの基板内へ延在する。トレンチは、ゲートの下にフィールドプレートを有する。フィールドプレートは、ドリフト領域の近隣にあり、複数のセグメントを有する。ドリフト領域からフィールドプレートを分離する、トレンチにおける誘電体ライナーが、ゲートとボディとの間のゲート誘電体層より大きな厚さを有する。誘電体ライナーは、トレンチの底部においてフィールドプレートの下部セグメント上で、ゲートの真下の上部セグメントより厚い。
垂直ｎチャネルＭＯＳトランジスタを含む例示的な半導体デバイスの断面図である。
製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。
垂直ｎチャネルＭＯＳトランジスタを含む別の例示的な半導体デバイスの断面図である。
製造の連続的な段階において描写される、図３の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図３の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図３の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図３の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図３の半導体デバイスの断面図である。
垂直ｐチャネルＭＯＳトランジスタを含む例示的な半導体デバイスの断面図である。
製造の連続的な段階において描写される、図５の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図５の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図５の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図５の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図５の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図５の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図５の半導体デバイスの断面図である。 製造の連続的な段階において描写される、図５の半導体デバイスの断面図である。
垂直ｎチャネルＭＯＳトランジスタを含む別の例示的な半導体デバイスの断面図である。
図面は一定の縮尺で描かれていない。幾つかの行為は、異なる順序で、および／または、その他の行為または事象と同時に成され得る。図示される行為または事象全てが、例示的な実施形態に従って方法論を実施するために必要とされるとは限らない。
半導体デバイスが、半導体デバイスの基板内へ延在するトレンチを有する垂直ＭＯＳトランジスタを含む。垂直ＭＯＳトランジスタのドレイン領域が、トレンチの底部における、またはトレンチの底部の下の、基板に配置される。ドリフト領域が、ドレイン領域の上方およびトレンチ間の基板に配置される。垂直ＭＯＳトランジスタのボディが、ドリフト領域の上方に、および、トレンチに接して、基板に配置される。垂直ＭＯＳトランジスタのソースが、ボディの上方に配置される。垂直ＭＯＳトランジスタのゲートが、ボディの近隣のトレンチに配置され、ゲート誘電体層によってボディから分離される。複数のセグメントを備えるフィールドプレートが、ゲートの下でトレンチに配置され、トレンチの側壁上の誘電体ライナーによってドリフト領域から分離される。誘電体ライナーは、トレンチの底部における、フィールドプレートの下部セグメント上で、ゲートの真下の上部セグメントより厚い。フィールドプレートセグメントは、互いに接続され得、または、互いから電気的に絶縁され得る。上部フィールドプレートセグメントは、ゲートに接続され得、または、ゲートから電気的に絶縁され得る。垂直ＭＯＳトランジスタは、ｎチャネルＭＯＳトランジスタまたはｐチャネルＭＯＳトランジスタであり得る。
この説明の目的のために、「ＲＥＳＵＲＦ」という用語は、近隣の半導体領域における電界を減少させる材料を指す。例えば、ＲＥＳＵＲＦ領域は、近隣の半導体領域とは反対の導電型を有する半導体領域であり得る。ＲＥＳＵＲＦ構造は、Ａｐｐｅｌｓらの「薄層高電圧デバイス」Ｐｈｉｌｉｐｓ Ｊ，Ｒｅｓ．３５ １―１３，１９８０において述べられる。
Appels, et al. "Thin layer High Voltage Device" Philips J, Res. 351-13, 1980
図１は、垂直ｎチャネルＭＯＳトランジスタを含む例示的な半導体デバイスの断面図である。半導体デバイス１００は、半導体材料を含む基板１０２上に形成される。本明細書においてトランジスタ１０４と呼ばれるｎチャネル垂直ＭＯＳトランジスタ１０４は、半導体デバイス１００の唯一の能動素子であり得、または、半導体デバイス１００における複数の能動デバイスの一つであり得る。トランジスタ１０４は、ｎ型垂直ドリフト領域１０８の下の基板１０２において配置されるｎ型ドレイン領域１０６を含む。
半導体デバイス１００はトレンチ１１０を含み、トレンチ１１０は、図１において描写されるように、ドレイン領域１０６に近接した垂直ドリフト領域１０８を介して垂直に、または、場合によりドレイン領域１０６内へ、延在する。トレンチ１１０は、トレンチ１１０の底部１１４まで延在し、基板１０２に接する、トレンチ１１０の側壁上の誘電体ライナー１１２と、誘電体ライナー１１２上の複数のフィールドプレートセグメント１１６とを含む。トレンチ１１０はさらに、基板１０２に接する誘電体ライナー１１２の上方のゲート誘電体層１１８と、ゲート誘電体層１１８に接触する、トランジスタ１０４のトレンチゲート１２０とを含む。この例において、フィールドプレートセグメント１１６は、トレンチ１１０の底部１１４におけるそれぞれの誘電体ライナー１１２上のそれぞれの下部フィールドプレートセグメント１２２と、それぞれの下部フィールドプレートセグメント１２２の上方に配置されるそれぞれの上部フィールドプレートセグメント１２４とを含む。フィールドプレートセグメント１１６およびトレンチゲート１２０は、ポリシリコンと呼ばれる、主に多結晶シリコンを含み得る。誘電体ライナー１１２は、主に二酸化ケイ素を含み得る。誘電体ライナー１１２は、下部フィールドプレートセグメント１２２および上部フィールドプレートセグメント１２４を基板１０２から分離する。下部フィールドプレートセグメント１２２と基板１０２との間の、トレンチ１１０の側壁上に配置される誘電体ライナー１１２は、上部フィールドプレートセグメント１２４と基板１０２との間の、トレンチ１１０の側壁上に配置される誘電体ライナー１１２より厚い。上部フィールドプレートセグメント１２４と基板１０２との間の、トレンチ１１０の側壁上に配置される誘電体ライナー１１２は、トレンチゲート１２０と基板１０２との間の、トレンチ１１０の側壁上に配置されるゲート誘電体層１１８より厚い。例えば、トランジスタ１０４が最大２５０ボルトで動作するように設計されるこの例の或るバージョンにおいて、下部フィールドプレートセグメント１２２と基板１０２との間の、トレンチ１１０の側壁上に配置される誘電体ライナー１１２は、９００ナノメートル〜１０００ナノメートルの厚さであり得、上部フィールドプレートセグメント１２４と基板１０２との間の、トレンチ１１０の側壁上に配置される誘電体ライナー１１２は、３００ナノメートル〜４００ナノメートルの厚さであり得る。
この例において、下部フィールドプレートセグメント１２２は、下部フィールドプレートセグメント１２２と上部フィールドプレートセグメント１２４との間に配置される第１の絶縁層１２６によって、上部フィールドプレートセグメント１２４から電気的に絶縁される。また、この例において、上部フィールドプレートセグメント１２４は、上部フィールドプレートセグメント１２４とトレンチゲート１２０との間に配置される第２の絶縁層１２８によって、トレンチゲート１２０から電気的に絶縁される。第１の絶縁層１２６および第２の絶縁層１２８は、二酸化ケイ素などの誘電体材料を含み、誘電体ライナー１１２と同様の組成物を有し得る。
トランジスタ１０４は、ゲート誘電体層１１８に接する、垂直ドリフト領域１０８の上方の基板１０２におけるｐ型ボディ１３０を含む。トランジスタ１０４はさらに、ボディ１３０の上方に、ゲート誘電体層１１８に接するｎ型ソース１３２を含む。トレンチゲート１２０は、垂直ドリフト領域１０８およびソース１３２と部分的に同じ広がりを持つ。ソース電極１３４が基板１０２の上に配置され、ソース１３２およびボディ１３０への電気的接続を成す。ソース電極１３４は、トレンチゲート１２０の上の誘電体キャップ層１３６によってトレンチゲート１２０から電気的に絶縁される。
トランジスタ１０４が最大２５０ボルトで動作するように設計されるこの例の或るバージョンにおいて、トレンチ１１０は、１３ミクロン〜１７ミクロンの深さ、および２．５ミクロン〜２．８ミクロンの幅であり得る。垂直ドリフト領域１０８、すなわち、近隣トレンチ１１０間は、０．５ミクロン〜３ミクロンの幅であり得、１．４×１０１６ｃｍ−３〜１．６×１０１６ｃｍ−３の平均ドーピング密度を有し得る。
トレンチゲート１２０への電気接続は、基板１０２の頂部表面１４０におけるゲートの露出されたエリア上のゲートコンタクト１３８を介して成され得る。フィールドプレートセグメント１１６への電気接続は、フィールドプレートセグメント１１６から最大で基板１０２の頂部表面１４０まで延在するフィールドプレートライザ１４４上のフィールドプレートコンタクト１４２を介して成され得る。フィールドプレートセグメント１１６への電気接続を成すためのその他の構造もこの例の範囲内にある。
半導体デバイス１００の動作の間、トレンチ１１０に配置されるトレンチゲート１２０は、有利に、平坦なゲートを備える同様の垂直ＭＯＳトランジスタと比較して、トランジスタ１０４によって占有される頂部表面１４０のエリアにおいて一層高いオン状態電流を提供する。上部フィールドプレートセグメント１２４および下部フィールドプレートセグメント１２２の組合せが、単一のフィールドプレートを備える同様の垂直ＭＯＳトランジスタと比較して、垂直ドリフト領域１０８における一層高いドーピング密度で、垂直ドリフト領域１０８における電界を所望の値に維持するようにＲＥＳＵＲＦ構成を提供する。従って、上部フィールドプレートセグメント１２４および下部フィールドプレートセグメント１２２の組合せを備える垂直ＭＯＳトランジスタ１０４を形成することによって、トランジスタ１０４は、単一のフィールドプレートを備える同様の垂直ＭＯＳトランジスタより浅いトレンチ１１０を有することが可能とされ、有利に半導体デバイス１００の製造コストを削減する。互いから電気的に絶縁される下部フィールドプレートセグメント１２２、上部フィールドプレートセグメント１２４、および、トレンチゲート１２０を形成することは、有利に、トランジスタ１０４における電流密度を増加させるために、下部フィールドプレートセグメント１２２および上部フィールドプレートセグメント１２４を独立してバイアスすることを可能にし得る。
図２Ａ〜図２Ｋは、製造の連続的な段階において描写される、図１の半導体デバイスの断面図である。図２Ａを参照すると、半導体デバイス１００は、頂部表面１４０まで延在するエピタキシャル層を備えるバルクシリコンウエハまたはシリコンウエハなどの基板１０２上に形成される。基板１０２におけるその他の半導体材料もこの例の範囲内にある。ドレイン領域１０６は、１×１０２０ｃｍ−３より高いドーピング密度を有するように基板１０２において形成される。例えば、ドレイン領域１０６は、アンチモンや、場合によりヒ素などのｎ型ドーパントを基板１０２に注入することによって形成され得、その後、注入されたｎ型ドーパントの上のｎ型半導体材料のアニールおよびエピタキシャル成長が続き、その結果、エピタキシャル層は、垂直ドリフト領域１０８を提供する。垂直ドリフト領域１０８におけるリンなどのＮ型ドーパントが、エピタキシャル成長の間に混合され得、または、後に注入され得、その後、注入されたドーパントを拡散および活性化させるため熱駆動が続く。
基板１０２の上にハードマスク１４６が形成され、ハードマスク１４６はトレンチ１１０のためのエリアを露出させる。ハードマスク１４６は、数百ナノメートルの二酸化ケイ素であり得、フォトレジストマスクを介してエッチングすることによりパターニングされ得る。トレンチ１１０は、ハードマスク１４６によって露出されたエリアにおける基板１０２から材料を除去することによって形成される。この材料は、トレンチ１１０の所望の深さを得るため、時限の反応性イオンエッチング（ＲＩＥ）プロセスによって基板１０２から除去され得る。
図２Ｂを参照すると、図１の下部フィールドプレートセグメント１２２に接する誘電体ライナー１１２は、熱酸化物層１４８および第１の堆積二酸化ケイ素層１５０の組合せ層として形成され得る。熱酸化物層１４８は、トレンチ１１０の側壁および底部１１４に形成される。熱酸化物層１４８は、５０ナノメートル〜２００ナノメートルの厚さであり得る。第１の堆積二酸化ケイ素層１５０は、熱酸化物層１４８上に形成される。第１の堆積二酸化ケイ素層１５０は、２００ナノメートル〜４００ナノメートルの厚さであり得、ジクロロシランおよび酸素を用いる準大気圧化学気相成長（ＳＡＣＶＤ）プロセスによって形成され得る。或いは、第１の堆積二酸化ケイ素層１５０は、テトラエトキシシランまたはＴＥＯＳとしても知られる、テトラエチルオルソシリケートを用いるプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセスによって形成され得る。第１の堆積二酸化ケイ素層１５０は、アニール工程においてその後高密度化され得る。誘電体ライナー１１２のためのその他の層構造およびその他のプロセスも、この例の範囲内にある。
第１のポリシリコン層１５２が、誘電体ライナー１１２上に、基板１０２の頂部表面１４０の上に延在して形成される。例えば、第１のポリシリコン層１５２は、頂部表面１４０の上で５００ナノメートル〜７００ナノメートルの厚さであり得る。また、例えば、第１のポリシリコン層１５２は、１×１０１８ｃｍ−３〜５×１０１８ｃｍ−３の平均ドーピング密度を有するための形成の間、リンでドープされ得る。或いは、第１のポリシリコン層１５２は、１×１０１４ｃｍ−２〜５×１０１５ｃｍ−２のドーズ量で、リンなどのイオン注入ドーパントによってドープされ、その後、１０分〜６０分間９００℃〜１０００℃でアニールされ得る。
図２Ｃを参照すると、ブランケットエッチバックプロセスが、下部フィールドプレートセグメント１２２を形成するためにトレンチ１１０の下部部分におけるポリシリコンを残して、頂部表面１４０の上およびトレンチ１１０における図２Ｂの第１のポリシリコン層１５２からポリシリコンを除去する。例えば、ブランケットエッチバックは、フッ素ラジカルを含む時限のプラズマエッチング、および／または、コリン、水酸化アンモニウム、もしくは、水酸化テトラメチルアンモニウムを用いる時限のウェットエッチングを用いて実施され得る。ブランケットエッチバックは、一つまたは複数のエッチング工程において実施され得る。この例の一つのバージョンにおいて、ブランケットエッチバックは、著しい量の誘電体ライナー１１２を除去しない。
図２Ｄを参照すると、第１のブランケット酸化物エッチバックプロセスが、第１の堆積二酸化ケイ素層１５０の少なくとも一部および場合により全部を、基板１０２の頂部表面１４０の上から、および、下部フィールドプレートセグメント１２２の上方のトレンチ１１０から除去する。下部フィールドプレートセグメント１２２は、下部フィールドプレートセグメント１２２の頂部より下のトレンチ１１０からの、第１の堆積二酸化ケイ素層１５０の除去を防止する。第１のブランケット酸化物エッチバックプロセスが完了した後、熱酸化物層１４８の大部分および場合により全てがトレンチ１１０の側壁上に残る。例えば、第１のブランケット酸化物エッチバックプロセスは、緩衝フッ酸溶液を用いる時限のウェットエッチングを含み得る。例示的な緩衝フッ酸溶液は、脱イオン水において１０倍の４０パーセントフッ化アンモニウム、および、脱イオン水において１倍の４９パーセントフッ化水素酸であり、この緩衝フッ化水素酸は、熱酸化物のエッチングレートの２倍以上である、高密度化されたＳＡＣＶＤ二酸化ケイ素のエッチングレートを示す。
図２Ｅを参照すると、第２の堆積二酸化ケイ素層１５４が、トレンチ１１０における熱酸化物層１４８の上、および下部フィールドプレートセグメント１２２の上に形成される。例えば、第２の堆積二酸化ケイ素層１５４は、１６０ナノメートル〜２８０ナノメートルの厚さであり得、ＳＡＣＶＤプロセスまたはＰＥＣＶＤプロセスによって形成され得る。第２の堆積二酸化ケイ素層１５４は、その後、アニール工程において高密度化され得る。熱酸化物層１４８と組み合わされた第２の堆積二酸化ケイ素層１５４は、図１の上部フィールドプレートセグメント１２４に接する誘電体ライナー１１２を提供する。下部フィールドプレートセグメント１２２上の第２の堆積二酸化ケイ素層１５４の一部が、第１の絶縁層１２６を提供する。
図２Ｆを参照すると、第２のポリシリコン層が、図２Ｂに関連して述べたように、トレンチ１１０における誘電体ライナー１１２上および基板１０２の頂部表面１４０の上に形成される。その後のエッチバックプロセスが、上部フィールドプレートセグメント１２４を形成するための第２の堆積二酸化ケイ素層１５４上のポリシリコンを残して、頂部表面１４０の上から、および、トレンチ１１０の頂部部分からポリシリコンを除去する。エッチバックプロセスは、図２Ｃに関連して述べたように、時限のプラズマエッチングおよび／または時限のウェットエッチングであり得る。この例において、上部フィールドプレートセグメント１２４は、第２の堆積二酸化ケイ素層１５４によって、下部フィールドプレートセグメント１２２から電気的に絶縁される。
図２Ｇを参照すると、第２のブランケット酸化物エッチバックプロセスが、基板１０２の頂部表面１４０の上から、および、上部フィールドプレートセグメント１２４の上方のトレンチ１１０から、第２の堆積二酸化ケイ素層１５４および熱酸化物層１４８を除去する。上部フィールドプレートセグメント１２４は、上部フィールドプレートセグメント１２４の頂部より下のトレンチ１１０からの、第２の堆積二酸化ケイ素層１５４の除去を防止する。ハードマスク１４６の一部が、図２Ｇにおいて描写されるように、第２のブランケット酸化物エッチバックプロセスによって除去され得る。第２のブランケット酸化物エッチバックプロセスは、半導体材料が基板１０２から実質的に除去されないように実施され得る。
図２Ｈを参照すると、ゲート誘電体層１１８は、上部フィールドプレートセグメント１２４の上方のトレンチ１１０の側壁上に形成され、同時に、第２の絶縁層１２８は、上部フィールドプレートセグメント１２４上に形成される。ゲート誘電体層１１８および第２の絶縁層１２８は、熱酸化、または、熱酸化および誘電体材料の堆積の組合せによって形成され得る。トレンチ１１０の側壁を露出させるように熱酸化物層１４８を除去することは、ゲート誘電体層１１８の厚さのプロセス制御を有利に改善する。
図２Ｉを参照すると、ポリシリコン１５６の第３の層が、ゲート誘電体層１１８に接触して、および、基板１０２の頂部表面１４０の上に形成される。ポリシリコン１５６の第３の層は、形成の間、ｎ型ドーパントでドープされ得、または、その後、ｎ型ドーパントが注入され得、その後、アニールが続き得る。
図２Ｊを参照すると、トランジスタ１０４のトレンチゲート１２０を形成するため、ポリシリコンをゲート誘電体層１１８に接触したままにするように、ブランケットエッチバックプロセスが、基板１０２の頂部表面１４０の上から、図２Ｉのポリシリコン１５６の第３の層からのポリシリコンを除去する。この例において、トレンチゲート１２０は、第２の絶縁層１２８によって上部フィールドプレートセグメント１２４から電気的に絶縁される。
図２Ｋを参照すると、ボディ１３０は、垂直ドリフト領域１０８の上方の基板１０２内へ、ホウ素などのｐ型ドーパントを注入することによって形成される。トレンチゲート１２０は、トレンチゲート１２０を逆ドープするのを防止するために、ｐ型ドーパントが注入される間インプラントマスクによって任意選択で覆われ得る。ソース１３２は、ボディ１３０の上方の基板１０２に、リンやヒ素などのｎ型ドーパントを注入することによって形成される。基板１０２はその後、注入されたドーパントを活性化させるためにアニールされる。ボディ１３０およびソース１３２は、近隣トレンチ１１０間の基板１０２にわたって延在する。ボディ１３０およびソース１３２が形成された後、キャップ層１３６は、二酸化ケイ素および任意選択で窒化ケイ素の副層の堆積によって形成される。キャップ層１３６は、ＴＥＯＳを用いるＰＥＣＶＤプロセスによって形成され得る。キャップ層１３６が形成された後、ソースコンタクト開口が、キャップ層１３６を介しておよびソース１３２を介して、ボディ１３０内へ形成される。付加的なｐ型ドーパントが、ソースコンタクト開口によって露出された箇所におけるボディ１３０内に注入され得、図１において描写されたボディにおける下向きの隆起を提供する。図１のソース電極１３４はその後形成され、さらなる製造が図１の構造を提供する。
図３は、垂直ｎチャネルＭＯＳトランジスタを含む別の例示的な半導体デバイスの断面図である。半導体デバイス３００は基板３０２上に形成され、基板３０２は半導体材料を含む。本明細書においてトランジスタ３０４と呼ばれる、ｎチャネル垂直ＭＯＳトランジスタ３０４は、ｎ型垂直ドリフト領域３０８の下方の基板３０２において配置されるｎ型ドレイン領域３０６を含む。
半導体デバイス３００はトレンチ３１０を含み、トレンチ３１０は、ドレイン領域３０６に近接する垂直ドリフト領域３０８を介して垂直に、または、場合によりドレイン領域３０６内へ延在する。トレンチ３１０は、トレンチ３１０の底部３１４まで延在し、基板３０２に接する、誘電体ライナー３１２と、誘電体ライナー３１２上の複数のフィールドプレートセグメント３１６とを含む。トレンチ３１０はさらに、基板３０２に接する誘電体ライナー３１２の上方のゲート誘電体層３１８と、ゲート誘電体層３１８に接触する、トランジスタ３０４のトレンチゲート３２０とを含む。この例において、フィールドプレートセグメント３１６は、トレンチ３１０の底部３１４におけるそれぞれの誘電体ライナー３１２上のそれぞれの下部フィールドプレートセグメント３２２と、それぞれの下部フィールドプレートセグメント３２２の上方に配置されるそれぞれの上部フィールドプレートセグメント３２４とを含む。フィールドプレートセグメント３１６およびトレンチゲート３２０は、主にｎ型ポリシリコンを含み得る。誘電体ライナー３１２は、主に二酸化ケイ素を含み得る。誘電体ライナー３１２は、下部フィールドプレートセグメント３２２および上部フィールドプレートセグメント３２４を基板３０２から分離する。基板３０２から下部フィールドプレートセグメント３２２を分離する誘電体ライナー３１２は、基板３０２から上部フィールドプレートセグメント３２４を分離する誘電体ライナー３１２より厚い。上部フィールドプレートセグメント３２４と基板３０２との間の、トレンチの側壁３１０上に配置される誘電体ライナー３１２は、トレンチゲート３２０と基板３０２との間の、トレンチ３１０の側壁上に配置されるゲート誘電体層３１８より厚い。例えば、トランジスタ３０４が最大４０ボルトで動作するように設計されるこの例の或るバージョンにおいて、下部フィールドプレートセグメント３２２と基板３０２との間の、トレンチ３１０の側壁上に配置される誘電体ライナー３１２は、１００ナノメートル〜１５０ナノメートルの厚さであり得、上部フィールドプレートセグメント３２４と基板３０２との間の、トレンチ３１０の側壁上に配置される誘電体ライナー３１２は、５０ナノメートル〜８０ナノメートルの厚さであり得る。
この例において、下部フィールドプレートセグメント３２２は、トレンチ３１０において上部フィールドプレートセグメント３２４に接触している。上部フィールドプレートセグメント３２４は、トレンチ３１０においてトレンチゲート３２０に接触している。また、この例においてトレンチゲート３２０に印加されるバイアス電圧が、上部フィールドプレートセグメント３２４および下部フィールドプレートセグメント３２２を同じバイアス電圧にバイアスする。
トランジスタ３０４は、ゲート誘電体層３１８に接する、垂直ドリフト領域３０８の上方の基板３０２におけるｐ型ボディ３３０を含む。トランジスタ３０４はさらに、ボディ３３０の上方に、および、ゲート誘電体層３１８に接する、ｎ型ソース３３２を含む。トレンチゲート３２０は、垂直ドリフト領域３０８およびソース３３２と部分的に同じ広がりを持つ。ソース電極３３４が基板３０２の上に配置され、ソース３３２およびボディ３３０への電気的接続を成す。ソース電極３３４は、トレンチゲート３２０の上の誘電体キャップ層３３６によってトレンチゲート３２０から電気的に絶縁される。ソース３３２およびボディ３３０に関するソース電極３３４のその他の構成も、この例の範囲内にある。
トランジスタ３０４が最大４０ボルトで動作するように設計されるこの例の一つのバージョンにおいて、トレンチ３１０は、２．２ミクロン〜２．８ミクロンの深さ、および、６００ナノメートル〜７００ナノメートルの幅であり得る。垂直ドリフト領域３０８、すなわち、近隣トレンチ３１０間は、５００ナノメートル〜１．５ミクロンの幅であり得、１．８×１０１６ｃｍ−３〜２．０×１０１６ｃｍ−３の平均ドーピング密度を有し得る。
トレンチゲート３２０への電気接続は、基板３０２の頂部表面３４０におけるゲートの露出されたエリア上でゲートコンタクト３３８を介して成され得る。トレンチゲート３２０に電気接続するためのその他の構造も、この例の範囲内にある。上部フィールドプレートセグメント３２４および下部フィールドプレートセグメント３２２への電気接続が、ゲートコンタクト３３８を介して成され得るように、トレンチ３１０においてトレンチゲート３２０に接触するように上部フィールドプレートセグメント３２４を形成すること、および、トレンチ３１０において上部フィールドプレートセグメント３２４に接触するように下部フィールドプレートセグメント３２２を形成することが、有利に、半導体デバイス３００の複雑さおよび製造コストを削減し得る。
半導体デバイス３００の動作の間、トレンチゲート３２０は、有利に、図１に関連して説明したような一層高い電流密度を提供する。フィールドプレートセグメント３１６は、図１に関連して説明したように、垂直ドリフト領域３０８における電界を所望の値に維持するようにＲＥＳＵＲＦ構成を提供する。従って、上部フィールドプレートセグメント３２４および下部フィールドプレートセグメント３２２の組合せを備える垂直ＭＯＳトランジスタ３０４を形成することによって、トランジスタ３０４は、単一のフィールドプレートを備える同様の垂直ＭＯＳトランジスタより浅いトレンチ３１０を有することが可能となり、有利に、半導体デバイス３００の製造コストを削減する。
図４Ａ〜図４Ｅは、製造の連続的な段階において描写される、図３の半導体デバイスの断面図である。図４Ａを参照すると、半導体デバイス３００は、基板３０２上に形成される。ドレイン領域３０６は、１×１０２０ｃｍ−３より高いドーピング密度を有するように、基板３０２において形成される。垂直ドリフト領域３０８におけるリンなどのＮ型ドーパントは、エピタキシャル成長の間に混合され得、または、後に注入され得る。ハードマスク３４６が基板３０２の上に形成され、ハードマスク３４６はトレンチ３１０のためのエリアを露出させる。トレンチ３１０は、ハードマスク３４６により露出されたエリアにおける基板３０２から材料を除去することによって形成される。ドレイン領域３０６、ハードマスク３４６、および、トレンチ３１０は、図２Ａに関連して述べたように形成され得る。
熱酸化物層３４８が、トレンチ３１０の側壁および底部３１４に形成される。この例において、熱酸化物層３４８は、図３の上部フィールドプレートセグメント３２４と基板３０２との間の、トレンチ３１０の側壁上に配置される完全な誘電体ライナー３１２を提供するように、４０ボルトの動作電圧のための７０ナノメートル〜８０ナノメートルの厚さなど、十分な厚さである。堆積二酸化ケイ素層３５０が、熱酸化物層３４８上に形成される。堆積二酸化ケイ素層３５０は、１３０ナノメートル〜１７０ナノメートルの厚さであり得、ＳＡＣＶＤプロセスまたはＰＥＣＶＤプロセスによって形成され得る。
下部フィールドプレートセグメント３２２が、図２Ｂおよび図２Ｃに関連して述べたように、堆積二酸化ケイ素層３５０上のトレンチ３１０に形成される。堆積二酸化ケイ素層３５０と組み合わされた熱酸化物層３４８は、下部フィールドプレートセグメント３２２を基板３０２から分離する誘電体ライナー３１２を提供する。
第１のブランケット酸化物エッチバックプロセスが、下部フィールドプレートセグメント３２２の上方のトレンチ３１０から、堆積二酸化ケイ素層３５０の少なくとも一部および場合により全てを除去する。下部フィールドプレートセグメント３２２は、下部フィールドプレートセグメント３２２の頂部より下のトレンチ３１０からの、堆積二酸化ケイ素層３５０の除去を防止する。この例において、第１のブランケット酸化物エッチバックプロセスが完了した後、熱酸化物層３４８の実質的に全てが、トレンチ３１０の側壁上に残る。第１のブランケット酸化物エッチバックプロセスは、下部フィールドプレートセグメント３２２の頂部を露出させる。
図４Ｂを参照すると、上部フィールドプレートセグメント３２４が、図２Ｆに関連して述べたように、熱酸化物層３４８上、およびトレンチ３１０における下部フィールドプレートセグメント３２２上に形成される。この例において、熱酸化物層３４８は、基板３０２から上部フィールドプレートセグメント３２４を分離する誘電体ライナー３１２を提供し、これは、有利に、半導体デバイス３００の製造の複雑性およびコストを削減する。
図４Ｃを参照すると、第２のブランケット酸化物エッチバックプロセスが、上部フィールドプレートセグメント３２４の上方のトレンチ３１０から熱酸化物層３４８を除去する。上部フィールドプレートセグメント３２４は、上部フィールドプレートセグメント３２４頂部より下のトレンチ３１０からの、熱酸化物層３４８の除去を防止する。第２のブランケット酸化物エッチバックプロセスは、実質的に半導体材料が基板３０２から除去されないように実施され得る。
ゲート誘電体層３１８は、上部フィールドプレートセグメント３２４の上方のトレンチ３１０の側壁上に形成され、誘電体材料３５８が、同時に、上部フィールドプレートセグメント３２４上に形成される。ゲート誘電体層３１８は、熱酸化、または、熱酸化および誘電体材料の堆積の組合せによって形成され得る。トレンチ３１０の側壁を露出させるために熱酸化物層３４８を除去することは、ゲート誘電体層３１８の厚さのプロセス制御を有利に改善する。上部フィールドプレートセグメント３２４上の誘電体材料３５８は、結晶シリコンと比較した、ポリシリコン上の一層高い熱酸化成長率に起因して、ゲート誘電体層３１８より厚くし得る。
図４Ｄを参照すると、ＲＩＥプロセスなどの異方性エッチングプロセスが、ゲート誘電体層３１８を著しく劣化させることなく、上部フィールドプレートセグメント３２４の頂部から、図４Ｃの誘電体材料３５８を除去する。この例の一つのバージョンにおいて、ゲート誘電体層３１８は、ポリシリコンまたは窒化ケイ素の犠牲層によって保護され得、他方、誘電体材料３５８が除去された後、犠牲層は、ゲート誘電体層３１８を著しく劣化させることなく除去される。
図４Ｅを参照すると、トレンチゲート３２０は、ゲート誘電体層３１８および上部フィールドプレートセグメント３２４に接触して形成される。トレンチゲート３２０は、図２Ｉおよび図２Ｊに関連して述べたように形成され得る。この例において、上部フィールドプレートセグメント３２４の頂部から、図４Ｃの誘電体材料３５８を除去することにより、トレンチゲート３２０が、上部フィールドプレートセグメント３２４との電気的接続を成すことが可能となる。さらなる製造が図３の構造を提供する。
図５は、垂直ｐチャネルＭＯＳトランジスタを含む例示的な半導体デバイスの断面図である。半導体デバイス５００は基板５０２上に形成され、基板５０２は半導体材料を含む。本明細書においてトランジスタ５０４と呼ばれるｐチャネル垂直ＭＯＳトランジスタ５０４は、ｐ型垂直ドリフト領域５０８の下方の基板５０２において配置されるｐ型ドレイン領域５０６を含む。
半導体デバイス５００はトレンチ５１０を含み、トレンチ５１０は、ドレイン領域５０６に近接する垂直ドリフト領域５０８を介して垂直に、または、場合によりドレイン領域５０６内へ延在する。トレンチ５１０は、トレンチ５１０の底部５１４まで延在し、基板５０２に接する、誘電体ライナー５１２と、誘電体ライナー５１２上の複数のフィールドプレートセグメント５１６とを含む。トレンチ５１０はさらに、基板５０２に接する誘電体ライナー５１２の上方のゲート誘電体層５１８と、ゲート誘電体層５１８に接触する、トランジスタ５０４のトレンチゲート５２０とを含む。この例において、フィールドプレートセグメント５１６は、トレンチ５１０の底部５１４におけるそれぞれの誘電体ライナー５１２上のそれぞれの下部フィールドプレートセグメント５２２と、それぞれの下部フィールドプレートセグメント５２２の上方に配置されるそれぞれの上部フィールドプレートセグメント５２４とを含む。フィールドプレートセグメント５１６およびトレンチゲート５２０は、主にｐ型ポリシリコンを含み得る。誘電体ライナー５１２は、主に二酸化ケイ素を含み得る。誘電体ライナー５１２は、下部フィールドプレートセグメント５２２および上部フィールドプレートセグメント５２４を基板５０２から分離する。下部フィールドプレートセグメント５２２を基板５０２から分離する誘電体ライナー５１２は、上部フィールドプレートセグメント５２４を基板５０２から分離する誘電体ライナー５１２より厚い。上部フィールドプレートセグメント５２４と基板５０２との間の、トレンチ５１０の側壁上に配置される誘電体ライナー５１２は、トレンチゲート５２０と基板５０２との間の、トレンチ５１０の側壁上に配置されるゲート誘電体層５１８より厚い。例えば、トランジスタ５０４が最大１００ボルトで動作するように設計されるこの例の或るバージョンにおいて、下部フィールドプレートセグメント５２２と基板５０２との間の、トレンチ５１０の側壁上に配置される誘電体ライナー５１２は、４００ナノメートル〜５００ナノメートルの厚さであり得、上部フィールドプレートセグメント５２４と基板５０２との間の、トレンチ５１０の側壁上に配置される誘電体ライナー５１２は、１５０ナノメートル〜２００ナノメートルの厚さであり得る。
この例において、下部フィールドプレートセグメント５２２は、トレンチ５１０において上部フィールドプレートセグメント５２４に接触している。上部フィールドプレートセグメント５２４は、上部フィールドプレートセグメント５２４とトレンチゲート５２０との間に配置される絶縁層５２８によってトレンチゲート５２０から絶縁される。また、この例において上部フィールドプレートセグメント５２４に印加されるバイアス電圧が、下部フィールドプレートセグメント５２２を同じバイアス電圧までバイアスする。
トランジスタ５０４は、ゲート誘電体層５１８に接する、垂直ドリフト領域５０８の上方の基板５０２におけるｎ型ボディ５３０を含む。トランジスタ５０４はさらに、ボディ５３０の上方の、および、ゲート誘電体層５１８に接する、ｐ型ソース５３２を含む。トレンチゲート５２０は、垂直ドリフト領域５０８およびソース５３２と部分的に同じ広がりを持つ。ソース電極５３４が基板５０２の上に配置されて、ソース５３２およびボディ５３０への電気的接続を成す。ソース電極５３４は、トレンチゲート５２０の上の誘電体キャップ層５３６によってトレンチゲート５２０から電気的に絶縁される。ソース５３２およびボディ５３０に関するソース電極５３４のその他の構成も、この例の範囲内にある。
トランジスタ５０４が最大１００ボルトで動作するように設計されるこの例の一つのバージョンにおいて、トレンチ５１０は、６ミクロン〜７ミクロンの深さ、および１．２ミクロン〜１．４ミクロンの幅であり得る。垂直ドリフト領域５０８、すなわち、近隣トレンチ５１０間は、０．５ミクロン〜２．０ミクロンの幅であり得、１．８×１０１６ｃｍ−３〜２．０×１０１６ｃｍ−３の平均ドーピング密度を有し得る。
トレンチゲート５２０への電気接続は、基板５０２の頂部表面５４０におけるゲートの露出されたエリア上のゲートコンタクト５３８を介して成され得る。フィールドプレートセグメント５１６への電気接続は、フィールドプレートセグメント５１６から最大で基板５０２の頂部表面５４０まで延在するフィールドプレートライザ５４４上の組み合わされたフィールドプレートコンタクト５４２を介して成され得る。トレンチゲート５２０およびフィールドプレートセグメント５１６に電気接続するためのその他の構造も、この例の範囲内にある。トレンチゲート５２０から絶縁されるように上部フィールドプレートセグメント５２４を形成することは、有利に、トランジスタ５０４における電流密度を増加させるために、フィールドプレートセグメント５１６を独立してバイアスすることを可能にし得、他方、上部フィールドプレートセグメント５２４および下部フィールドプレートセグメント５２２への電気接続が、組み合わされたフィールドプレートコンタクト５４２を介して成され得るように、トレンチ５１０における上部フィールドプレートセグメント５２４に接触するように下部フィールドプレートセグメント５２２を形成することが、有利に半導体デバイス５００の複雑さおよび製造コストを削減し得る。
半導体デバイス５００の動作の間、トレンチゲート５２０は、有利に、図１に関連して説明したような一層高い電流密度を提供する。フィールドプレートセグメント５１６は、図１に関連して説明したように、垂直ドリフト領域５０８における電界を所望の値に維持するようにＲＥＳＵＲＦ構成を提供する。従って、上部フィールドプレートセグメント５２４および下部フィールドプレートセグメント５２２の組合せを備える垂直ＭＯＳトランジスタ５０４を形成することによって、トランジスタ５０４が、単一のフィールドプレートを備える同様の垂直ＭＯＳトランジスタより浅いトレンチ５１０を有することが可能とされ、有利に半導体デバイス５００の製造コストを削減する。
図６Ａ〜図６Ｈは、製造の連続的な段階において描写される、図５の半導体デバイスの断面図である。図６Ａを参照すると、半導体デバイス５００は基板５０２上に形成される。ドレイン領域５０６は、１×１０２０ｃｍ−３より高いドーピング密度を有するように基板５０２において形成される。垂直ドリフト領域５０８におけるホウ素などのＰ型ドーパントが、エピタキシャル成長の間に混合され得、または、後に注入され得る。ハードマスク５４６が基板５０２の上に形成され、ハードマスク５４６はトレンチ５１０のためのエリアを露出する。トレンチ５１０は、ハードマスク５４６によって露出されたエリアにおける基板５０２から材料を除去することによって形成される。ドレイン領域５０６、ハードマスク５４６、および、トレンチ５１０は、図２Ａに関連して述べたように形成され得る。
第１の熱酸化物層５４８が、トレンチ５１０の側壁および底部５１４に形成される。堆積二酸化ケイ素層５５０が、ＳＡＣＶＤプロセスまたはＰＥＣＶＤプロセスによって、第１の熱酸化物層５４８上に形成される。下部フィールドプレートセグメント５２２が、図２Ｂおよび図２Ｃに関連して述べたように、堆積二酸化ケイ素層５５０上のトレンチ５１０において形成される。この例において、下部フィールドプレートセグメント５２２は、垂直ドリフト領域５０８のＲＥＳＵＲＦ構造において効果的な荷電平衡を提供するため、ｐ型ポリシリコンであり得る。堆積二酸化ケイ素層５５０と組み合わされた第１の熱酸化物層５４８は、下部フィールドプレートセグメント５２２を基板５０２から分離する誘電体ライナー５１２を提供する。例えば、この例において、第１の熱酸化物層５４８は、７０ナノメートル〜８０ナノメートルの厚さであり得、堆積二酸化ケイ素層５５０は、１００ボルトの動作電圧のため、３３０ナノメートル〜４２０ナノメートルの厚さであり得る。
図６Ｂを参照すると、第１のブランケット酸化物エッチバックプロセスが、下部フィールドプレートセグメント５２２の上方のトレンチ５１０から、誘電体ライナー５１２の実質的に全て、すなわち、第１の熱酸化物層５４８と堆積二酸化ケイ素層５５０との両方、を除去する。下部フィールドプレートセグメント５２２は、下部フィールドプレートセグメント５２２の頂部より下のトレンチ５１０からの、誘電体ライナー５１２の除去を防止する。例えば、第１のブランケット酸化物エッチバックプロセスは、緩衝フッ酸溶液を用いる時限のウェットエッチングを含み得る。
図６Ｃを参照すると、第２の熱酸化物層５６０が、下部フィールドプレートセグメント５２２の上方のトレンチ５１０の側壁において、および、下部フィールドプレートセグメント５２２の頂部表面上に形成される。この例において、第２の熱酸化物層５６０は、図５の上部フィールドプレートセグメント５２４と基板５０２との間の誘電体ライナー５１２を提供する。第２の熱酸化物層５６０は、トランジスタ５０４のための１００ボルト動作を提供するため、１５０ナノメートル〜２００ナノメートルの厚さであり得る。
図６Ｄを参照すると、ＲＩＥプロセスなどの異方性エッチングプロセスが、下部フィールドプレートセグメント５２２の頂部表面を露出するため、下部フィールドプレートセグメント５２２の頂部表面から第２の熱酸化物層５６０を除去する。異方性エッチングプロセスは、トレンチ５１０の側壁上の第２の熱酸化物層５６０を実質的に劣化させることを防ぐために実施される。異方性エッチングプロセスは、トレンチ５１０の側壁上の第２の熱酸化物層５６０上に保護ポリマーを形成し得、保護ポリマーは、その後、下部フィールドプレートセグメント５２２の頂部表面が露出された後、除去される。
図６Ｅを参照すると、上部フィールドプレートセグメント５２４が、図２Ｆに関連して述べたように、トレンチ５１０における第２の熱酸化物層５６０上および下部フィールドプレートセグメント５２２上に形成される。この例において、上部フィールドプレートセグメント５２４は、図６Ｅに関連して説明されるように、ｐ型ポリシリコンであり得る。この例において、第２の熱酸化物層５６０は、基板５０２から上部フィールドプレートセグメント５２４を分離する誘電体ライナー５１２を提供し、これは、基板５０２から上部フィールドプレートセグメント５２４を分離する誘電体ライナー５１２における第２の誘電体層を形成する必要をなくすことにより、半導体デバイス５００の製造の複雑さおよびコストを有利に削減し得る。
図６Ｆを参照すると、第２のブランケット酸化物エッチバックプロセスが、上部フィールドプレートセグメント５２４の上方のトレンチ５１０から第２の熱酸化物層５６０を除去する。上部フィールドプレートセグメント５２４は、上部フィールドプレートセグメント５２４の頂部より下のトレンチ５１０からの、第２の熱酸化物層５６０の除去を防止する。第２のブランケット酸化物エッチバックプロセスは、実質的に半導体材料が基板５０２から除去されないように実施され得る。図６Ｅのハードマスク５４６は、図６Ｆにおいて描写されるように、基板５０２の頂部表面５４０を露出するために、第２のブランケットエッチバックによって除去され得る。
図６Ｇを参照すると、ゲート誘電体層５１８は、トレンチ５１０の側壁上に形成され、同時に、絶縁層５２８は、上部フィールドプレートセグメント５２４の頂部表面上に形成される。この例において、基板５０２の頂部表面５４０が、図６Ｆに関連して論じた第２のブランケットエッチバックによって露出される場合、ゲート誘電体層５１８も、図６Ｇにおいて描写されたように、頂部表面５４０上に形成され得る。ゲート誘電体層５１８および絶縁層５２８は、熱酸化、または、熱酸化およびと誘電体材料の堆積の組合せによって形成され得る。絶縁層５２８における熱酸化は、結晶シリコンと比較したポリシリコン上の一層高い熱酸化成長率に起因して、ゲート誘電体層５１８における熱酸化より厚くし得る。
図６Ｈを参照すると、トレンチゲート５２０は、ゲート誘電体層５１８および絶縁層５２８に接触して形成される。トレンチゲート５２０は、図２Ｉおよび図２Ｊに関連して述べたように形成され得る。この例において、上部フィールドプレートセグメント５２４の頂部上の絶縁層５２８は、トレンチゲート５２０からフィールドプレートセグメント５１６を電気的に絶縁し、トレンチゲート５２０に対するフィールドプレートセグメント５１６の独立したバイアスを可能にする。さらなる製造が図５の構造を提供する。
図７は、垂直ｎチャネルＭＯＳトランジスタを含む別の例示的な半導体デバイスの断面図である。半導体デバイス７００は、基板７０２上に形成され、基板７０２は半導体材料を含む。本明細書においてトランジスタ７０４と呼ばれるｎチャネル垂直ＭＯＳトランジスタ７０４は、ｎ型垂直ドリフト領域７０８の下方の基板７０２において配置されるｎ型ドレイン領域７０６を含む。
半導体デバイス７００はトレンチ７１０を含み、トレンチ７１０は、ドレイン領域７０６に近接する垂直ドリフト領域７０８を介して垂直に、または場合により、ドレイン領域７０６内へ延在する。トレンチ７１０は、トレンチ７１０の底部７１４まで延在し、基板７０２に接する、誘電体ライナー７１２と、誘電体ライナー７１２上の複数のフィールドプレートセグメント７１６とを含む。トレンチ７１０はさらに、基板７０２に接する誘電体ライナー７１２の上方のゲート誘電体層７１８と、ゲート誘電体層７１８に接触する、トランジスタ７０４のトレンチゲート７２０とを含む。この例において、フィールドプレートセグメント７１６は、トレンチ７１０の底部７１４におけるそれぞれの誘電体ライナー７１２上のそれぞれの下部フィールドプレートセグメント７２２と、それぞれの下部フィールドプレートセグメント７２２の上方に配置される、それぞれの中間フィールドプレートセグメント７６２と、それぞれの中間フィールドプレートセグメント７６２の上方およびそれぞれのトレンチゲート７２０の下方に配置される、それぞれの上部フィールドプレートセグメント７２４を含む。フィールドプレートセグメント７１６およびトレンチゲート７２０は、主にｎ型ポリシリコンを含み得る。誘電体ライナー７１２は、主に二酸化ケイ素を含み得る。誘電体ライナー７１２は、下部フィールドプレートセグメント７２２、中間フィールドプレートセグメント７６２、および、上部フィールドプレートセグメント７２４を基板７０２から分離する。基板７０２から下部フィールドプレートセグメント７２２を分離する誘電体ライナー７１２は、基板７０２から中間フィールドプレートセグメント７６２を分離する誘電体ライナー７１２より厚く、基板７０２から中間フィールドプレートセグメント７６２を分離する誘電体ライナー７１２は、基板７０２から上部フィールドプレートセグメント７２４を分離する誘電体ライナー７１２より厚い。上部フィールドプレートセグメント７２４と基板７０２との間の、トレンチ７１０の側壁上に配置される誘電体ライナー７１２は、トレンチゲート７２０と基板７０２との間の、トレンチ７１０の側壁上に配置されるゲート誘電体層７１８より厚い。
この例において、下部フィールドプレートセグメント７２２は、トレンチ７１０における中間フィールドプレートセグメント７６２に接触し、上部フィールドプレートセグメント７２４は、トレンチ７１０におけるトレンチゲート７２０に接触し、中間フィールドプレートセグメント７６２は、上部フィールドプレートセグメント７２４と中間フィールドプレートセグメント７６２との間に配置される絶縁層７２６によって上部フィールドプレートセグメント７２４から分離される。それゆえ、トレンチゲート７２０に印加されるバイアス電圧が、この例において上部フィールドプレートセグメント７２４にも印加され、中間フィールドプレートセグメント７６２に印加される独立したバイアス電圧も、下部フィールドプレートセグメント７２２を同じ独立したバイアス電圧にバイアスする。
トランジスタ７０４は、ゲート誘電体層７１８に接する、垂直ドリフト領域７０８の上方の基板７０２におけるｐ型ボディ７３０を含む。トランジスタ７０４はさらに、ボディ７３０の上方の、ゲート誘電体層７１８に接する、ｎ型ソース７３２を含む。トレンチゲート７２０は、垂直ドリフト領域７０８およびソース７３２と部分的に同じ広がりを持つ。ソース電極７３４が基板７０２の上に配置され、ソース７３２およびボディ７３０への電気接続を成す。ソース電極７３４は、トレンチゲート７２０の上の誘電体キャップ層７３６によってトレンチゲート７２０から電気的に絶縁される。ソース７３２およびボディ７３０に関するソース電極７３４のためのその他の構成も、この例の範囲内にある。
トレンチゲート７２０および上部フィールドプレートセグメント７２４への電気接続は、基板７０２の頂部表面７４０における露出されたエリア上のゲートコンタクト７３８を介して成され得る。中間フィールドプレートセグメント７６２および下部フィールドプレートセグメント７２２への電気接続は、フィールドプレートライザ７４４上の組み合わされたフィールドプレートコンタクト７４２を介して成され得、フィールドプレートライザ７４４は、中間フィールドプレートセグメント７６２から、最大で基板７０２の頂部表面７４０まで延在する。トレンチゲート７２０および中間フィールドプレートセグメント７６２への電気接続を成すためのその他の構造も、この例の範囲内にある。中間フィールドプレートセグメント７６２および下部フィールドプレートセグメント７２２から絶縁されるように、トレンチゲート７２０および上部フィールドプレートセグメント７２４を形成することは、有利に、図１に関連して論じたような、トレンチゲート７２０およびフィールドプレートセグメント７１６のための独立したバイアスの利点と、図３に関連して論じたような、組み合わされたフィールドプレートコンタクト７４２の利点とのバランスを可能にし得る。
半導体デバイス７００の動作の間、トレンチゲート７２０は、有利に、図１に関連して説明したような一層高い電流密度を提供する。フィールドプレートセグメント７１６は、図１に関連して説明したように、垂直ドリフト領域７０８における電界を所望の値に維持するようにＲＥＳＵＲＦ構成を提供する。従って、上部フィールドプレートセグメント７２４および下部フィールドプレートセグメント７２２の組合せを備える垂直ＭＯＳトランジスタ７０４を形成することによって、トランジスタ７０４が、単一のフィールドプレートを備える同様の垂直ＭＯＳトランジスタより浅いトレンチ７１０を有することが可能とされ、有利に、半導体デバイス７００の製造コストを削減する。
特許請求の範囲内で、述べられた実施形態において改変が可能であり、その他の実施形態が可能である。

Claims (20)

  1. 半導体デバイスであって、
    半導体材料を含む基板、
    前記基板の前記半導体材料において配置される、垂直金属酸化物半導体（ＭＯＳ）トランジスタのドレイン領域、
    前記ドレイン領域の上方の前記半導体材料において配置される、前記垂直ＭＯＳトランジスタの垂直ドリフト領域、
    前記垂直ドリフト領域における前記基板において配置されるトレンチ、
    前記トレンチにおいて配置される誘電体ライナー、
    前記誘電体ライナーの上方の前記トレンチにおいて配置される、前記垂直ＭＯＳトランジスタのゲート誘電体層、
    前記ゲート誘電体層に接触する前記トレンチにおいて配置される、前記垂直ＭＯＳトランジスタのトレンチゲート、
    前記垂直ドリフト領域の上方の前記基板において配置される、前記垂直ＭＯＳトランジスタのボディ、および、
    前記トレンチにおいて配置され、前記誘電体ライナーによって前記基板から分離される、複数のフィールドプレートセグメント、
    を含み、
    前記複数のフィールドプレートセグメントが、前記トレンチの底部における下部フィールドプレートセグメントと、前記下部フィールドプレートセグメントの上方および前記トレンチゲートの下方に配置される、上部フィールドプレートセグメントとを含み、
    前記下部フィールドプレートセグメントと前記基板との間の、前記トレンチの側壁上に配置される前記誘電体ライナーが、前記上部フィールドプレートセグメントと前記基板との間の、前記トレンチの前記側壁上に配置される前記誘電体ライナーより厚く、前記上部フィールドプレートセグメントと前記基板との間の、前記トレンチの前記側壁上に配置される前記誘電体ライナーが、前記トレンチゲートと前記基板との間の、前記トレンチの前記側壁上に配置される前記ゲート誘電体層より厚い、
    半導体デバイス。
  2. 請求項１に記載の半導体デバイスであって、前記上部フィールドプレートセグメントが、前記トレンチゲートと前記上部フィールドプレートセグメントとの間に配置される誘電体絶縁層によって、前記トレンチにおける前記トレンチゲートから電気的に絶縁される、半導体デバイス。
  3. 請求項１に記載の半導体デバイスであって、前記上部フィールドプレートセグメントが、前記トレンチにおける前記トレンチゲートに接続される、半導体デバイス。
  4. 請求項１に記載の半導体デバイスであって、前記上部フィールドプレートセグメントが、前記下部フィールドプレートセグメントから電気的に絶縁される、半導体デバイス。
  5. 請求項１に記載の半導体デバイスであって、前記上部フィールドプレートセグメントが、前記下部フィールドプレートセグメントに接続される、半導体デバイス。
  6. 請求項１に記載の半導体デバイスであって、
    前記複数のフィールドプレートセグメントが、前記上部フィールドプレートセグメントと前記下部フィールドプレートセグメントとの間に配置される中間フィールドプレートセグメントを含み、
    前記基板から前記下部フィールドプレートセグメントを分離する前記誘電体ライナーが、前記基板から前記中間フィールドプレートセグメントを分離する前記誘電体ライナーより厚く、
    前記基板から前記中間フィールドプレートセグメントを分離する前記誘電体ライナーが、前記基板から前記上部フィールドプレートセグメントを分離する前記誘電体ライナーより厚い、
    半導体デバイス。
  7. 半導体デバイスを形成する方法であって、
    半導体材料を含む基板を提供すること、
    前記基板において垂直ＭＯＳトランジスタのドレイン領域を形成すること、
    前記ドレイン領域の上方の前記半導体材料において前記垂直ＭＯＳトランジスタの垂直ドリフト領域を形成すること、
    前記垂直ドリフト領域においてトレンチを形成すること、
    前記基板に接する前記トレンチにおいて誘電体ライナーを形成すること、
    前記誘電体ライナー上の前記トレンチにおいて下部フィールドプレートセグメントを形成すること、
    前記下部フィールドプレートセグメントの上方の前記誘電体ライナーの少なくとも一部を除去すること、
    前記下部フィールドプレートセグメントの上方の前記トレンチにおいて上部フィールドプレートセグメントを形成することであって、前記上部フィールドプレートセグメントと前記基板との間の誘電体材料が、前記上部フィールドプレートセグメントと前記基板との間に前記誘電体ライナーを提供し、前記下部フィールドプレートセグメントと前記基板との間の、前記トレンチの側壁上に配置される前記誘電体ライナーが、前記上部フィールドプレートセグメントと前記基板との間の、前記トレンチの前記側壁上に配置される前記誘電体ライナーより厚い、前記形成すること、
    前記上部フィールドプレートセグメントの上方の前記トレンチから前記誘電体ライナーを除去すること、
    前記上部フィールドプレートセグメントの上方の前記トレンチにおいて前記基板に接する、前記垂直ＭＯＳトランジスタのゲート誘電体層であって、前記上部フィールドプレートセグメントと前記基板との間の前記誘電体ライナーより薄い前記ゲート誘電体層を形成すること、
    前記ゲート誘電体層に接触する前記トレンチにおいて前記垂直ＭＯＳトランジスタのトレンチゲートを形成すること、および、
    前記垂直ドリフト領域の上方の前記ゲート誘電体層に接する前記基板において前記垂直ＭＯＳトランジスタのボディを形成すること、
    を含む、方法。
  8. 請求項７に記載の方法であって、前記トレンチにおいて前記誘電体ライナーを形成することが、前記下部フィールドプレートセグメントが前記第１の堆積シリコン上にあるように、前記基板に接する前記トレンチにおいて熱酸化物層を形成すること、および、前記熱酸化物層上の前記トレンチにおいて第１の堆積二酸化ケイ素層を形成することを含む、方法。
  9. 請求項８に記載の方法であって、
    前記下部フィールドプレートセグメントの上方の前記誘電体ライナーの少なくとも一部を除去することが、前記下部フィールドプレートセグメントの上方の適所において前記熱酸化物層の大部分を残して、前記下部フィールドプレートセグメントの上方の前記第１の堆積二酸化ケイ素層の少なくとも一部を除去すること含み、
    前記上部フィールドプレートセグメントと前記基板との間の前記残っている熱酸化物層が、前記上部フィールドプレートセグメントと前記基板との間の、前記トレンチの前記側壁上に前記誘電体ライナーの少なくとも一部を提供する、
    方法。
  10. 請求項９に記載の方法であって、前記基板から前記上部フィールドプレートセグメントを分離する前記トレンチの前記側壁上の前記誘電体ライナーが、前記第２の堆積二酸化ケイ素層を含むように、前記第１の堆積二酸化ケイ素層を除去した後、および、前記上部フィールドプレートセグメントを形成する前に、前記下部フィールドプレートセグメントの上方の前記残っている熱酸化物層上に第２の堆積二酸化ケイ素層を形成することを含む、方法。
  11. 請求項１０に記載の方法であって、前記上部フィールドプレートセグメントが前記下部フィールドプレートセグメントに接触するように、前記上部フィールドプレートセグメントを形成する前に、前記下部フィールドプレートセグメント上の前記第２の堆積二酸化ケイ素層を除去することを含む、方法。
  12. 請求項１０に記載の方法であって、前記上部フィールドプレートセグメントが前記下部フィールドプレートセグメントから電気的に絶縁されるように、前記上部フィールドプレートセグメントが、前記下部フィールドプレートセグメント上の前記第２の堆積二酸化ケイ素層の一部上に形成される、方法。
  13. 請求項９に記載の方法であって、前記下部フィールドプレートセグメントの上方の前記残っている熱酸化物層が、前記基板から前記上部フィールドプレートセグメントを分離する前記トレンチの前記側壁上に前記誘電体ライナーを提供するように、前記上部フィールドプレートセグメントが、前記下部フィールドプレートセグメントの上方の前記残っている熱酸化物層上に形成される、方法。
  14. 請求項７に記載の方法であって、前記下部フィールドプレートセグメントの上方の前記誘電体ライナーの少なくとも一部を除去することが、前記下部フィールドプレートセグメントの上方の前記誘電体ライナーの実質的に全てを除去することを含み、前記方法が、
    前記熱酸化物層が、前記上部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上の前記誘電体ライナーの少なくとも一部を提供するように、前記下部フィールドプレートセグメントを形成した後に前記下部フィールドプレートセグメントの上方の前記基板に接する前記トレンチにおいて熱酸化物層を形成すること、
    を含む、方法。
  15. 請求項７に記載の方法であって、前記上部フィールドプレートセグメントが前記下部フィールドプレートセグメントに接触するように、前記上部フィールドプレートセグメントを形成する前に、前記下部フィールドプレートセグメント上の誘電体材料を除去することを含む、方法。
  16. 請求項７に記載の方法であって、前記上部フィールドプレートセグメントが前記下部フィールドプレートセグメントから電気的に絶縁されるように、前記上部フィールドプレートセグメントが、前記下部フィールドプレートセグメント上の誘電体材料の上に形成される、方法。
  17. 請求項７に記載の方法であって、前記トレンチゲートが前記上部フィールドプレートセグメントに接触するように、前記トレンチゲートを形成する前に、前記上部フィールドプレートセグメント上の前記ゲート誘電体層を除去することを含む、方法。
  18. 請求項７に記載の方法であって、前記トレンチゲートが前記上部フィールドプレートセグメントから電気的に絶縁されるように、前記トレンチゲートが、前記上部フィールドプレートセグメント上の前記ゲート誘電体層の一部上に形成される、方法。
  19. 請求項７に記載の方法であって、前記下部フィールドプレートセグメントを形成することが、前記トレンチにおいて、および、前記基板の頂部表面の上に、ポリシリコンの層を形成すること、ならびに、前記下部フィールドプレートセグメントを提供するように前記トレンチにおいてポリシリコンの前記層の一部を残して、前記基板の前記頂部表面の上から、および、前記トレンチの一部から、ポリシリコンの前記層を除去することを含む、方法。
  20. 半導体デバイスを形成する方法であって、
    半導体材料を含む基板を提供すること、
    前記基板において垂直ＭＯＳトランジスタのドレイン領域を形成すること、
    前記ドレイン領域の上方の前記半導体材料において前記垂直ＭＯＳトランジスタの垂直ドリフト領域を形成すること、
    前記垂直ドリフト領域においてトレンチを形成すること、
    前記基板に接する前記トレンチにおいて熱酸化物層を形成すること、
    前記熱酸化物層上の前記トレンチにおいて第１の堆積二酸化ケイ素層を形成すること、
    前記第１の堆積シリコン上の前記トレンチにおいて下部フィールドプレートセグメントを形成することであって、前記熱酸化物層および前記第１の堆積二酸化ケイ素層の組合せが、前記基板から前記下部フィールドプレートセグメントを分離する前記トレンチの側壁上の誘電体ライナーを提供する、前記下部フィールドプレートセグメントを形成すること、
    前記下部フィールドプレートセグメントの上方の適所における前記熱酸化物層の大部分を残して、前記下部フィールドプレートセグメントの上方の前記第１の堆積二酸化ケイ素層の少なくとも一部を除去すること、
    前記下部フィールドプレートセグメントの上方の前記トレンチにおいて上部フィールドプレートセグメントを形成することであって、前記上部フィールドプレートセグメントと前記基板との間の前記残っている熱酸化物層が、前記上部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上の前記誘電体ライナーの少なくとも一部を提供し、前記下部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上に配置される前記誘電体ライナーが、前記上部フィールドプレートセグメントと前記基板との間の、前記トレンチの前記側壁上に配置される前記誘電体ライナーより厚い、前記上部フィールドプレートセグメントを形成すること、
    前記上部フィールドプレートセグメントの上方の前記トレンチから前記熱酸化物層を除去すること、
    前記上部フィールドプレートセグメントの上方の前記トレンチにおいて前記基板に接する前記垂直ＭＯＳトランジスタのゲート誘電体層を形成することであって、前記上部フィールドプレートセグメントと前記基板との間の前記トレンチの前記側壁上の前記誘電体ライナーより薄い前記ゲート誘電体層を形成すること、
    前記ゲート誘電体層に接触する前記トレンチにおいて前記垂直ＭＯＳトランジスタのトレンチゲートを形成すること、および、
    前記垂直ドリフト領域の上方の記ゲート誘電体層に接する前記基板において前記垂直ＭＯＳトランジスタのボディを形成すること、
    を含む、方法。

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997357B2 (en) 2010-04-15 2018-06-12 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US9685608B2 (en) * 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
SG2013083654A (en) 2012-11-08 2014-06-27 Novellus Systems Inc Methods for depositing films on sensitive substrates
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US10566187B2 (en) 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
TWI599041B (zh) * 2015-11-23 2017-09-11 節能元件控股有限公司 具有底部閘極之金氧半場效電晶體功率元件及其製作方法
US9773643B1 (en) 2016-06-30 2017-09-26 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
US10062563B2 (en) * 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
CN106847880B (zh) * 2017-01-23 2019-11-26 矽力杰半导体技术(杭州)有限公司 一种半导体器件及其制备方法
DE102018104944B4 (de) * 2017-06-30 2024-12-12 Parabellum Strategic Opportunities Fund Llc Halbleiter-Bauelement mit einer Auskleidungsschicht mit einem konfigurierten Profil und Verfahren zu dessen Herstellung
CN107871787B (zh) 2017-10-11 2021-10-12 矽力杰半导体技术(杭州)有限公司 一种制造沟槽mosfet的方法
EP3474314A1 (en) * 2017-10-20 2019-04-24 Infineon Technologies Austria AG Semiconductor device and method for manufacturing a semiconductor method
CN109887989A (zh) * 2017-12-06 2019-06-14 深圳尚阳通科技有限公司 一种屏蔽栅功率器件及制造方法
CN109935625A (zh) * 2017-12-15 2019-06-25 深圳尚阳通科技有限公司 一种肖特基二极管器件及制造方法
WO2019178765A1 (en) * 2018-03-21 2019-09-26 Texas Instruments Incorporated Semiconductor device having polysilicon field plate for power mosfets
CN108598165B (zh) * 2018-04-19 2020-12-25 济南安海半导体有限公司 屏蔽栅场效应晶体管及其制造方法(柱形)
CN108400094B (zh) * 2018-04-19 2020-12-25 济南安海半导体有限公司 屏蔽栅场效应晶体管及其制造方法(锤形)
CN108389837B (zh) * 2018-05-08 2023-06-30 长鑫存储技术有限公司 晶体管结构、存储器结构及其制备方法
CN109119468B (zh) * 2018-08-29 2021-11-23 电子科技大学 一种屏蔽栅dmos器件
EP3624201B1 (en) * 2018-09-17 2022-11-02 Infineon Technologies Austria AG Transistor device
US10770584B2 (en) 2018-11-09 2020-09-08 Texas Instruments Incorporated Drain extended transistor with trench gate
US11177253B2 (en) 2018-11-09 2021-11-16 Texas Instruments Incorporated Transistor with integrated capacitor
US11658241B2 (en) * 2018-12-31 2023-05-23 Texas Instruments Incorporated Vertical trench gate MOSFET with integrated Schottky diode
WO2020198910A1 (en) * 2019-03-29 2020-10-08 Texas Instruments Incorporated Trench shield isolation layer
CN110047759A (zh) * 2019-04-28 2019-07-23 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet器件制造方法
KR102726216B1 (ko) 2019-05-01 2024-11-04 램 리써치 코포레이션 변조된 원자 층 증착
CN110047935B (zh) * 2019-05-09 2021-04-27 中国科学院微电子研究所 一种双分裂栅功率mosfet器件及其制备方法
US11217690B2 (en) * 2019-09-16 2022-01-04 Infineon Technologies Austria Ag Trench field electrode termination structure for transistor devices
CN112652652A (zh) * 2019-10-12 2021-04-13 华润微电子（重庆）有限公司 沟槽型场效应晶体管结构及其制备方法
CN110739347B (zh) * 2019-10-21 2023-10-20 上海华虹宏力半导体制造有限公司 沟槽栅半导体器件及其制造方法
US11393907B2 (en) 2020-08-12 2022-07-19 Infineon Technologies Austria Ag Transistor device with buried field electrode connection
WO2022032566A1 (en) * 2020-08-13 2022-02-17 Texas Instruments Incorporated Semiconductor device including lateral insulator
CN112133627B (zh) * 2020-09-29 2022-06-17 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型器件的工艺方法
CN112309853A (zh) * 2020-11-12 2021-02-02 上海华虹宏力半导体制造有限公司 屏蔽栅极沟槽结构的制备方法
US11538925B2 (en) * 2020-12-11 2022-12-27 Applied Materials, Inc. Ion implantation to form step-oxide trench MOSFET
US20220223731A1 (en) * 2021-01-13 2022-07-14 Texas Instruments Incorporated Vertical trench gate fet with split gate
JP2022111450A (ja) * 2021-01-20 2022-08-01 株式会社東芝 半導体装置
TWI802305B (zh) * 2022-03-03 2023-05-11 力晶積成電子製造股份有限公司 半導體結構以及埋入式場板結構的製造方法
US20240096987A1 (en) * 2022-09-18 2024-03-21 Vanguard International Semiconductor Corporation Semiconductor device and method of fabricating the same
CN116093146B (zh) * 2023-04-11 2024-02-20 江苏应能微电子股份有限公司 一种分段式分离栅sgt mosfet结构
EP4513568A1 (en) * 2023-08-21 2025-02-26 Nexperia B.V. Power semiconductor device and associated methods
CN118471799B (zh) * 2024-07-11 2024-12-03 芯联集成电路制造股份有限公司 一种屏蔽栅场效应晶体管及其制备方法、电子装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299619A (ja) * 2001-04-02 2002-10-11 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP2003017696A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体装置
JP2007116189A (ja) * 2006-12-12 2007-05-10 Oki Electric Ind Co Ltd 高耐圧縦型ｍｏｓトランジスタ
JP2010129973A (ja) * 2008-12-01 2010-06-10 Toyota Motor Corp 半導体装置
JP2010537428A (ja) * 2007-08-21 2010-12-02 フェアチャイルド・セミコンダクター・コーポレーション シールドされたゲートトレンチｆｅｔのための方法及び構造
JP2012109580A (ja) * 2003-12-30 2012-06-07 Fairchild Semiconductor Corp パワー半導体デバイスおよびその製造方法
JP2014078741A (ja) * 2009-12-09 2014-05-01 Infineon Technologies Austria Ag オン抵抗値が改善された半導体デバイス

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8097915B2 (en) 2005-05-31 2012-01-17 Qimonda Ag Semiconductor memory device
DE102005041358B4 (de) * 2005-08-31 2012-01-19 Infineon Technologies Austria Ag Feldplatten-Trenchtransistor sowie Verfahren zu dessen Herstellung
DE102005041285B4 (de) * 2005-08-31 2009-06-25 Infineon Technologies Ag Grabenstrukturhalbleitereinrichtung und Verfahren zu deren Herstellung
JP5666135B2 (ja) 2007-01-09 2015-02-12 マックスパワー・セミコンダクター・インコーポレイテッドＭａｘｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ． 半導体装置
US8097916B2 (en) * 2007-07-23 2012-01-17 Infineon Technologies Austria Ag Method for insulating a semiconducting material in a trench from a substrate
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8187939B2 (en) * 2009-09-23 2012-05-29 Alpha & Omega Semiconductor Incorporated Direct contact in trench with three-mask shield gate process
US8546893B2 (en) 2010-01-12 2013-10-01 Mohamed N. Darwish Devices, components and methods combining trench field plates with immobile electrostatic charge
US8786012B2 (en) * 2010-07-26 2014-07-22 Infineon Technologies Austria Ag Power semiconductor device and a method for forming a semiconductor device
US8466513B2 (en) * 2011-06-13 2013-06-18 Semiconductor Components Industries, Llc Semiconductor device with enhanced mobility and method
US8889532B2 (en) * 2011-06-27 2014-11-18 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
US8697560B2 (en) * 2012-02-24 2014-04-15 Semiconductor Components Industries, Llc Process of forming an electronic device including a trench and a conductive structure therein
US8836024B2 (en) * 2012-03-20 2014-09-16 Semiconductor Components Industries, Llc Electronic device including a trench and a conductive structure therein having a contact within a Schottky region and a process of forming the same
JP2013258327A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
US8748976B1 (en) * 2013-03-06 2014-06-10 Texas Instruments Incorporated Dual RESURF trench field plate in vertical MOSFET
US9018700B2 (en) * 2013-03-14 2015-04-28 Fairchild Semiconductor Corporation Direct-drain trench FET with source and drain isolation
KR101934893B1 (ko) * 2013-03-27 2019-01-03 삼성전자 주식회사 그루브 소스 컨택 영역을 가진 반도체 소자의 제조 방법
KR101828495B1 (ko) * 2013-03-27 2018-02-12 삼성전자주식회사 평탄한 소스 전극을 가진 반도체 소자
US9450082B2 (en) * 2014-06-09 2016-09-20 Texas Instruments Incorporated Integrated termination for multiple trench field plate

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299619A (ja) * 2001-04-02 2002-10-11 Shindengen Electric Mfg Co Ltd 半導体装置およびその製造方法
JP2003017696A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体装置
JP2012109580A (ja) * 2003-12-30 2012-06-07 Fairchild Semiconductor Corp パワー半導体デバイスおよびその製造方法
JP2007116189A (ja) * 2006-12-12 2007-05-10 Oki Electric Ind Co Ltd 高耐圧縦型ｍｏｓトランジスタ
JP2010537428A (ja) * 2007-08-21 2010-12-02 フェアチャイルド・セミコンダクター・コーポレーション シールドされたゲートトレンチｆｅｔのための方法及び構造
JP2010129973A (ja) * 2008-12-01 2010-06-10 Toyota Motor Corp 半導体装置
JP2014078741A (ja) * 2009-12-09 2014-05-01 Infineon Technologies Austria Ag オン抵抗値が改善された半導体デバイス

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021150431A (ja) * 2020-03-18 2021-09-27 株式会社東芝 半導体装置およびその制御方法
JP7387501B2 (ja) 2020-03-18 2023-11-28 株式会社東芝 半導体装置およびその制御方法
US11955546B2 (en) 2020-03-18 2024-04-09 Kabushiki Kaisha Toshiba Semiconductor device and method for controlling same

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