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JP2016171197A - 半導体装置 - Google Patents

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Takeshi Onizawa
岳 鬼沢
高田　賢治
Kenji Takada
賢治 高田
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Abstract

【課題】クラックの有無を判定することが可能な半導体装置を提供する。
【解決手段】半導体装置は、基板３０と、基板３０上に設けられた第１化合物半導体層３２（チャネル層）と、第１化合物半導体層３２上に設けられ、第１化合物半導体層３２よりバンドギャップが大きい第２化合物半導体層３３（バリア層）と、第１化合物半導体層３２及び第２化合物半導体層３３内に設けられた素子分離領域２１と、素子分離領域２１より外側に配置された第１及び第２化合物半導体層３２、３３から構成される導電領域２３と、導電領域２３に電気的に接続された第１及び第２電極パッドとを含む。
【選択図】図２

Description

本発明の実施形態は、半導体装置に係り、特に、化合物半導体を備えた半導体装置に関する。
窒化物半導体を用いた半導体素子は、パワーデバイスや高周波デバイスに利用されている。また、窒化物半導体を用いた半導体発光素子である発光ダイオード（ＬＥＤ）は、表示装置や照明などに利用されている。窒化物半導体などの化合物半導体を用いた素子は優れた材料特性を持っているため、高性能な半導体素子を実現できる。
このような窒化物半導体素子を、シリコン（Ｓｉ）基板上に形成すると量産性に優れる。しかし、格子定数または熱膨張係数の違いに起因した欠陥やクラックなどが発生しやすい。このクラックに起因して、パワーデバイスなどに不良が発生し、歩留まりが低下してしまう。
特開２００５−２７７３３８号公報
実施形態は、クラックの有無を判定することが可能な半導体装置を提供する。
実施形態に係る半導体装置は、基板と、前記基板上に設けられた第１化合物半導体層と、前記第１化合物半導体層上に設けられ、前記第１化合物半導体層よりバンドギャップが大きい第２化合物半導体層と、前記第１化合物半導体層及び前記第２化合物半導体層内に設けられた第１素子分離領域と、前記第１素子分離領域より外側に配置された前記第１及び第２化合物半導体層から構成される第１導電領域と、前記第１導電領域に電気的に接続された第１及び第２電極パッドとを具備する。
第１実施形態に係る半導体装置の平面図。 図１のＩＩ−ＩＩ線に沿った半導体装置の断面図。 図１のＩＩＩ−ＩＩＩ線に沿った半導体装置の断面図。 クラック５０が発生した半導体装置１の平面図。 図４のＶ−Ｖ線に沿った半導体装置の断面図。 第２実施形態に係る半導体装置の平面図。 図６のＶＩＩ−ＶＩＩ線に沿った半導体装置の断面図。 第３実施形態に係る半導体装置の平面図。 図８の半導体装置の一部領域の平面図。 第４実施形態に係る半導体装置の平面図。 図１０のＸＩ−ＸＩ線に沿った半導体装置の断面図。 第５実施形態に係る半導体装置の平面図。
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
［第１実施形態］
［１］半導体装置の構成
図１は、第１実施形態に係る半導体装置１の平面図である。図２は、図１のＩＩ−ＩＩ線に沿った半導体装置１の断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿った半導体装置１の断面図である。半導体装置１は、素子領域１０、及び周辺領域２０を備える。
素子領域１０には、半導体素子１４が設けられる。半導体素子１４は、化合物半導体を用いたパワーデバイス、及び／又は高周波デバイスから構成され、具体的には、ヘテロ接合ＦＥＴ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）、又は高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）から構成される。
周辺領域２０は、素子領域１０の周囲に設けられ、素子領域１０と電気的に絶縁される。周辺領域２０は、半導体装置１の側面と素子領域１０とを電気的に絶縁する機能を有する。周辺領域２０には、絶縁性の素子分離領域２１、及びクラック判定素子２２が設けられる。クラック判定素子２２は、半導体装置１（特に半導体装置１が備える化合物半導体層）にクラックが発生しているか否かを判定するために使用される。
以下に、素子領域１０、周辺領域２０の順にそれぞれの構成について詳述する。
［１−１］素子領域１０
図２及び図３に示すように、半導体装置１は、基板３０上に順に積層されたバッファ層３１、チャネル層３２、バリア層３３、及び各種電極を備える。
基板３０は、例えば（１１１）面を主面とするシリコン（Ｓｉ）基板から構成される。基板３０としては、サファイア（Ａｌ２Ｏ３）、炭化シリコン（ＳｉＣ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、又はガリウム砒素（ＧａＡｓ）などを用いても良い。また、基板３０として、絶縁層を含む基板を用いることもできる。例えば、基板３０としては、ＳＯＩ（Silicon On Insulator）基板を用いることができる。基板３０は、エピタキシャル層を成長させることができる単結晶基板であれば良く、上記列挙したものに限られない。
バッファ層３１は、このバッファ層３１上に形成される窒化物半導体層の格子定数と、基板３０の格子定数との相違によって生じる歪みを緩和するとともに、バッファ層３１上に形成される窒化物半導体層の結晶性を制御する機能を有する。また、バッファ層３１は、バッファ層３１上に形成される窒化物半導体層に含まれる元素（例えばガリウム（Ｇａ））と、基板３０の元素（例えばシリコン（Ｓｉ））とが化学的に反応するのを抑制する機能を有する。バッファ層３１は、例えば、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）から構成される。本実施形態では、バッファ層３１は、ＡｌＮから構成される。なお、バッファ層３１は、本実施形態に必須の要素ではなく、省略しても構わない。
チャネル層３２は、トランジスタのチャネル(電流経路）が形成される層である。チャネル層３２は、ＩｎｘＡｌｙＧａ（１-ｘ-ｙ）Ｎ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）から構成される。チャネル層３２は、アンドープ層であり、かつ結晶性が良好な（高品質な）窒化物半導体から構成される。アンドープとは、意図的に不純物がドープされていないことを意味し、例えば、製造過程等で入り込む程度の不純物量はアンドープに含まれる。本実施形態では、チャネル層３２は、アンドープのＧａＮから構成される。
バリア層３３は、チャネル層３２とヘテロ接合を構成する。バリア層３３は、チャネル層３２のバンドギャップより大きい窒化物半導体層から構成される。バリア層３３は、ＩｎｘＡｌｙＧａ（１-ｘ-ｙ）Ｎ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）から構成される。本実施形態では、バリア層３３は、例えば、アンドープのＡｌＧａＮから構成される。
尚、半導体装置１を構成する複数の半導体層は、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いたエピタキシャル成長により順次形成される。すなわち、半導体装置１を構成する複数の半導体層は、エピタキシャル層から構成される。
ソース電極４１及びドレイン電極４２は、バリア層３３上に互いに離間して設けられる。ソース電極４１とバリア層３３（具体的には２ＤＥＧ）とは、オーミック接触している。同様に、ドレイン電極４２とバリア層３３（具体的には２ＤＥＧ）とは、オーミック接触している。すなわち、ソース電極４１及びドレイン電極４２の各々は、バリア層３３とオーミック接触（接合）する材料を含むように構成される。ソース電極４１及びドレイン電極４２としては、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、それらの窒化物、或いはその積層構造などが用いられる。
バリア層３３上には、ゲート絶縁膜３４が設けられる。ゲート絶縁膜３４としては、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、又は窒化アルミニウム（ＡｌＮ）などが用いられる。ゲート絶縁膜３４上かつソース電極４１及びドレイン電極４２間には、ゲート電極４０が設けられる。ゲート電極４０としては、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、それらの窒化物、或いはその積層構造などが用いられる。ゲート−ドレイン間の耐圧を向上させるために、ゲート電極４０及びドレイン電極４２間の距離は、ゲート電極４０及びソース電極４１間の距離より長く設定される。
半導体素子１４は、ソース電極４１、ドレイン電極４２、ゲート電極４０、ゲート絶縁膜３４、及び窒化物半導体層の一部から構成される。図２及び図３に示した半導体素子１４は、ＭＩＳ（metal insulator semiconductor）型ＨＦＥＴである。なお、ＭＩＳ型ＨＦＥＴに限定されず、ゲート絶縁膜３４を介在させずにゲート電極４０とバリア層３３とをショットキー接合させたショットキー障壁型ＨＦＥＴであっても良い。また、接合型ゲート構造をＨＦＥＴに適用しても良い。接合型ゲート構造は、バリア層３３上に、ｐ型窒化物半導体層（例えばＧａＮ層）を設け、このｐ型窒化物半導体層上にゲート電極４０を設けるようにして構成される。図２では簡略化のため、例として単体のＨＥＭＴを記載しているが、トランジスタ構造が複数列（一般的にはソース・ゲート・ドレイン・ゲート・ソース・ゲート・・・の繰り返しになる)形成されていても良い。また、数種のトランジスタが一つのチップ内にある構造でも良い。
チャネル層３２とバリア層３３とのヘテロ接合構造において、バリア層３３の方がチャネル層３２よりも格子定数が小さいことから、バリア層３３に歪みが生じる。この歪みに起因するピエゾ効果によりバリア層３３内にピエゾ分極が生じ、チャネル層３２とバリア層３３との界面付近に２次元電子ガス（２ＤＥＧ: two-dimensional electron gas）が発生する。この２次元電子ガスが、ソース電極４１及びドレイン電極４２間のチャネルとなる。そして、ゲート電極４０に印加されるゲート電圧に応じて、チャネル層３２に印加される電界が制御され、ドレイン電流の制御が可能となる。また、２次元電子ガスを流れるキャリアの移動度が速いため、半導体素子１４は、非常に速いスイッチング動作が可能となる。
図１に示すように、半導体装置１は、ゲート用電極パッド１１、ソース用電極パッド１２、及びドレイン用電極パッド１３を備える。ゲート用電極パッド１１は、ゲート電極４０に電気的に接続され、ソース用電極パッド１２は、ソース電極４１に電気的に接続され、ドレイン用電極パッド１３は、ドレイン電極４２に電気的に接続される。電極パッド１１、１２、１３は、半導体装置１の上面に露出しており、半導体装置１と外部装置（外部回路）との電気的な接続に使用される。
（フィールドプレート電極の構成）
半導体装置１は、ゲート電極４０に電気的に接続されたフィールドプレート電極（ゲートフィールドプレート電極）と、ソース電極４１に電気的に接続されたフィールドプレート電極（ソースフィールドプレート電極）とを備える。すなわち、半導体装置１は、いわゆるダブルフィールドプレート構造を有する。
ゲート電極４０及びゲート絶縁膜３４上には、層間絶縁層３５が設けられる。層間絶縁層３５としては、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、又は高誘電率（high-k）材料などが用いられる。high-k材料としては、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、又は窒化アルミニウム（ＡｌＮ）などが挙げられる。
層間絶縁層３５上には、ゲートフィールドプレート電極４３が設けられる。ゲートフィールドプレート電極４３は、ゲート電極４０に電気的に接続される。ゲートフィールドプレート電極４３は、ゲート電極４０の上方からドレイン電極４２に向かって張り出している。ゲートフィールドプレート電極４３の端は、ゲート電極４０の端よりドレイン電極４２側に配置される。
ゲートフィールドプレート電極４３及び層間絶縁層３５上には、層間絶縁層３６が設けられる。層間絶縁層３６としては、層間絶縁層３５と同様に、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、又はhigh-k材料などが用いられる。
層間絶縁層３６上には、ソースフィールドプレート電極４４が設けられる。ソースフィールドプレート電極４４は、ソース電極４１に電気的に接続される。ソースフィールドプレート電極４４は、ソース電極４１の上方からドレイン電極４２に向かって張り出している。ソースフィールドプレート電極４４の端は、ゲートフィールドプレート電極４３の端よりドレイン電極４２側に配置される。
層間絶縁層３６及びソースフィールドプレート電極４４上には、層間絶縁層（保護層）３７が設けられる。保護層３７は、パッシベーション層とも呼ばれる。保護層３７は、絶縁体から構成され、シリコン窒化物（ＳｉＮ）、又はシリコン酸化物（ＳｉＯ２）などが用いられる。
なお、フィールドプレート電極は、本実施形態の必須要件ではなく、よって、半導体装置１は、フィールドプレート電極を備えていなくても良い。また、半導体装置１は、ゲートフィールドプレート電極及びソースフィールドプレート電極の一方のみを備えていても良い。
［１−２］周辺領域２０
次に、周辺領域２０の構成について説明する。前述したように、周辺領域２０には、素子分離領域２１、及びクラック判定素子２２が設けられる。クラック判定素子２２は、導電領域２３、電極パッド２４Ａ、２４Ｂ、及びコンタクトプラグ２５Ａ、２５Ｂを備える。
導電領域２３は、素子領域１０を囲むように設けられる。導電領域２３は、完全な四角形ではなく、その一部が分離される。導電領域２３は、素子領域１０に設けられたヘテロ接合と同じ構成を有し、かつ２ＤＥＧを有する。すなわち、本実施形態では、素子領域１０の２ＤＥＧと同じ構成からなる導電領域２３を利用して、クラック判定素子２２を構成する。
素子分離領域２１は、周辺領域２０におけるチャネル層３２及びバリア層３３内に設けられる。素子分離領域２１は、絶縁性を有する（絶縁体からなる）。素子分離領域２１は、素子分離領域２１Ａ、２１Ｂ、２１Ｃを含む。素子分離領域２１は、窒化物半導体層（バリア層３３及びチャネル層３２）に不純物をイオン注入し、窒化物半導体層の結晶を破壊する絶縁処理を施すことによって形成される。絶縁処理に用いられる不純物としては、アルゴン（Ａｒ）、ボロン（Ｂ）、又は鉄（Ｆｅ）などが用いられる。これにより、素子分離領域２１には、２ＤＥＧが生成されない。
素子分離領域２１Ａは、導電領域２３と素子領域１０との間に配置され、これらを電気的に絶縁する。換言すると、導電領域２３は、素子分離領域２１Ａの外側に配置される。外側とは、素子分離領域２１Ａを基準にすると、素子分離領域２１Ａよりも基板３０の端（側面）側に対応する。素子分離領域２１Ｂは、導電領域２３のさらに外側に配置され、半導体装置１の側面と導電領域２３とを電気的に絶縁する。素子分離領域２１Ｃは、導電領域２３の一部を分断する。
導電領域２３の両端（素子分離領域２１Ｃによって分断された部分）にはそれぞれ、コンタクトプラグ２５Ａ、２５Ｂが設けられる。コンタクトプラグ２５Ａ、２５Ｂは、導電領域２３を構成するバリア層３３（具体的には２ＤＥＧ）とオーミック接触している。すなわち、コンタクトプラグ２５Ａ、２５Ｂは、バリア層３３とオーミック接触（接合）する材料を含むように構成される。コンタクトプラグ２５Ａ、２５Ｂとしては、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、それらの窒化物、又はそれらの少なくとも１つを含む合金などが用いられる。
コンタクトプラグ２５Ａ、２５Ｂ上にはそれぞれ、電極パッド２４Ａ、２４Ｂが設けられる。電極パッド２４Ａ、２４Ｂは、半導体装置１の上面に露出している。電極パッド２４Ａ、２４Ｂとしては、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、それらの窒化物、又はそれらの少なくとも１つを含む合金などが用いられる。
［２］クラック判定動作
次に、クラック判定素子２２を用いたクラック判定動作について説明する。図４は、クラック５０が発生した半導体装置１の平面図である。図５は、図４のＶ−Ｖ線に沿った半導体装置１の断面図である。
図４及び図５に示すように、クラック５０は、半導体装置１の側面から素子領域１０にわたって発生しており、また、バッファ層３１、チャネル層３２、及びバリア層３３にわたって発生している。さらに、クラック５０は、クラック判定素子２２を構成する導電領域２３の一部を切断している。
例えば、製品出荷前のテスト工程において、半導体装置１にクラックが発生しているか否かが判定される。すなわち、テスト工程において、例えばテスターを用いて、クラック判定素子２２を構成する電極パッド２４Ａ、２４Ｂ間の導通状態を検査する。導電領域２３がクラック５０によって切断されている場合、電極パッド２４Ａ、２４Ｂ間の抵抗値は、半導体装置１にクラックが無い場合と比べて高くなる。このように、クラック判定素子２２を用いることで、半導体装置１、特に窒化物半導体層にクラックが発生しているか否かを判定することができる。
［３］第１実施形態の効果
第１実施形態に係る半導体装置１は、周辺領域２０に、２次元電子ガス（２ＤＥＧ）を利用したクラック判定素子２２を備える。クラック判定素子２２は、素子分離領域２１Ａによって素子領域１０と電気的に絶縁され、かつ素子領域１０を囲む導電領域２３と、導電領域２３の両端に電気的に接続された電極パッド２４Ａ、２４Ｂとを備える。導電領域２３は、素子領域１０に設けられたヘテロ接合と同じ構成を有し、導電性を有する。
従って第１実施形態によれば、テスターなどを用いて電極パッド２４Ａ、２４Ｂ間の抵抗値を測定することで、半導体装置１にクラックが発生しているか否かを判定できる。これにより、半導体装置１が不良チップであるか否かを容易に判定することができる。
また、テスターなどを用いた電気特性評価によってクラックの有無が判定できるため、外観検査を行う場合と比べて、検査精度を向上でき、さらに、検査時間及び検査コストを削減することができる。
また、半導体装置１を出荷した後は、クラック判定素子２２をガードリングとして使用することも可能である。例えば、クラック判定素子２２の導電領域２３を、ソース用電極パッド１２と同電位（接地電圧＝０Ｖ）に設定する。例えば、電極パッド２４Ａ、２４Ｂとソース用電極パッド１２とを配線を用いて電気的に接続する。これにより、半導体素子１４に印加される外部電界を緩和できるため、半導体素子１４の動作特性を向上できる。
［第２実施形態］
第２実施形態では、クラック判定素子２２に加えて、２ＤＥＧを利用したガードリングを周辺領域２０に設けるようにしている。
図６は、第２実施形態に係る半導体装置１の平面図である。図７は、図６のＶＩＩ−ＶＩＩ線に沿った半導体装置１の断面図である。第１実施形態と同様に、周辺領域２０には、クラック判定素子２２（導電領域２３、電極パッド２４Ａ、２４Ｂ、及びコンタクトプラグ２５Ａ、２５Ｂを備える）が設けられる。
周辺領域２０には、１つ又は複数のガードリング２６が設けられる。図６では、３つのガードリング２６を一例として示している。なお、図６では、導電領域２３及びガードリング２６を直線で示している。ガードリング２６は、素子領域１０を囲むように設けられる。ガードリング２６は、素子領域１０に設けられたヘテロ接合と同じ構成を有し、かつ導電性を有する。ガードリング２６は、その一部が切断され、その一端がコンタクトプラグ２５Ｂを介して電極パッド２４Ｂに電気的に接続される。
導電領域２３は、第１実施形態と同様に、電極パッド２４Ａ、２４Ｂに電気的に接続される。複数のガードリング２６及び導電領域２３はそれぞれ、複数の素子分離領域２１Ｄによって電気的に絶縁される。なお、図６では、導電領域２３がガードリング２６の外側に配置されているが、これらの配置は逆でも構わない。
ガードリング２６は、ソース用電極パッド１２と同電位（接地電圧＝０Ｖ）に設定される。例えば、電極パッド２４Ｂとソース用電極パッド１２とを配線を用いて電気的に接続する。これにより、半導体素子１４に印加される外部電界を緩和できるため、半導体素子１４の動作特性を向上できる。
［第３実施形態］
第３実施形態では、クラック判定素子２２を構成する導電領域２３の両端部を、周辺領域２０の外側から内側に向かって引き延ばすように構成する。これにより、クラックの判定精度を向上させ、特に、電極パッド２４Ａ、２４Ｂ間の領域に発生したクラックを判定可能にしている。
図８は、第３実施形態に係る半導体装置１の平面図である。図９は、図８の半導体装置１の一部領域２７の平面図である。
導電領域２３は、切断部分の両端部からＸ方向に（周辺領域２０の外側から内側に向かって）伸びる導電領域２３Ａ、２３Ｂを含む。導電領域２３Ａの一端は、コンタクトプラグ２５Ａを介して電極パッド２４Ａに電気的に接続され、導電領域２３Ｂの一端は、コンタクトプラグ２５Ｂを介して電極パッド２４Ｂに電気的に接続される。
窒化物半導体層（バッファ層３１、チャネル層３２、及びバリア層３３を含む）は、例えば、（１１１）面を主面とするシリコン（Ｓｉ）基板３０上にエピタキシャル成長される。この場合、クラック５０は、基板３０の＜１１０＞方向に入りやすい。本実施形態では、導電領域２３Ａ、２３Ｂは、基板３０の＜１１２＞方向に伸びている。
さらに、本実施形態では、Ｘ方向における導電領域２３Ａ、２３Ｂの長さｘ、Ｙ方向における導電領域２３Ａ、２３Ｂの互いに遠い側の端の間の長さｙとすると、ｘをｙの１．７４倍（＝√３倍）以上に設定する。これにより、電極パッド２４Ａ、２４Ｂ間の領域に発生したクラックの判定精度を向上させることができる。
［第４実施形態］
第４実施形態では、周辺領域２０に、配線層を用いてガードリング６０を設けるようにしている。
図１０は、第４実施形態に係る半導体装置１の平面図である。図１１は、図１０のＸＩ−ＸＩ線に沿った半導体装置１の断面図である。
周辺領域２０には、配線層から構成されるガードリング６０が設けられる。ガードリング６０は、平面視において導電領域２３のさらに外側に配置される。ガードリング６０は、例えば、ソースフィールドプレート電極４４と同じレベルの配線層によって構成される。図１０の構成例では、ガードリング６０は、保護層３７内に設けられる。ガードリング６０は、導電材料から構成され、例えば、銅（Ｃｕ）、金（Ａｕ）、又はアルミニウム（Ａｌ）などの金属から構成される。
ガードリング６０は、ソース用電極パッド１２と同電位（接地電圧＝０Ｖ）に設定される。例えば、ガードリング６０とソース用電極パッド１２とを配線を用いて電気的に接続する。これにより、半導体素子１４に印加される外部電界を緩和できるため、半導体素子１４の動作特性を向上できる。
［第５実施形態］
第５実施形態では、クラック判定素子２２を構成する導電領域を複数に分割することで、各々の導電領域の抵抗値を低減するようにしている。
図１２は、第５実施形態に係る半導体装置１の平面図である。半導体装置１は、複数のクラック判定素子２２を備える。図１２の例では、クラック判定素子２２は、４つに分割され、クラック判定素子２２−１〜２２−４を備える。
クラック判定素子２２−１〜２２−４の各々は、導電領域２３、電極パッド２４Ａ、２４Ｂ、及びコンタクトプラグ２５Ａ、２５Ｂを備える。隣接するクラック判定素子２２間には、素子分離領域２１Ｃが配置される。
クラック判定素子が備える導電領域の細線化による抵抗値の増加、及び／又は２ＤＥＧに起因する抵抗値の増加などの要因により、クラック判定素子の抵抗値が増加し、抵抗値の測定が困難になる可能性がある。これに備えて、第５実施形態では、クラック判定素子２２−１〜２２−４の各々が備える導電領域２３の長さを、第１実施形態と比べて短くする。これにより、２ＤＥＧから構成される導電領域２３の抵抗値を小さくできる。この結果、各クラック判定素子２２において、クラックの有無による抵抗値の差が大きくなるため、クラックの有無の判定精度を向上できる。
なお、本実施形態では、素子領域に設けられる半導体素子としてＨＦＥＴ又はＨＥＭＴを例に挙げて説明している。しかし、これに限定されず、ヘテロ接合界面に発生する２ＤＥＧを利用した他の半導体デバイスに適用しても良い。
また、本実施形態は、窒化物半導体を用いて半導体装置を構成している。しかしこれに限定されるものではなく、窒化物半導体以外の化合物半導体を用いて半導体装置を構成しても良い。
本明細書において「窒化物半導体」とは、ＩｎＸＡｌｙＧａ（１-ｘ-ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）なる化学式において組成比ｘ及びｙをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。また、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
本願明細書において、「積層」とは、互いに接して重ねられる場合の他に、間に他の層が挿入されて重ねられる場合も含む。また、「上に設けられる」とは、直接接して設けられる場合の他に、間に他の層が挿入されて設けられる場合も含む。
本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。
１…半導体装置、１０…素子領域、１１，１２，１３…電極パッド、１４…半導体素子、２０…周辺領域、２１…素子分離領域、２２…クラック判定素子、２３…導電領域、２４…電極パッド、２５…コンタクトプラグ、２６，６０…ガードリング、３０…基板、３１…バッファ層、３２…チャネル層、３３…バリア層、３４…ゲート絶縁膜、３５，３６，３７…層間絶縁層、４０…ゲート電極、４１…ソース電極、４２…ドレイン電極、４３…ゲートフィールドプレート電極、４４…ソースフィールドプレート電極

Claims (12)

  1. 基板と、
    前記基板上に設けられた第１化合物半導体層と、
    前記第１化合物半導体層上に設けられ、前記第１化合物半導体層よりバンドギャップが大きい第２化合物半導体層と、
    前記第１化合物半導体層及び前記第２化合物半導体層内に設けられた第１素子分離領域と、
    前記第１素子分離領域より外側に配置された前記第１及び第２化合物半導体層から構成される第１導電領域と、
    前記第１導電領域に電気的に接続された第１及び第２電極パッドと、
    を具備することを特徴とする半導体装置。
  2. 前記第１素子分離領域は、半導体素子が設けられる素子領域を囲むように配置されることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１導電領域より外側に配置された第２素子分離領域をさらに具備することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１素子分離領域と前記第１導電領域との間に配置された前記第１及び第２化合物半導体層から構成され、前記第１電極パッドに電気的に接続された第２導電領域をさらに具備することを特徴とする請求項３に記載の半導体装置。
  5. 前記第２導電領域は、半導体素子が設けられる素子領域を囲むように配置されることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１導電領域と前記第２導電領域との間に設けられた第３素子分離領域をさらに具備することを特徴とする請求項４又は５に記載の半導体装置。
  7. 前記第１導電領域は、前記基板の端に沿って伸びる第１部分と、前記第１部分の一端から前記基板の内側に向かって伸びる第２部分とを備え、
    前記第２部分の一端は、前記第１電極パッドに電気的に接続されることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  8. 前記第２化合物半導体層上に設けられた層間絶縁層と、
    前記層間絶縁層内に設けられ、半導体素子が設けられる素子領域を囲むように配置された導電層をさらに具備することを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
  9. 前記第１素子分離領域より外側に配置された前記第１及び第２化合物半導体層から構成される第３導電領域と、
    前記第３導電領域に電気的に接続された第３及び第４電極パッドと、
    をさらに具備することを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
  10. 前記第１及び第２化合物半導体層は、窒化物半導体層であることを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
  11. 前記第１及び第２化合物半導体層は、窒化ガリウムを含むことを特徴とする請求項１乃至１０のいずれかに記載の半導体装置。
  12. 素子領域に設けられた半導体素子をさらに具備し、
    前記半導体素子は、ＨＦＥＴ（Hetero-junction Field Effect Transistor）であることを特徴とする請求項１乃至１１のいずれかに記載の半導体装置。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6195041B1 (ja) * 2016-10-24 2017-09-13 三菱電機株式会社 化合物半導体デバイスの製造方法
JP6233547B1 (ja) * 2016-10-24 2017-11-22 三菱電機株式会社 化合物半導体デバイス
WO2018056426A1 (ja) * 2016-09-26 2018-03-29 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
JP2018056538A (ja) * 2016-09-26 2018-04-05 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
WO2018078894A1 (ja) * 2016-10-24 2018-05-03 三菱電機株式会社 化合物半導体デバイス
US10957770B2 (en) 2016-10-24 2021-03-23 Mitsubishi Electric Corporation Method for manufacturing compound semiconductor device
US11646209B2 (en) 2020-09-22 2023-05-09 Senic Inc. Method of cleaning wafer and wafer with reduced impurities
US11837642B2 (en) 2019-12-12 2023-12-05 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
WO2025062528A1 (ja) * 2023-09-20 2025-03-27 株式会社 東芝 半導体装置
US12320033B2 (en) 2020-09-22 2025-06-03 Senic Inc. Silicon carbide wafer and method of preparing the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017055008A (ja) * 2015-09-11 2017-03-16 株式会社東芝 半導体装置
US10937900B2 (en) * 2016-01-29 2021-03-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
JP6917160B2 (ja) * 2017-02-26 2021-08-11 住友化学株式会社 半導体基板、電子デバイス、半導体基板の検査方法および電子デバイスの製造方法
US10680090B2 (en) * 2017-07-20 2020-06-09 Delta Electronics, Inc. Enclosed gate runner for eliminating miller turn-on
US11380806B2 (en) 2017-09-28 2022-07-05 Intel Corporation Variable capacitance device with multiple two-dimensional electron gas (2DEG) layers
US11302785B2 (en) * 2019-06-18 2022-04-12 Texas Instruments Incorporated Method for testing a high voltage transistor with a field plate
US11398546B2 (en) * 2019-08-06 2022-07-26 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
CN114695523A (zh) * 2020-12-30 2022-07-01 苏州能讯高能半导体有限公司 半导体器件和半导体器件的制备方法
JP7470087B2 (ja) * 2021-09-17 2024-04-17 株式会社東芝 窒化物半導体装置
CN117681773A (zh) * 2022-08-30 2024-03-12 群创光电股份有限公司 用于交通运输装置的风险控制系统及风险控制方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005277338A (ja) * 2004-03-26 2005-10-06 Nec Electronics Corp 半導体装置及びその検査方法
JP4810072B2 (ja) * 2004-06-15 2011-11-09 株式会社東芝 窒素化合物含有半導体装置
JP4002918B2 (ja) * 2004-09-02 2007-11-07 株式会社東芝 窒化物含有半導体装置
CN103392225B (zh) * 2011-02-23 2016-01-20 松下知识产权经营株式会社 氮化物半导体装置
US9379191B2 (en) * 2011-12-28 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor including an isolation region
JP5607096B2 (ja) * 2012-03-23 2014-10-15 株式会社東芝 窒化物半導体装置
JP5659182B2 (ja) * 2012-03-23 2015-01-28 株式会社東芝 窒化物半導体素子
CN103373698B (zh) * 2012-04-26 2015-09-16 张家港丽恒光微电子科技有限公司 制作mems惯性传感器的方法及mems惯性传感器
WO2015125471A1 (ja) * 2014-02-21 2015-08-27 パナソニック株式会社 電界効果トランジスタ
JP2016139718A (ja) * 2015-01-28 2016-08-04 株式会社東芝 半導体装置
JP6462393B2 (ja) * 2015-02-10 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018056426A1 (ja) * 2016-09-26 2018-03-29 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
JP2018056538A (ja) * 2016-09-26 2018-04-05 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
JP2018093221A (ja) * 2016-09-26 2018-06-14 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
JP6195041B1 (ja) * 2016-10-24 2017-09-13 三菱電機株式会社 化合物半導体デバイスの製造方法
JP6233547B1 (ja) * 2016-10-24 2017-11-22 三菱電機株式会社 化合物半導体デバイス
WO2018078894A1 (ja) * 2016-10-24 2018-05-03 三菱電機株式会社 化合物半導体デバイス
US10644119B2 (en) 2016-10-24 2020-05-05 Mitsubishi Electric Corporation Compound semiconductor device
US10957770B2 (en) 2016-10-24 2021-03-23 Mitsubishi Electric Corporation Method for manufacturing compound semiconductor device
US11837642B2 (en) 2019-12-12 2023-12-05 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US11646209B2 (en) 2020-09-22 2023-05-09 Senic Inc. Method of cleaning wafer and wafer with reduced impurities
US12320033B2 (en) 2020-09-22 2025-06-03 Senic Inc. Silicon carbide wafer and method of preparing the same
WO2025062528A1 (ja) * 2023-09-20 2025-03-27 株式会社 東芝 半導体装置

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