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JP2016058628A - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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JP2016058628A
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JP
Japan
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semiconductor chip
semiconductor
back surface
wiring
substrate
Prior art date
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English (en)
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細美　英一
Hidekazu Hosomi
英一 細美
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to US14/645,343 priority patent/US20160079216A1/en
Priority to CN201510147871.0A priority patent/CN105428340A/zh
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Abstract

【課題】１つの実施形態は、例えば、半導体装置の製造コストを低減することに適した半導体装置を提供することを目的とする。
【解決手段】１つの実施形態によれば、第１の半導体チップと第２の半導体チップとを有する半導体装置が提供される。第２の半導体チップは、第１の半導体チップの裏面に搭載されている。第１の半導体チップは、基板と裏面配線と多層配線と貫通電極と表面電極とを有する。裏面配線は、基板の裏面に設けられている。裏面配線は、第２の半導体チップの端子が電気的に接続される。多層配線は、基板の表面に設けられている。貫通電極は、裏面から表面まで基板を貫通する。貫通電極は、裏面配線及び多層配線を電気的に接続する。表面電極は、多層配線の上に設けられている。表面電極は、多層配線に電気的に接続されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置、及び半導体装置の製造方法に関する。
半導体装置では、実装密度を向上させるために、複数の半導体チップを積層させる。すなわち、サポート基板を半導体基板に貼り合わせて半導体基板を薄化し、その後に、サポート基板を半導体基板から剥離させる。そして、半導体基板を個片化させて半導体チップとし、複数の半導体チップを積層させて半導体装置を得る。このとき、半導体装置の製造コストを低減することが望まれる。
特開２０１１−１５１１３８号公報
１つの実施形態は、例えば、半導体装置の製造コストを低減することに適した半導体装置、及び半導体装置の製造方法を提供することを目的とする。
１つの実施形態によれば、第１の半導体チップと第２の半導体チップとを有する半導体装置が提供される。第２の半導体チップは、第１の半導体チップの裏面に搭載されている。第１の半導体チップは、基板と裏面配線と多層配線と貫通電極と表面電極とを有する。裏面配線は、基板の裏面に設けられている。裏面配線は、第２の半導体チップの端子が電気的に接続される。多層配線は、基板の表面に設けられている。貫通電極は、裏面から表面まで基板を貫通する。貫通電極は、裏面配線及び多層配線を電気的に接続する。表面電極は、多層配線の上に設けられている。表面電極は、多層配線に電気的に接続されている。
第１の実施形態にかかる半導体装置の構成を示す断面図。 第１の実施形態にかかる半導体装置の構成を示すブロック図。 第１の実施形態にかかる半導体装置の製造方法を示す断面図。 第１の実施形態にかかる半導体装置の製造方法を示す断面図。 第１の実施形態にかかる半導体装置の製造方法を示す断面図。 第１の実施形態にかかる半導体装置の製造方法を示す断面図。 第２の実施形態にかかる半導体装置の構成を示す断面図。 第２の実施形態にかかる半導体装置の製造方法を示す断面図。 第２の実施形態にかかる半導体装置の製造方法を示す断面図。 第３の実施形態にかかる半導体装置の構成を示す断面図。 第３の実施形態にかかる半導体装置の構成を示すブロック図。 第３の実施形態にかかる半導体装置の製造方法を示す断面図。 第３の実施形態にかかる半導体装置の製造方法を示す断面図。
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
第１の実施形態にかかる半導体装置１００について図１及び図２を用いて説明する。図１は、半導体装置１００の構成を示す断面図である。図２は、半導体装置１００の構成を示すブロック図である。
半導体装置１００には、高密度実装が要求されることがある。例えば、加速度センサや地磁気センサ等のセンサチップが携帯機器に搭載されるようになり、その市場が広がっている。携帯機器の限られたスペースに機能を詰め込むため、センサチップ等の半導体チップを含む半導体装置の高密度実装に対する要求は非常に強い。
半導体装置１００では、実装密度を向上させるために、複数の半導体チップを積層させる。また、半導体装置１００では、高密度実装を実現する手段として、貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）による三次元実装を行う。
具体的には、半導体装置１００は、図１に示すように、半導体チップ１０、半導体チップ２０、金属ワイヤ４０、導体ボール５０、及びモールド樹脂６０を備える。
半導体チップ１０は、基板１１、裏面配線１３、多層配線１２、貫通電極１４、及び表面電極１５を有する。基板１１は、半導体で形成されていてもよく、例えばシリコンを主成分とする材料で形成することができる。
裏面配線１３は、基板１１の裏面１１ｂ上に配されている。裏面配線１３は、貫通電極１４に電気的に接続されており、貫通電極１４の上から裏面１１ｂにおける所定の位置まで引き回されている。例えば、裏面１１ｂに垂直な方向から透視したときに半導体チップ２０と重なる位置に貫通電極１４が配されている場合、裏面配線１３は半導体チップ２０と重ならない位置まで引き回される。裏面配線１３には、金属ワイヤ４０が接合され、金属ワイヤ４０を介して半導体チップ２０の端子２２が電気的に接続される。裏面配線１３は、例えば銅を主成分とする材料で形成されている。なお、図示しないが、基板１１の裏面１１ｂが絶縁層で覆われており、裏面配線１３は、基板１１の裏面１１ｂの絶縁層上に配されている。これにより、裏面配線１３と基板１１とが電気的に絶縁されている。
絶縁膜１６は、裏面配線１３を部分的に覆うとともに、裏面配線１３における金属ワイヤ４０が接合されるべき領域の近傍を露出している。例えば、絶縁膜１６は、平面視において半導体チップ２０が配される領域を覆っている。
多層配線１２は、基板１１の表面１１ａに設けられている。多層配線１２は、複数の配線層Ｍ１〜Ｍ３とそれらを連絡するプラグ配線（図示せず）とを含む。また、基板１１の表面１１ａ上には、絶縁層ＤＦ１〜ＤＦ４と配線層Ｍ１〜Ｍ３とが交互に繰り返し積層されて多層配線構造が形成されている。各配線層Ｍ１〜Ｍ３は、例えばアルミニウムを主成分とする材料で形成されている。各絶縁層ＤＦ１〜ＤＦ４は、例えば酸化シリコンを主成分とする材料で形成されている。
貫通電極１４は、裏面１１ｂから表面１１ａまで基板１１を貫通している。貫通電極１４は、裏面配線１３及び多層配線１２を電気的に接続する。貫通電極１４は、例えば銅を主成分とする材料で形成されている。貫通電極１４における基板１１の表面１１ａ側の端部は、多層配線１２における最下の配線層Ｍ１に接続することができる。なお、図示しないが、貫通電極１４と基板１１との間には絶縁層が介在している。これにより、貫通電極１４と基板１１とが電気的に絶縁されている。
表面電極１５は、多層配線１２の上に設けられ、多層配線１２に電気的に接続されている。例えば、表面電極１５は、多層配線１２における最上の配線層Ｍ３の上に配置することができる。表面電極１５は、多層配線１２における各配線層Ｍ１〜Ｍ３の材料（例えば、アルミニウム）よりも導体ボール５０の材料（例えば、ハンダ）との接合性が良好な材料で形成することができる。表面電極１５は、例えば、銅を主成分とする材料で形成されていてもよいし、ニッケル／金合金を主成分とする材料で形成されていてもよい。
表面電極１５は、導体ボール５０に対応した平面寸法及び形状を有する。表面電極１５は、例えば、平面視において、円形状（例えば、直径０．２ｍｍの円形状）であってもよいし、矩形状（例えば、直径０．２ｍｍの円に含まれる矩形状）であってもよい。また、表面電極１５は、導体ボール５０の寸法を考慮して決められた配置間隔で配置される。表面電極１５は、例えば、ピッチ０．４ｍｍの配置間隔で配置される。
半導体チップ２０は、半導体チップ１０の裏面１０ｂに搭載されている。例えば、半導体チップ２０は、その表面２０ａが半導体チップ１０と反対側を向く向きで半導体チップ１０の裏面１０ｂに搭載されている。半導体チップ２０の裏面２０ｂは、マウント樹脂３０により半導体チップ１０の裏面１０ｂ（絶縁膜１６の表面）に接着されている。半導体チップ２０の平面寸法は、半導体チップ１０の平面寸法より小さい。半導体チップ２０は、裏面１０ｂに垂直な方向から透視した場合に、半導体チップ１０に含まれる。これにより、半導体チップ１０では、裏面１０ｂに垂直な方向から透視したときに半導体チップ２０と重ならない位置まで裏面配線１３を引き回すことができる。すなわち、金属ワイヤ４０を介して半導体チップ２０の端子２２を裏面配線１３に電気的に接続することができる。半導体チップ２０は、例えば基板及び多層配線を含むチップ本体２１を有する。多層配線は、基板に対して表面２０ａ側に設けることができる。半導体チップ２０の端子２２は、多層配線における最上の配線層に形成された電極パッドとすることができる。
金属ワイヤ４０は、半導体チップ２０の端子２２と半導体チップ１０の裏面配線１３とを電気的に接続する。金属ワイヤ４０は、例えば銅又は金を主成分とする材料で形成されている。
導体ボール５０は、表面電極１５に接合され、外部電極として機能する。例えば、半導体装置１００がセット基板に実装される際に、導体ボール５０は、セット基板に接続される電極として機能する。導体ボール５０は、例えばハンダで形成されている。
モールド樹脂６０は、半導体チップ１０の裏面１０ｂ側の空間を封止する。これにより、モールド樹脂６０は、半導体チップ２０及び金属ワイヤ４０を覆っている。モールド樹脂６０は、例えばエポキシ系の樹脂で形成されている。
なお、半導体装置１００は、導体ボール５０が省略された構成であってもよい。この場合、表面電極１５を外部電極として機能させることができる。
半導体装置１００において、半導体チップ１０及び半導体チップ２０は、互いに同様な機能を有するものとすることができる。あるいは、半導体チップ１０及び半導体チップ２０は、互いに異なり且つ互いに関連した機能を有するものとすることができる。半導体チップ２０は、例えば、メモリチップ、ロジックチップ、あるいはセンサチップである。センサとしては、加速度センサ、磁気センサ、光センサ等が考えられる。
半導体チップ２０がメモリチップである場合、半導体チップ１０は、メモリチップを制御するメモリコントローラを含むコントローラチップとすることができる。
半導体チップ２０がロジックチップである場合、半導体チップ１０は、ロジックチップと協調制御を行う協調制御プロセッサを含むコントローラチップとすることができる。
半導体チップ２０がセンサチップ２０ｉである場合、半導体チップ１０は、センサチップ２０ｉの信号を処理する信号処理回路を含むコントローラチップ１０ｉとすることができる。この場合、図２に示すように半導体装置１００が構成され得る。
センサチップ２０ｉは、例えば加速度センサや地磁気センサ等を含む。センサチップ２０ｉは、センサモジュール２０ｉ１及び端子２２を有する。センサモジュール２０ｉ１は、所定の物理量を検知するように構成されている。例えばセンサチップ２０ｉが加速度センサである場合、センサモジュール２０ｉ１は、ダイヤフラム及びピエゾ抵抗素子を含み、ダイヤフラムの位置変化をピエゾ抵抗素子で検出し、検出された信号を端子２２へ出力する。例えばセンサチップ２０ｉが地磁気センサである場合、センサモジュール２０ｉ１は、電流源及びホール素子を含み、電流源から電流が供給された状態でホール素子が地磁気の大きさや向きを検出し、検出された信号を端子２２へ出力する。
端子２２へ出力された信号は、金属ワイヤ４０経由でコントローラチップ１０ｉの裏面配線１３へ伝達される。裏面配線１３へ伝達された信号は、貫通電極１４経由で多層配線１２へ伝達される。多層配線１２へ伝達された信号は、多層配線１２内の所定の配線経由で多層配線１２内の信号処理回路１２１へ伝達される。信号処理回路１２１は、信号を処理して外部（例えば、半導体装置１００が接続されるホスト装置）で認識可能な信号に変換して表面電極１５へ伝達する。表面電極１５へ伝達された信号は、導体ボール５０を介して外部へ出力される。
次に、半導体装置１００の製造方法について図３〜図６を用いて説明する。図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、図６（ａ）、（ｂ）は、半導体装置１００の製造方法を示す工程断面図である。
図３（ａ）に示す工程では、半導体基板１１ｉを準備する。半導体基板１１ｉは例えばシリコンを主成分とする材料で形成されたものを用いることができる。半導体基板１１ｉの表面１１ｉａに、多層配線１２を含む多層配線構造を形成する。すなわち、絶縁層ＤＦ１〜ＤＦ４と配線層Ｍ１〜Ｍ３とを交互に繰り返し積層しながら所定のパターニングを行う（図１参照）。このとき、表面電極１５が形成されるべき領域に対応した開口パターンを有するレジストパターンＲＰ１をマスクとして最上の配線層Ｍ３が露出するまでエッチングを行う。これにより、最上の配線層Ｍ３における表面電極１５が形成されるべき領域が露出されるように、最上の絶縁層ＤＦ４に開口１７を形成する。各絶縁層ＤＦ１〜ＤＦ４は、例えば酸化シリコンを主成分とする材料で形成する。各配線層Ｍ１〜Ｍ３は、例えばアルミニウムを主成分とする材料で形成する。開口１７は、平面視において、形成されるべき表面電極１５に対応した形状で形成することができる。開口１７は、例えば、平面視において、表面電極１５を含む形状とすることができる。
図３（ｂ）に示す工程では、多層配線１２の上に表面電極１５を形成する。このとき、多層配線１２に電気的に接続されるように表面電極１５を形成する。例えば、表面電極１５は、最上の配線層Ｍ３における開口１７により露出された領域の上に形成される（図１参照）。表面電極１５は、導体ボール５０の材料（例えば、ハンダ）との接合性が良好な材料で形成する。表面電極１５は、例えば、銅を主成分とする材料、又はニッケル／金合金を主成分とする材料で形成する。例えば、レジストパターンＲＰ１をマスクとしてメッキを行い、表面電極１５を形成する。そして、レジストパターンＲＰ１を除去する。
表面電極１５は、導体ボール５０に対応した平面寸法及び形状で形成する。表面電極１５は、例えば、平面視において、円形状（例えば、直径０．２ｍｍの円形状）で形成してもよいし、矩形状（例えば、直径０．２ｍｍの円に含まれる矩形状）で形成してもよい。また、表面電極１５は、導体ボール５０の寸法を考慮して決められた配置間隔で形成する。表面電極１５は、例えば、ピッチ０．４ｍｍの配置間隔で形成する。
図３（ｃ）に示す工程では、多層配線１２及び表面電極１５を覆うように、半導体基板１１ｉの表面１１ｉａ側にサポート基板９２を貼り合わせる。例えば、多層配線１２及び表面電極１５の上に接着剤９１を塗付して、接着剤９１の上にサポート基板９２を配置する。サポート基板９２は例えばガラス又はシリコンを主成分とする材料で形成されたものを用いることができる。サポート基板９２は半導体基板１１ｉを安定的に支持するのに必要な支持剛性に対応した厚さを有する。
図４（ａ）に示す工程では、サポート基板９２が貼り合わせられた状態で半導体基板１１ｉを裏面１１ｉｂ側から薄化する。例えば、裏面１１ｉｂが下側にされた半導体基板１１ｉ（図３（ｃ）参照）を研磨パッド上に配置し、半導体基板１１ｉを上側から押さえつけて、回転する研磨パッドで半導体基板１１ｉを研磨する。これにより、薄化された半導体基板１１ｊが得られる。
図４（ｂ）に示す工程では、貫通電極１４を埋め込むための孔１４ａを、半導体基板１１ｊにおける貫通電極１４が形成されるべき領域に形成する。例えば、半導体基板１１ｊを反転し、貫通電極１４が形成されるべき領域に対応した開口パターンを有するレジストパターンＲＰ２をマスクに用いてＲＩＥ等により半導体基板１１ｊに対してエッチングを行い、半導体基板１１ｊに孔１４ａを形成する。そして、レジストパターンＲＰ２を除去する。
図４（ｃ）に示す工程では、後に形成すべき貫通電極１４及び裏面配線１３を半導体基板１１ｋから電気的に絶縁するために、孔１４ａ及び半導体基板１１ｋの裏面１１ｋｂに絶縁層（図示せず）を形成する。その後、貫通電極１４及び裏面配線１３を形成する。例えば、裏面配線１３が形成されるべき領域に対応した開口パターンを有するレジストパターンＲＰ３をマスクに用いてメッキを行い、孔１４ａ内に貫通電極１４を形成し、半導体基板１１ｋの裏面１１ｋｂ上に裏面配線１３を形成する。また、半導体基板１１ｋの裏面１１ｋｂ及び裏面配線１３の上に絶縁膜１６を堆積し、金属ワイヤ４０が接合されるべき領域に対応した開口パターンを有するレジストパターンＲＰ４をマスクとして絶縁膜１６ｉに対してエッチングを行う。これにより、裏面配線１３を部分的に覆うとともに裏面配線１３の表面における金属ワイヤ４０が接合されるべき領域を選択的に露出する開口を有した絶縁膜１６（例えば、ソルダレジスト）を形成することができる。裏面配線１３の表面には、Ｎｉ／ＡｕやＮｉ／Ｐｄ／Ａｕ等の表面処理を施してもよい。これにより、次工程での接続性向上が図れる。
図５（ａ）に示す工程では、薄化された半導体基板１１ｋの裏面１１ｋｂに半導体チップ２０を搭載して、ワイヤ接合接続を行う。例えば、絶縁膜１６の表面における半導体チップ２０を配すべき領域にマウント樹脂３０を塗付し、マウント樹脂３０の上に半導体チップ２０を配置する。そして、金属ワイヤ４０の一端を裏面配線１３に接合し、金属ワイヤ４０の他端を半導体チップ２０の端子２２に接合する。半導体チップ２０は、例えば、メモリチップ、ロジックチップ、あるいはセンサチップである。半導体チップ２０は例えば基板及び多層配線を有し、半導体チップ２０の端子２２は最上の配線層に形成された電極パッドとすることができる。
なお、半導体基板１１ｋの裏面１１ｋｂは、後述する図６（ｂ）の工程において半導体基板１１ｋが個片化された際にそれぞれ半導体チップ１０となるべき複数の領域Ｒ１，Ｒ２を含む。そのため、図５（ａ）に示す工程では、半導体チップ２０を、半導体チップ１０となるべき各領域Ｒ１，Ｒ２ごとに搭載することができる。このとき、半導体チップ１０となるべき各領域Ｒ１，Ｒ２ごとに、半導体チップ２０として異なる機能を有したものを混在させることができる。
図５（ｂ）に示す工程では、半導体基板１１ｋの裏面１１ｋｂ側をモールド樹脂６０で封止する。モールド樹脂６０には、例えば、エポキシ系樹脂などの絶縁性の熱硬化性樹脂を用いることができる。
図５（ｃ）に示す工程では、サポート基板９２を半導体基板１１ｋから剥離する。このとき、多層配線１２及び／又は表面電極１５に接着剤９１が付着していたら、有機溶媒にてウェットエッチングで除去してもよい。これにより、表面電極１５の表面が露出される。
図６（ａ）に示す工程では、表面電極１５上に導体ボール５０を接合する。導体ボール５０は、例えば、ハンダで形成されたものを用いることができる。
図６（ｂ）に示す工程では、ダイシングにより図６（ａ）に破線で示す部分を除去して半導体基板１１ｋを個片化する。これにより、裏面１０ｂに半導体チップ２０がそれぞれ搭載された複数の半導体チップ１０を得る。
なお、半導体装置１００において表面電極１５を外部電極として機能させる場合、導体ボール５０は不要となる。この場合、図６（ａ）に示す工程は省略されてもよい。
ここで、仮に、半導体装置１００において、半導体チップ１０の裏面１０ｂではなく表面１０ａ側（すなわち、多層配線１２の最上の配線層Ｍ３におけるパッド）に半導体チップ２０が搭載される場合について考える。この場合、半導体装置１００の製造方法では、図４（ｃ）に示す工程が完了した後に、多層配線１２を含む多層配線構造の表面（すなわち、最上の絶縁層ＤＦ４の表面）を露出させるためにサポート基板９２を半導体基板１１ｊから剥離する必要がある。そして、薄化された半導体基板１１ｊを反転させてサポート基板９２を半導体基板１１ｊの裏面に接着させてから図５（ａ）〜図５（ｂ）に相当する工程を行い、図５（ｃ）の工程に相当する工程でサポート基板９２を半導体基板１１ｋから再度剥離する必要がある。これにより、手間がかかるサポート基板９２の貼り合わせ・剥離を複数回行う必要があり、半導体装置１００を製造するために要する工程数が増加するので、半導体装置１００の製造コストが増大する可能性がある。また、薄化された半導体基板１１ｊをサポート基板９２に支持されていない状態で反転させてサポート基板９２に再度接着する必要があるので、薄化された半導体基板１１ｊをハンドリングするための特殊な設備が必要になる。この観点からも、半導体装置１００の製造コストが増大する可能性がある。
それに対して、第１の実施形態では、半導体装置１００において、半導体チップ２０の端子２２は、金属ワイヤ４０を介して裏面配線１３に電気的に接続されている。裏面配線１３は、貫通電極１４経由で多層配線１２に電気的に接続されている。多層配線１２は表面電極１５に電気的に接続されている。表面電極１５又は表面電極１５に接続された導体ボール５０を外部電極として機能させる。これにより、半導体チップ２０が外部と信号のやり取りを行うための構成を実現しながら半導体チップ２０を半導体チップ１０の裏面に搭載することができる。このため、半導体装置１００の製造方法においてサポート基板９２の貼り合わせ・剥離の回数を１回に抑えることができ、薄化された半導体基板１１ｊをハンドリングするための特殊な設備も不要になるので、半導体装置１００の製造コストを低減できる。すなわち、第１の実施形態によれば、半導体装置１００の製造コストを低減することに適した半導体装置１００を提供できる。
また、第１の実施形態では、半導体装置１００において、半導体チップ２０の平面寸法は、半導体チップ１０の平面寸法より小さい。半導体チップ２０は、裏面１０ｂに垂直な方向から透視した場合に、半導体チップ１０に含まれる。これにより、半導体チップ１０では、裏面１０ｂに垂直な方向から透視したときに半導体チップ２０と重ならない位置まで裏面配線１３を引き回すことができる。すなわち、金属ワイヤ４０を介して半導体チップ２０の端子２２を裏面配線１３に電気的に接続することができる。
また、第１の実施形態では、半導体装置１００の製造方法において、貫通電極１４の形成、裏面配線１３の形成、及び半導体チップ２０の搭載は、半導体基板１１ｋの表面１１ｋａにサポート基板９２が貼り合わせられた状態を維持しながら行われる。これにより、半導体装置１００の製造方法においてサポート基板９２の貼り合わせ・剥離の回数を１回に抑えることができ、薄化された半導体基板１１ｊをハンドリングするための特殊な設備も不要になるので、半導体装置１００の製造コストを低減できる。また、半導体装置１００の製造に要する時間を短縮でき、接着剤およびサポート基板の材料費を削減できるので、この観点からも、半導体装置１００の製造コストを低減できる。
また、第１の実施形態では、半導体装置１００の製造方法において、表面電極１５上に導体ボール５０を接合する。表面電極１５は、多層配線１２における各配線層Ｍ１〜Ｍ３の材料（例えば、アルミニウム）よりも、導体ボール５０の材料（例えば、ハンダ）との接合性が良好な材料（例えば、銅）で形成することができる。これにより、半導体装置１００のセット基板への実装を容易化できる。
また、半導体装置１００において半導体チップ１０の裏面１０ｂではなく表面１０ａに半導体チップ２０が搭載される場合、同じ半導体基板１１ｋに対して、半導体チップ１０となる領域ごとに、異なる機能を有する半導体チップ２０を搭載することが困難である。すなわち、異なる機能を有する半導体チップ２０を搭載しようとすると、多層配線１２の再設計が必要となるので、半導体装置１００の製造コストが増大する可能性がある。
それに対して、第１の実施形態では、半導体装置１００の製造方法において、同じ半導体基板１１ｋに対して、半導体チップ１０となる領域ごとに、異なる機能を有する半導体チップ２０を搭載することができる。例えば、多層配線１２のレイアウトパターンを変更する場合、隣接する回路のレイアウトパターンも変更しなければならないなど、多層配線１２における回路の再設計を行う必要が生じる。それに比べて、裏面配線１３のレイアウトパターンを変更する場合、多層配線１２における回路のレイアウトパターンの変更が不要であり、多層配線１２における回路の再設計が不要である。すなわち、異なる機能に適したレイアウトパターンを裏面配線１３で取ることができるため、多層配線１２の再設計を行うことなく異なる機能を有する半導体チップ２０に対応したレイアウト構成の変更を実現できる。この結果、半導体装置１００の製造コストを低減できる。
なお、図示しないが、半導体装置１００において、半導体チップ１０は多層配線１２が省略された構成であってもよい。この場合、表面電極１５が貫通電極１４における表面１１ａ側の端部に接続されていてもよい。また、半導体装置１００の製造方法において、図３（ａ）に示す工程で多層配線１２を形成する処理が省略され、図３（ｂ）に示す工程で貫通電極１４が形成されるべき領域に表面電極１５が形成されてもよい。
（第２の実施形態）
次に、第２の実施形態にかかる半導体装置２００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
第１の実施形態では、半導体チップ２０を半導体チップ１０の裏面１０ｂにワイヤ接合接続しているが、第２の実施形態では、半導体チップ２２０を半導体チップ１０の裏面１０ｂにフリップチップ接続する。
具体的には、半導体装置２００は、図７に示すように、半導体チップ２０及び金属ワイヤ４０（図１参照）に代えて半導体チップ２２０及び導体バンプ２４０を備える。
半導体チップ２２０は、半導体チップ１０の裏面１０ｂに搭載されている。例えば、半導体チップ２２０は、その表面２０ａが半導体チップ１０に向く向きで半導体チップ１０の裏面１０ｂに搭載されている。
半導体チップ２２０の端子２２２は、多層配線における最上の配線層に形成された電極パッドとすることができる。半導体チップ２２０の端子２２２は、導体バンプ２４０に対応した大きさ及び形状を有するものとすることができる。半導体チップ２２０の端子２２２は、表面２０ａにおける周辺領域に配され得る。このとき、半導体チップ２２０の平面寸法は、半導体チップ１０の平面寸法より小さい。半導体チップ２２０は、裏面１０ｂに垂直な方向から透視した場合に、半導体チップ１０に含まれる。これにより、半導体チップ１０では、裏面１０ｂに垂直な方向から透視したときに、半導体チップ２２０の表面２０ａにおける周辺領域に対応した位置（すなわち、図７で導体バンプ２４０が接合された端子２２２に対応した位置）まで裏面配線１３を延ばすことができる。すなわち、導体バンプ２４０を介して半導体チップ２２０の端子２２２を裏面配線１３に電気的に接続することができる。
導体バンプ２４０は、半導体チップ２２０の端子２２２と半導体チップ１０の裏面配線１３とを電気的に接続する。導体バンプ２４０は、例えばハンダで形成されている。
また、半導体装置２００の製造方法が、図８及び図９に示すように、次の点で第１の実施形態と異なる。図８（ａ）〜（ｃ）、図９（ａ）、（ｂ）は、半導体装置２００の製造方法を示す工程断面図である。
半導体装置２００の製造方法では、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）に示す工程が行われた後に、図８（ａ）〜（ｃ）、図９（ａ）、（ｂ）に示す工程が行われる。
図８（ａ）に示す工程では、薄化された半導体基板１１ｋの裏面１１ｋｂに半導体チップ２２０を搭載して、フリップチップ接続を行う。例えば、裏面配線１３の表面における半導体チップ２２０の端子２２２を配すべき領域に導体バンプ２４０を接合し、導体バンプ２４０の上に半導体チップ２２０を配置する。導体バンプ２４０は、例えば、ハンダで形成されたものを用いることができる。
このとき、半導体チップ２２０及び導体バンプ２４０の位置を合わせて、半導体チップ２２０の端子２２２を導体バンプ２４０に接合する。半導体チップ２２０は、例えば、メモリチップ、ロジックチップ、あるいはセンサチップである。
なお、半導体チップ２２０は、半導体基板１１ｋの裏面１１ｋｂにおける半導体チップ１０となるべき領域Ｒ１，Ｒ２ごとに搭載することができる。このとき、半導体チップ１０となるべき領域Ｒ１，Ｒ２ごとに、半導体チップ２２０として異なる機能を有したものを混在させることができる。
図８（ｂ）に示す工程では、半導体基板１１ｋの裏面１１ｋｂ側をモールド樹脂６０で封止する。モールド樹脂６０には、例えば、エポキシ系樹脂などの絶縁性の熱硬化性樹脂を用いることができる。このとき、半導体チップ２２０と絶縁膜１６との隙間もモールド樹脂６０で封止される。
図８（ｃ）に示す工程では、サポート基板９２を半導体基板１１ｋから剥離する。このとき、多層配線１２及び表面電極１５に接着剤９１が付着していたら、有機溶媒にてウェットエッチングで除去してもよい。これにより、表面電極１５の表面が露出される。
図９（ａ）に示す工程では、表面電極１５上に導体ボール５０を接合する。導体ボール５０は、例えば、ハンダで形成されたものを用いることができる。
図９（ｂ）に示す工程では、ダイシングにより図６（ａ）に破線で示す部分を除去して半導体基板１１ｋを個片化する。これにより、裏面１０ｂに半導体チップ２２０がそれぞれ搭載された複数の半導体チップ１０を得る。
以上のように、第２の実施形態では、半導体装置２００において、半導体チップ２２０の端子２２２は、導体バンプ２４０を介して裏面配線１３に電気的に接続されている。裏面配線１３は、貫通電極１４経由で多層配線１２に電気的に接続されている。多層配線１２は表面電極１５に電気的に接続されている。表面電極１５又は表面電極１５に接続された導体ボール５０を外部電極として機能させる。これにより、半導体チップ２２０が外部と信号のやり取りを行うための構成を実現しながら半導体チップ２２０を半導体チップ１０の裏面に搭載することができる。このため、半導体装置２００の製造方法においてサポート基板９２の貼り合わせ・剥離の回数を１回に抑えることができ、薄化された半導体基板１１ｊをハンドリングするための特殊な設備も不要になるので、半導体装置２００の製造コストを低減できる。すなわち、第２の実施形態によっても、半導体装置２００の製造コストを低減することに適した半導体装置２００を提供できる。
（第３の実施形態）
次に、第３の実施形態にかかる半導体装置３００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
第１の実施形態では、１つの半導体チップ２０を半導体チップ１０の裏面１０ｂに搭載しているが、第３の実施形態では、複数の半導体チップ２０，３２０を半導体チップ３１０の裏面１０ｂに搭載する。
具体的には、半導体装置３００は、図１０に示すように、半導体チップ１０（図１参照）に代えて半導体チップ３１０を備え、半導体チップ３２０、金属ワイヤ３４０、及び導体ボール３５０をさらに備える。
半導体チップ３１０は、多層配線１２（図１参照）に代えて多層配線３１２を有し、裏面配線３１３、貫通電極３１４、及び表面電極３１５をさらに有する。
裏面配線３１３は、基板１１の裏面１１ｂ上における半導体チップ３２０に対応した位置に配されている。裏面配線３１３は、貫通電極３１４に電気的に接続されており、貫通電極３１４の上から裏面１１ｂにおける所定の位置まで引き回されている。例えば、裏面１１ｂに垂直な方向から透視したときに半導体チップ３２０と重なる位置に貫通電極３１４が配されている場合、裏面配線３１３は半導体チップ３２０と重ならない位置まで引き回される。裏面配線３１３には、金属ワイヤ３４０が接合される。金属ワイヤ３４０を介して半導体チップ３２０の端子３２２が裏面配線３１３に電気的に接続される。裏面配線３１３は、例えば銅を主成分とする材料で形成されている。
多層配線３１２は、基板１１の表面１１ａに設けられている。多層配線３１２は、複数の配線層Ｍ１〜Ｍ３とそれらを連絡するプラグ配線（図示せず）とを含む。このとき、多層配線３１２は、半導体チップ２０に対応した配線に加えて半導体チップ３２０に対応した配線を含む。また、基板１１の表面１１ａ上には、絶縁層ＤＦ１〜ＤＦ４と配線層Ｍ１〜Ｍ３とが交互に繰り返し積層されて多層配線構造が形成されている。各配線層Ｍ１〜Ｍ３は、例えばアルミニウムを主成分とする材料で形成されている。各絶縁層ＤＦ１〜ＤＦ４は、例えば酸化シリコンを主成分とする材料で形成されている。
貫通電極３１４は、裏面１１ｂから表面１１ａまで基板１１を貫通している。貫通電極３１４は、裏面配線３１３及び多層配線３１２を電気的に接続する。貫通電極３１４は、例えば銅を主成分とする材料で形成されている。貫通電極３１４における基板１１の表面１１ａ側の端部は、多層配線３１２における最下の配線層Ｍ１に接続することができる。
表面電極３１５は、多層配線３１２の上に設けられ、多層配線３１２に電気的に接続されている。例えば、表面電極３１５は、多層配線３１２における最上の配線層Ｍ３の上に配置することができる。表面電極３１５は、多層配線３１２における各配線層Ｍ１〜Ｍ３の材料（例えば、アルミニウム）よりも導体ボール３５０の材料（例えば、ハンダ）との接合性が良好な材料で形成することができる。表面電極３１５は、例えば、銅を主成分とする材料で形成されていてもよいし、ニッケル／金合金を主成分とする材料で形成されていてもよい。
表面電極３１５は、導体ボール３５０に対応した平面寸法及び形状を有する。表面電極３１５は、例えば、平面視において、円形状（例えば、直径０．２ｍｍの円形状）であってもよいし、矩形状（例えば、直径０．２ｍｍの円に含まれる矩形状）であってもよい。また、表面電極３１５は、導体ボール３５０の寸法を考慮して決められた配置間隔で配置される。表面電極３１５は、例えば、ピッチ０．４ｍｍの配置間隔で配置される。
半導体チップ３２０は、半導体チップ３１０の裏面１０ｂに沿って半導体チップ２０と並ぶように配されるとともに、半導体チップ３１０の裏面１０ｂに搭載されている。例えば、半導体チップ３２０は、その表面３２０ａが半導体チップ３１０と反対側を向く向きで半導体チップ３１０の裏面１０ｂに搭載されている。半導体チップ２０の裏面２０ｂは、マウント樹脂３０により半導体チップ３１０の裏面１０ｂ（絶縁膜１６の表面）に接着されている。半導体チップ３２０の平面寸法は、半導体チップ３１０の平面寸法より小さい。半導体チップ３２０は、裏面１０ｂに垂直な方向から透視した場合に半導体チップ３１０に含まれる。これにより、半導体チップ３１０では、裏面１０ｂに垂直な方向から透視したときに半導体チップ３２０と重ならない位置まで裏面配線３１３を引き回すことができる。すなわち、金属ワイヤ３４０を介して半導体チップ３２０の端子３２２を裏面配線３１３に電気的に接続することができる。半導体チップ３２０は例えば基板及び多層配線を含むチップ本体３２１を有する。多層配線は、基板に対して表面３２０ａ側に設けることができる。半導体チップ３２０の端子３２２は、多層配線における最上の配線層に形成された電極パッドとすることができる。
金属ワイヤ３４０は、半導体チップ３２０の端子３２２と半導体チップ３１０の裏面配線３１３とを電気的に接続する。金属ワイヤ３４０は、例えば銅又は金を主成分とする材料で形成されている。
導体ボール３５０は、表面電極３１５に接合され、外部電極として機能する。例えば、半導体装置３００がセット基板に実装される際に、導体ボール３５０は、セット基板に接続される電極として機能する。導体ボール３５０は、例えばハンダで形成されている。
半導体装置３００において、半導体チップ３１０、半導体チップ２０、及び半導体チップ３２０は、互いに同様な機能を有するものとすることができる。あるいは、半導体チップ３１０、半導体チップ２０、及び半導体チップ３２０は、一部が同様な機能を有し、他の一部が異なる機能を有するものとすることができる。あるいは、半導体チップ３１０、半導体チップ２０、及び半導体チップ３２０は、互いに異なり且つ互いに関連した機能を有するものとすることができる。半導体チップ２０及び半導体チップ３２０のそれぞれは、例えば、メモリチップ、ロジックチップ、あるいはセンサチップである。センサとしては、加速度センサ、磁気センサ、光センサ等が考えられる。
半導体チップ２０がセンサチップ２０ｉであり、半導体チップ３２０がメモリチップ３２０ｉである場合、半導体チップ３１０は、センサチップ２０ｉの信号を処理する信号処理回路とメモリチップ３２０ｉを制御するメモリコントローラとを含むコントローラチップ３１０ｉとすることができる。この場合、図１１に示すように半導体装置３００が構成され得る。
センサチップ２０ｉは、例えば加速度センサや地磁気センサ等を含む。センサチップ２０ｉは、センサモジュール２０ｉ１及び端子２２を有する。センサモジュール２０ｉ１は、所定の物理量を検知するように構成されている。例えばセンサチップ２０ｉが加速度センサである場合、センサモジュール２０ｉ１は、ダイヤフラム及びピエゾ抵抗素子を含み、ダイヤフラムの位置変化をピエゾ抵抗素子で検出し、検出された信号を端子２２へ出力する。例えばセンサチップ２０ｉが地磁気センサである場合、センサモジュール２０ｉ１は、電流源及びホール素子を含み、電流源から電流が供給された状態でホール素子が地磁気の大きさや向きを検出し、検出された信号を端子２２へ出力する。
端子２２へ出力された信号は、金属ワイヤ４０経由でコントローラチップ３１０ｉの裏面配線１３へ伝達される。裏面配線１３へ伝達された信号は、貫通電極１４経由で多層配線３１２へ伝達される。多層配線３１２へ伝達された信号は、多層配線３１２内の所定の配線経由で多層配線３１２内の信号処理回路１２１へ伝達される。信号処理回路１２１は、信号を処理して外部（例えば、半導体装置１００が接続されるホスト装置）で認識可能な信号に変換してメインコントローラ３２３へ供給する。
メインコントローラ３２３は、センサチップ２０ｉで検出された物理量の現在値を出力すべきであると判断した場合、信号処理回路１２１から受けた信号を表面電極１５へ伝達する。表面電極１５へ伝達された信号は、導体ボール５０を介して外部へ出力される。
メインコントローラ３２３は、センサチップ２０ｉで検出された物理量の現在値を履歴情報として蓄積すべきであると判断した場合、信号処理回路１２１から受けた信号をメモリコントローラ３２２へ供給する。メモリコントローラ３２２は、物理量の現在値を示す信号に応じたデータを貫通電極３１４、裏面配線３１３、金属ワイヤ３４０、及び端子３２２経由でメモリモジュール３２０ｉ１におけるメモリセルに書き込む。
メインコントローラ３２３は、蓄積された履歴情報を処理して例えば物理量のトレンド情報を求めるべきであると判断した場合、その旨を指示するコマンドをメモリコントローラ３２２へ供給する。メモリコントローラ３２２は、そのコマンドに従って、履歴情報のデータをメモリモジュール３２０ｉ１から端子３２２、金属ワイヤ３４０、裏面配線３１３、貫通電極３１４経由で読み出し、読み出された履歴情報のデータをメインコントローラ３２３へ供給する。メモリコントローラ３２２は、履歴情報のデータに基づいて物理量のトレンド情報を求め、求められたトレンド情報に応じた信号を表面電極３１５へ伝達する。表面電極３１５へ伝達された信号は、導体ボール３５０を介して外部へ出力される。
また、半導体装置３００の製造方法が、図１２及び図１３に示すように、次の点で第１の実施形態と異なる。図１２（ａ）〜（ｃ）、図１３（ａ）、（ｂ）は、半導体装置３００の製造方法を示す工程断面図である。
半導体装置３００の製造方法では、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）に示す工程が行われた後に、図１２（ａ）〜（ｃ）、図１３（ａ）、（ｂ）に示す工程が行われる。
図１２（ａ）に示す工程では、薄化された半導体基板１１ｋの裏面１１ｋｂに半導体チップ２０及び半導体チップ３２０を搭載して、それぞれワイヤ接合接続を行う。
例えば、絶縁膜１６の表面における半導体チップ２０を配すべき領域にマウント樹脂３０を塗付し、マウント樹脂３０の上に半導体チップ２０を配置する。そして、金属ワイヤ４０の一端を裏面配線１３に接合し、金属ワイヤ４０の他端を半導体チップ２０の端子２２に接合する。半導体チップ２０は、例えば、メモリチップ、ロジックチップ、あるいはセンサチップである。半導体チップ２０は例えば基板及び多層配線を有し、半導体チップ２０の端子２２は最上の配線層に形成された電極パッドとすることができる。
また、絶縁膜１６の表面における半導体チップ３２０を配すべき領域にマウント樹脂３０を塗付し、マウント樹脂３０の上に半導体チップ３２０を配置する。そして、金属ワイヤ３４０の一端を裏面配線３１３に接合し、金属ワイヤ３４０の他端を半導体チップ３２０の端子３２２に接合する。半導体チップ３２０は、例えば、メモリチップ、ロジックチップ、あるいはセンサチップである。半導体チップ３２０は例えば基板及び多層配線を有し、半導体チップ３２０の端子３２２は最上の配線層に形成された電極パッドとすることができる。
なお、半導体チップ２０及び半導体チップ３２０は、半導体基板１１ｋの裏面１１ｋｂにおける半導体チップ３１０となるべき領域Ｒ３０１，Ｒ３０２ごとに搭載することができる。このとき、半導体チップ３１０となるべき領域Ｒ３０１，Ｒ３０２ごとに、半導体チップ２０及び半導体チップ３２０のそれぞれについて異なる機能を有したものを混在させることができる。
図１２（ｂ）に示す工程では、半導体基板１１ｋの裏面１１ｋｂ側をモールド樹脂６０で封止する。モールド樹脂６０には、例えば、エポキシ系樹脂などの絶縁性の熱硬化性樹脂を用いることができる。
図１２（ｃ）に示す工程では、サポート基板９２を半導体基板１１ｋから剥離する。このとき、多層配線１２及び表面電極１５，３１５に接着剤９１が付着していたら、有機溶媒にてウェットエッチングで除去してもよい。これにより、表面電極１５及び表面電極３１５のそれぞれの表面が露出される。
図１３（ａ）に示す工程では、表面電極１５上に導体ボール５０を接合し、表面電極３１５上に導体ボール３５０を接合する。導体ボール５０及び導体ボール３５０のそれぞれは、例えば、ハンダで形成されたものを用いることができる。
図１３（ｂ）に示す工程では、ダイシングにより図１３（ａ）に破線で示す部分を除去して半導体基板１１ｋを個片化する。これにより、裏面１０ｂに半導体チップ２０及び半導体チップ３２０がそれぞれ搭載された複数の半導体チップ３１０を得る。
以上のように、第３の実施形態では、半導体装置３００において、半導体チップ３１０の裏面１０ｂに複数の半導体チップ２０，３２０が搭載されている。これにより、半導体チップ３１０、半導体チップ２０、及び半導体チップ３２０は、互いに異なり且つ互いに関連した機能を有するものとすることができる。これにより、半導体装置３００の高機能化を容易に実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０，３１０ 半導体チップ、２０，２２０，３２０ 半導体チップ、１００，２００，３００ 半導体装置。

Claims (5)

  1. 第１の半導体チップと、
    前記第１の半導体チップの裏面に搭載された第２の半導体チップと、
    を備え、
    前記第１の半導体チップは、
    基板と、
    前記基板の裏面に設けられ、前記第２の半導体チップの端子が電気的に接続される裏面配線と、
    前記基板の表面に設けられた多層配線と、
    前記裏面から前記表面まで前記基板を貫通し、前記裏面配線及び前記多層配線を電気的に接続する貫通電極と、
    前記多層配線の上に設けられ、前記多層配線に電気的に接続された表面電極と、
    を有する
    半導体装置。
  2. 前記第２の半導体チップは、前記裏面に垂直な方向から透視した場合に前記第１の半導体チップに含まれる
    請求項１に記載の半導体装置。
  3. 前記第１の半導体チップの前記裏面に搭載され、前記第２の半導体チップと異なる機能を有する第３の半導体チップをさらに備えた
    請求項１又は２に記載の半導体装置。
  4. 半導体基板の表面に多層配線を形成することと、
    前記多層配線に電気的に接続された表面電極を前記多層配線の上に形成することと、
    前記多層配線及び前記表面電極を覆うように、前記半導体基板の表面側にサポート基板を貼り合わせることと、
    前記サポート基板が貼り合わせられた状態で前記半導体基板を裏面側から薄化することと、
    前記薄化された半導体基板の裏面から表面まで貫通し前記多層配線に電気的に接続される貫通電極を形成することと、
    前記貫通電極に電気的に接続されるように、前記薄化された半導体基板の裏面に裏面配線を形成することと、
    第２の半導体チップの端子が前記裏面配線に電気的に接続されるように、前記薄化された半導体基板の裏面に前記第２の半導体チップを搭載することと、
    前記薄化された半導体基板から前記サポート基板を剥離することと、
    前記薄化された半導体基板を個片化して、前記第２の半導体チップが裏面に搭載された第１の半導体チップを得ることと、
    を備え、
    前記貫通電極の形成、前記裏面配線の形成、及び前記第２の半導体チップの搭載は、前記半導体基板の表面に前記サポート基板が貼り合わせられた状態を維持しながら行われる
    半導体装置の製造方法。
  5. 前記表面電極上に導体ボールを接合することをさらに備えた
    請求項４に記載の半導体装置の製造方法。
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