KR100914984B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents
반도체 패키지 및 이의 제조 방법Info
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Abstract
반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 제1 면에 배치된 본딩 패드 및 상기 제1 면과 대향 하는 제2 면의 에지를 따라 형성된 계단부를 갖는 반도체 칩, 상기 본딩 패드 및 상기 반도체 칩을 관통하는 관통 전극 및 상기 제2 면 상에 배치되며, 제1 단부는 상기 관통 전극과 전기적으로 연결되고, 상기 제1 단부와 대향 하는 제2 단부는 상기 계단부 상에 배치된 재배선을 포함한다. 이로써, 반도체 패키지의 두께를 크게 감소 시킬 수 있고, 반도체 패키지를 제조하는 도중 웨이퍼의 휨을 방지할 수 있으며, 반도체 패키지의 구조에 의하여 발생 되는 기생 커패시턴스를 감소시킬 수 있는 효과를 갖는다.
Description
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 칩의 제조 기술의 개발에 따라 방대한 데이터를 저장 및 데이터를 단시간 내 처리할 수 있는 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
반도체 칩을 포함하는 반도체 패키지는 휴대폰, PDA, 텔레비젼 수신기, MP3 플레이어, 네이게이션 등과 같은 다양한 정보처리장치에 널리 적용되며, 반도체 패키지에 의하여 정보처리장치의 사이즈는 감소 되고 정보처리장치의 성능은 향상되고 있다.
최근, 반도체 패키지의 데이터 저장 능력 및 데이터 처리 속도를 보다 향상시키기 위해 하나의 반도체 패키지에 복수개의 반도체 칩들이 적층 된 적층 반도체 패키지가 개발되고 있다.
일반적으로 적층 반도체 패키지는 복수개의 반도체 칩들이 적층 되기 때문에 하나의 반도체 칩을 포함하는 반도체 패키지에 비하여 부피가 크게 증가 되는 문제점을 갖는다.
최근 이와 같은 적층 반도체 패키지의 문제점을 해결하기 위해서, 적층 반도체 패키지에 적용되는 반도체 칩이 형성된 웨이퍼의 후면을 연마하여 반도체 칩의 두께를 감소시키는 기술이 개발된 바 있다.
그러나, 웨이퍼의 후면을 연마하여 반도체 칩의 두께를 감소시킬 경우, 웨이퍼에 과도한 스트레스가 인가되어 웨이퍼의 형상이 변형되고 이로 인해 반도체 칩의 형상 역시 변형되는 문제점이 발생 된다.
또한, 반도체 칩의 두께를 감소시키더라도 복수개의 반도체 칩을 적층 후 반도체 칩 및 기판을 도전성 와이어로 본딩하기 위해서는 반도체 칩들 사이를 이격시키는 스페이서를 필요로 하고, 스페이서에 의하여 멀티 칩 반도체 패키지의 부피가 다시 증가 되는 문제점을 갖는다.
본 발명의 하나의 목적은 부피 및/또는 두께를 크게 감소 시킨 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 제1 면에 배치된 본딩 패드 및 상기 제1 면과 대향 하는 제2 면의 에지를 따라 형성된 계단부를 갖는 반도체 칩, 상기 본딩 패드 및 상기 반도체 칩을 관통하는 관통 전극 및 상기 제2 면 상에 배치되며, 제1 단부는 상기 관통 전극과 전기적으로 연결되고, 상기 제1 단부와 대향 하는 제2 단부는 상기 계단부 상에 배치된 재배선을 포함한다.
반도체 패키지는 상기 제1 면 상에 부착된 접착 부재를 더 포함한다.
반도체 패키지는 상기 제2 면 상에 배치된 상기 재배선의 제1 재배선부는 덮고 상기 계단부 상에 배치된 상기 재배선의 제2 재배선부는 노출하는 절연막 패턴을 더 포함한다.
반도체 패키지의 상기 절연막 패턴은 무기막 패턴 및 유기막 패턴 중 어느 하나이다.
반도체 패키지는 상기 반도체 칩이 실장 되며 접속 패드를 갖는 기판 및 상기 계단부와 대응하는 상기 재배선 및 상기 접속 패드를 전기적으로 연결하는 도전 부재를 포함한다.
반도체 패키지의 상기 도전 부재는 도전성 와이어이다.
반도체 패키지는 상기 계단부에 배치되며 상기 도전성 와이어의 쓸림을 방지하기 위해 상기 도전성 와이어를 덮는 와이어 고정 부재를 더 포함한다.
반도체 패키지의 상기 기판상에는 적어도 2개의 반도체 칩들이 적층 된다.
본 발명에 따른 반도체 패키지의 제조 방법은 본딩 패드를 갖는 복수개의 반도체 칩들을 웨이퍼 상에 제조하는 단계, 상기 본딩 패드 및 상기 반도체 칩을 관통하는 관통 전극을 형성하는 단계, 상기 본딩 패드가 형성된 상기 웨이퍼의 제1 면과 대향 하는 제2 면을 연마하여 상기 각 반도체 칩의 두께를 감소시키는 단계, 상기 제1 면 상에 상기 웨이퍼의 휨을 방지하는 휨 방지 기판을 부착하는 단계, 상기 제2 면 상에 상기 각 반도체 칩의 에지를 따라 계단부를 형성하는 단계 및 상기 제2 면 상에 제1 단부는 상기 관통 전극과 전기적으로 연결되고, 상기 제1 단부와 대향 하는 제2 단부는 상기 계단부 상에 배치되는 재배선을 형성하는 단계를 포함한다.
상기 본딩 패드는 상기 각 반도체 칩의 중앙부에 배치된다.
상기 관통 전극을 형성하는 단계는 상기 본딩 패드 및 상기 본딩 패드와 대응하는 상기 반도체 칩의 일부에 홈을 형성하는 단계 및 상기 홈 내에 금속을 채우는 단계를 포함한다.
상기 휨 방지 기판은 유리 및 베어 웨이퍼(bear wafer) 중 어느 하나이다.
상기 재배선을 형성하는 단계 이후, 상기 계단부를 노출하는 절연막 패턴을 형성하는 단계, 상기 휨 방지 기판을 상기 웨이퍼로부터 제거하는 단계, 상기 제1 면 상에 상기 본딩 패드를 덮는 접착 부재를 배치하는 단계 및 상기 웨이퍼로부터 상기 각 반도체 칩을 개별화하는 단계를 더 포함한다.
상기 반도체 칩을 개별화하는 단계 이후, 상기 반도체 칩을 상기 접착 부재를 이용하여 접속 패드가 형성된 기판상에 배치하는 단계 및 상기 계단부 상에 위치한 상기 재배선 및 상기 접속 부재를 도전 부재로 연결하는 단계를 더 포함한다.
상기 기판상에는 적어도 2 개의 반도체 칩들이 적층 된다.
본 발명에 의하면, 반도체 패키지의 두께를 크게 감소시킬 수 있고, 반도체 패키지를 제조하는 도중 웨이퍼의 휨을 방지할 수 있으며, 반도체 패키지의 구조에 의하여 발생 되는 기생 커패시턴스를 감소시킬 수 있는 효과를 갖는다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 도 2의 반도체 칩이 실장 되는 기판 및 도전성 와이어를 도시한 단면도이다.
도 4 내지 도 9들은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 반도체 칩(110), 관통 전극(120) 및 재배선(130)을 포함한다. 이에 더하여, 반도체 패키지(100)는 접착 부재(140), 절연막 패턴(150), 도 3에 도시된 기판(160) 및 도전성 와이어(170)를 포함할 수 있다.
반도체 칩(110)은, 예를 들어, 직육면체 형상을 가진다. 직육면체 형상을 갖는 반도체 칩(110)은 제1 면(111) 및 제1 면(111)과 대향 하는 제2 면(112)을 갖는다.
반도체 칩(110)은 회로부(미도시) 및 본딩 패드(114)를 포함한다.
회로부는, 예를 들어, 데이터 저장부 및/또는 데이터 처리부를 포함하고, 본딩 패드(114)는 회로부와 전기적으로 연결되고, 본딩 패드(114)에 의하여 데이터는 입력 및/또는 출력된다.
본 실시예에서, 본딩 패드(114)는, 예를 들어, 제1 면(111)의 중앙부에 배치된다.
한편, 반도체 칩(110)의 제2 면(112)의 에지에는 계단부(113)가 형성된다. 본 실시예에서, 계단부(113)는 제2 면(112)의 에지를 따라 형성될 수 있다. 계단부(113)에 의하여, 계단부(113)와 대응하는 반도체 칩(110)은 제1 두께(T1)를 갖고, 반도체 칩(110) 중 계단부(113) 이외의 부분은 제1 두께(T1)보다 두꺼운 제2 두께(T2)를 갖는다.
본 실시예에서, 반도체 칩(110)의 제2 면(112)에 형성된 계단부(113)는 복수개의 반도체 칩(110)을 적층 할 때 별도의 스페이서(spacer) 없이 도전성 와이어를 본딩할 수 있는 공간을 제공하여 반도체 패키지의 부피 및/또는 두께를 크게 감소시킬 수 있다.
관통 전극(120)은 기둥 형상을 가질 수 있고, 기둥 형상을 갖는 관통 전극(120)은 반도체 칩(110)의 제1 면(111) 및 제2 면(112)을 관통한다. 관통 전극(120)으로서 사용될 수 있는 금속의 예로서는 구리를 들 수 있다.
본 실시예에서, 관통 전극(120)은, 예를 들어, 반도체 칩(110)의 제1 면(111) 상에 배치된 본딩 패드(114)와 대응하는 위치에 배치된다. 관통 전극(120)은 반도체 칩(110) 뿐만 아니라 본딩 패드(114)를 관통하고, 이로 인해 관통 전극(120) 및 본딩 패드(114)는 전기적으로 연결된다.
반도체 칩(110)은 유기막 패턴(117)을 더 포함한다. 유기막 패턴(117)은 반도체 칩(110)의 제2 면(112) 및 계단부(113)를 덮고, 유기막 패턴(117)은 후술 될 재배선(130) 및 반도체 칩(110)의 제2 면(112)을 전기적으로 절연한다. 본 실시예에서, 유기막 패턴(117) 대신 산화막 패턴 또는 질화막 패턴과 같은 무기막 패턴을 사용하여도 무방하다.
재배선(130)은 반도체 칩(110)의 제2 면(112) 및 계단부(113) 상에 배치된다. 재배선(130)으로서 사용될 수 있는 금속의 예로서는 구리를 들 수 있다.
재배선(130)의 제1 단부는 반도체 칩(110)의 제2 면(112)에 배치된 관통 전극(120)의 일측 단부와 전기적으로 연결된다. 재배선(130)의 제1 단부와 대향 하는 제2 단부는 제2 면(112)을 따라 연장되어 계단부(113) 상에 배치된다.
본 실시예에서, 재배선(130)이 반도체 칩(110)의 제2 면(112) 상에 배치될 경우, 재배선(130) 및 반도체 칩(110)의 회로부 사이의 기생 커패시턴스를 크게 감소 시켜 반도체 칩(110)의 성능을 보다 향상시킬 수 있다.
한편, 반도체 칩(110)은 접착 부재(140)를 더 포함할 수 있다. 접착 부재(140)는, 예를 들어, 반도체 칩(110)의 제1 면(111) 상에 배치된다. 접착 부재(140)는, 예를 들어, 접착제를 포함하는 접착층 또는 양면 접착 테이프 등일 수 있다.
한편, 반도체 칩(110)은 절연막 패턴(150)을 더 포함할 수 있다. 절연막 패턴(150)은 반도체 칩(110)의 제2 면(112) 상에 배치된다. 절연막 패턴(150)은 제2 면(112) 상에 배치된 재배선(130)의 제1 재배선부(132)는 덮고, 계단부(130) 상에 배치된 재배선(130)의 제2 재배선부(134)는 노출한다.
절연막 패턴(150)은, 예를 들어, 유기막 패턴이다. 이와 다르게, 절연막 패턴(150)은 무기막 패턴일 수 있다. 절연막 패턴(150)은 재배선(130)이 외부의 도전 부재와 전기적으로 쇼트 되는 것을 방지한다.
도 3은 도 2의 반도체 칩이 실장 되는 기판 및 도전성 와이어를 도시한 단면도이다.
도 3을 참조하면, 도 2에 도시된 반도체 패키지(100)는 기판(160), 도전 부재(170) 및 몰딩 부재(180)를 더 포함할 수 있다.
기판(160)은 도 2에 도시된 반도체 패키지(100) 및 외부 기기를 전기적으로 접속한다.
기판(160)은 기판 몸체(162), 접속 패드(164), 볼 랜드(166) 및 도전볼(168)을 포함한다.
기판 몸체(162)는, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판일 수 있고, 기판 몸체(162)는 상면(162a) 및 상면(162a)과 대향 하는 하면(162b)을 포함한다.
접속 패드(164)는 기판 몸체(162)의 상면(162a)에 배치되고, 볼 랜드(166)는 기판 몸체(162)의 하면(162b) 상에 배치된다. 접속 패드(164) 및 볼 랜드(166)는 전기적으로 접속된다.
도전볼(168)은 볼 랜드(166) 상에 접속되며, 도전볼(168)은, 예를 들어, 솔더볼일 수 있다.
도전 부재(170)는 반도체 칩(110)의 계단부(113) 상에 배치된 재배선(130) 및 기판(160)의 접속 패드(164)를 전기적으로 연결한다. 도전 부재(170)는, 예를 들어, 도전성 와이어 일 수 있다.
한편, 본 실시예에서, 계단부(113) 상에는 도전 부재(170)가 후술될 몰딩 부재(180)에 의하여 쓸림을 방지하는 와이어 고정 부재(미도시)가 배치될 수 있다.
몰딩 부재(180)는 기판(160)상에 배치된 반도체 칩(110) 및 도전 부재(170)를 몰딩하여, 반도체 칩(110) 및 도전 부재(170)가 외부에서 인가된 충격 및/또는 진동에 의하여 파손되는 것을 방지한다. 몰딩 부재(180)로서 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있다.
도 2에는 비록 하나의 반도체 칩(110)이 기판(160) 상에 배치되는 것이 도시되어 있지만, 이와 다르게, 도 3에 도시된 바와 같이 기판(160) 상에는 적어도 2 개의 반도체 칩(110)들이 적층 될 수 있다.
도 4 내지 도 9들은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 4를 참조하면, 반도체 칩 제조 공정을 수행하여 제1 면(111) 및 제1 면(111)과 대향 하는 제2 면(112)을 갖는 실리콘 웨이퍼(119)에 복수개의 반도체 칩(110)들을 형성한다.
각 반도체 칩(110)들은 회로부(미도시)를 갖고, 제1 면(111)의 중앙에는 회로부와 전기적으로 연결된 본딩 패드(114)들이 형성된다. 본 실시예에서, 실리콘 웨이퍼(119)의 제1 면(111) 및 제2 면(112) 사이의 두께는 도 4에 도시된 바와 같이 Ta이다.
도 5를 참조하면, 실리콘 웨이퍼(119)상에 복수개의 반도체 칩(110)들이 형성된 후, 각 반도체 칩(110)에는 본딩 패드(114)와 전기적으로 연결되는 관통 전극(120)이 형성된다.
관통 전극(120)을 형성하기 위하여, 실리콘 웨이퍼(119)의 제1 면(111)으로부터 홈(121)이 형성된다. 본 실시예에서, 홈(121)은 드릴링 공정, 레이저 드릴링 공정 및 식각 공정에 의하여 형성될 수 있다. 제1 면(111)으로부터 측정된 홈(121)은, 예를 들어, 실리콘 웨이퍼(119)의 두께(Ta)보다 얕은 깊이(Tb)를 갖는다. 본 실시예에서, 홈(121)은, 예를 들어, 본딩 패드(114)를 관통하는 위치에 형성된다.
실리콘 웨이퍼(119)의 제1 면(111)으로부터 홈(121)이 형성된 후, 홈(121) 내부에, 예를 들어, 구리가 채워져 관통 전극(120)이 형성된다. 관통 전극(120)은, 예를 들어, 씨드 금속층을 이용한 전해 도금 또는 무전해 도금 등에 의하여 형성될 수 있다.
도 6을 참조하면, 홈(121) 내에 관통 전극(120)이 형성된 후, 실리콘 웨이퍼(119)의 제1 면(111) 상에는 휨 방지 기판(118)이 부착된다. 휨 방지 기판(118)은, 예를 들어, 유리 기판 또는 베어 실리콘 기판(bear silicon substrate)일 수 있다.
휨 방지 기판(118)을 실리콘 웨이퍼(119)의 제1 면(111) 상에 부착함으로써 후술 될 실리콘 웨이퍼(119)의 연마 공정 중 실리콘 웨이퍼(119) 또는 실리콘 웨이퍼(119)에 형성된 반도체 칩(110)의 휨 및/또는 형상 변형을 방지할 수 있다.
휨 방지 기판(118)이 실리콘 웨이퍼(119)의 제1 면(111) 상에 부착된 후, 실리콘 웨이퍼(119)의 제1 면(111)은 화학적 기계적 연마(CMP) 공정과 같은 연마 공정에 의하여 연마되어, 실리콘 웨이퍼(119)의 두께는 감소 된다. 연마된 실리콘 웨이퍼(119)의 두께는, 예를 들어, 관통 전극(120)의 길이(Tb) 보다 얇은 두께(T1)를 갖는다.
도 7을 참조하면, 실리콘 웨이퍼(119)의 두께가 감소 된 후, 실리콘 웨이퍼(119)의 제2 면(112) 상에는 포토레지스트 패턴(116)이 형성된다.
본 실시예에서, 포토레지스트 패턴(116)은 각 반도체 칩(110)의 에지를 노출하는 개구(116a)를 갖는다. 실리콘 웨이퍼(119) 상에 배치된 각 반도체 칩(110)들의 에지는 포토레지스트 패턴(116)을 식각 마스크로서 이용하여 식각 되어, 각 반도체 칩(110)의 제2 면(112)의 에지에는 계단부(113)가 형성된다.
본 실시예에서, 계단부(113)는 제1 면(111)으로부터 측정하였을 때 제1 두께를 갖고, 반도체 칩(110)의 계단부(113) 이외의 부분은 제1 면(111)으로부터 측정하였을 때 제1 두께보다 두꺼운 제2 두께를 갖는다.
도 8을 참조하면, 각 반도체 칩(110)에 계단부(113)가 형성된 후, 실리콘 웨이퍼(119)의 각 반도체 칩(110)에는 재배선(130)이 형성된다. 재배선(130)은 도금 공정에 의하여 형성될 수 있다.
재배선(130)의 제1 단부는 관통 전극(120)과 전기적으로 연결되고, 재배선(130)의 제1 단부와 대향 하는 제2 단부는 각 반도체 칩(110)의 제2 면(112)의 에지에 형성된 계단부(113)로 연장된다.
재배선(130)이 형성된 후, 각 반도체 칩(110)의 제2 면(112) 상에는 절연막 패턴(150)이 형성된다. 절연막 패턴(150)은 제2 면(112) 상에 배치된 유기막 또는 무기막을 패터닝 하여 형성될 수 있고, 절연막 패턴(150)은 반도체 칩(110)의 계단부(113)에 배치된 재배선(130)을 노출한다.
도 9를 참조하면, 도 8에 도시된 휨 방지 기판(118)은 반도체 칩(110)으로부터 분리되고, 반도체 칩(110)의 제1 면(111) 상에는 접착 부재(140)가 부착된다.
반도체 칩(110)의 제1 면(111) 상에 접착 부재(140)가 부착된 후, 실리콘 웨이퍼 상의 반도체 칩(110)은 절단 장치에 의하여 개별화되어 도 2에 도시된 바와 같은 반도체 패키지(100)가 제조된다.
도 2에 도시된 바와 같은 반도체 패키지(100)가 제조된 후, 반도체 패키지(100)는 도 3에 도시된 바와 같이 접속 패드(164)를 갖는 기판(160)에 부착되고, 접속 패드(164) 및 반도체 칩(110) 상에 형성된 재배선(130)은 도전성 와이어(170)에 의하여 전기적으로 본딩 된다.
이어서, 반도체 칩(110) 및 도전성 와이어(170)는 몰딩 부재(180)에 의하여 몰딩되어 최종적으로 반도체 패키지(170)가 제조된다.
한편, 도 3에 도시된 바와 같이 몰딩 부재(180)에 의하여 몰딩 공정을 수행하기 이전에 기판(160) 상에는 적어도 2 개의 반도체 칩(110)들이 적층 될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 패키지의 두께를 크게 감소시킬 수 있고, 반도체 패키지를 제조하는 도중 웨이퍼의 휨을 방지할 수 있으며, 반도체 패키지의 구조에 의하여 발생 되는 기생 커패시턴스를 감소시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (14)
- 제1 면에 배치된 본딩 패드 및 상기 제1 면과 대향 하는 제2 면의 에지를 따라 형성된 계단부를 갖는 반도체 칩;상기 본딩 패드 및 상기 반도체 칩을 관통하는 관통 전극;상기 제2 면 상에 배치되며, 제1 단부는 상기 관통 전극과 전기적으로 연결되고, 상기 제1 단부와 대향 하는 제2 단부는 상기 계단부 상에 배치된 재배선; 및상기 제2 면 상에 배치된 상기 재배선의 제1 재배선부는 덮고 상기 계단부 상에 배치된 상기 재배선의 제2 재배선부는 노출하는 절연막 패턴을 포함하는 반도체 패키지.
- 제1항에 있어서,상기 제1 면 상에 부착된 접착 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
- 삭제
- 제1항에 있어서,상기 절연막 패턴은 무기막 패턴 및 유기막 패턴 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
- 제1항에 있어서,상기 반도체 칩이 실장 되며 접속 패드를 갖는 기판; 및상기 계단부와 대응하는 상기 재배선 및 상기 접속 패드를 전기적으로 연결하는 도전 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
- 제5항에 있어서,상기 도전 부재는 도전성 와이어인 것을 특징으로 하는 반도체 패키지.
- 제6항에 있어서,상기 계단부 상에 배치되며, 상기 도전성 와이어의 쓸림을 방지하기 위해 상기 도전성 와이어를 덮는 와이어 고정 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
- 제5항에 있어서,상기 기판상에는 적어도 2개의 반도체 칩들이 적층 되는 것을 특징으로 하는 반도체 패키지.
- 본딩 패드를 갖는 복수개의 반도체 칩들을 웨이퍼 상에 제조하는 단계;상기 본딩 패드 및 상기 반도체 칩을 관통하는 관통 전극을 형성하는 단계;상기 본딩 패드가 형성된 상기 웨이퍼의 제1 면과 대향 하는 제2 면을 연마하여 상기 각 반도체 칩의 두께를 감소시키는 단계;상기 제1 면 상에 상기 웨이퍼의 휨을 방지하는 휨 방지 기판을 부착하는 단계;상기 제2 면 상에 상기 각 반도체 칩의 에지를 따라 계단부를 형성하는 단계; 및상기 제2 면 상에 제1 단부는 상기 관통 전극과 전기적으로 연결되고, 상기 제1 단부와 대향 하는 제2 단부는 상기 계단부 상에 배치되는 재배선을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
- 제9항에 있어서,상기 관통 전극을 형성하는 단계는상기 본딩 패드 및 상기 본딩 패드와 대응하는 상기 반도체 칩의 일부에 홈을 형성하는 단계; 및상기 홈 내에 금속을 채우는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제9항에 있어서,상기 휨 방지 기판은 유리 및 베어 웨이퍼(bear wafer) 중 어느 하나인 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제9항에 있어서, 상기 재배선을 형성하는 단계 이후,상기 계단부를 노출하는 절연막 패턴을 형성하는 단계;상기 휨 방지 기판을 상기 웨이퍼로부터 제거하는 단계;상기 제1 면 상에 상기 본딩 패드를 덮는 접착 부재를 배치하는 단계; 및상기 웨이퍼로부터 상기 각 반도체 칩을 개별화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제12항에 있어서, 상기 반도체 칩을 개별화하는 단계 이후,상기 반도체 칩을 상기 접착 부재를 이용하여 접속 패드가 형성된 기판상에 배치하는 단계; 및상기 계단부 상에 위치한 상기 재배선 및 상기 접속 부재를 도전 부재로 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제13항에 있어서,상기 기판상에는 적어도 2 개의 반도체 칩들을 적층하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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