[go: up one dir, main page]

JP2014225626A - 薄膜トランジスタおよび表示装置 - Google Patents

薄膜トランジスタおよび表示装置 Download PDF

Info

Publication number
JP2014225626A
JP2014225626A JP2013178502A JP2013178502A JP2014225626A JP 2014225626 A JP2014225626 A JP 2014225626A JP 2013178502 A JP2013178502 A JP 2013178502A JP 2013178502 A JP2013178502 A JP 2013178502A JP 2014225626 A JP2014225626 A JP 2014225626A
Authority
JP
Japan
Prior art keywords
oxide semiconductor
semiconductor layer
film
thin film
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013178502A
Other languages
English (en)
Inventor
綾 三木
Aya Miki
綾 三木
森田　晋也
Shinya Morita
晋也 森田
後藤　裕史
Yasushi Goto
裕史 後藤
釘宮　敏洋
Toshihiro Kugimiya
敏洋 釘宮
博昭 田尾
Hiroaki Tao
博昭 田尾
研太 廣瀬
Kenta Hirose
研太 廣瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Priority to JP2013178502A priority Critical patent/JP2014225626A/ja
Publication of JP2014225626A publication Critical patent/JP2014225626A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13069—Thin film transistor [TFT]

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】酸化物半導体層薄膜を備えた薄膜トランジスタにおいて、光やバイアスストレスなどに対してしきい値電圧の変化量が小さくストレス耐性に優れた薄膜トランジスタを提供する。【解決手段】本発明の薄膜トランジスタは、ゲート電極と、チャネル層に用いられる酸化物半導体層と、ゲート電極とチャネル層との間に配置されるゲート絶縁膜とを備えた薄膜トランジスタであって、酸化物半導体層を構成する金属元素は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎよりなる群から選択される少なくとも一種である（但し、前記酸化物半導体層を構成する金属元素が、Ｓｎと、Ｉｎおよび／またはＺｎで構成されるものは除く。）と共に、前記酸化物半導体層と直接接触するゲート絶縁膜中の水素濃度は４原子％以下に制御されたものである。【選択図】なし

Description

本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）、および当該薄膜トランジスタを備えた表示装置に関するものである。
アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度（電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。）を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている（特許文献１など）。
酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）の酸化物半導体薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。
酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア濃度（移動度）が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性、ＴＦＴ特性）に優れていることが要求される。具体的には、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）ＳＳ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ；ドレイン電流を１桁あげるのに必要なゲート電圧）が低く、（４）しきい値電圧（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧）が時間的に変化せず安定であり、且つ、（５）移動度が高いこと、などが要求される。
更に、ＩＧＺＯなどの酸化物半導体層を用いたＴＦＴは、電圧印加や光照射などのストレスに対する耐性（ストレス耐性）に優れていることが要求される。例えば、ゲート電極に電圧を印加し続けたときや、半導体層で吸収が起こる青色帯の光を照射し続けたときに、薄膜トランジスタのゲート絶縁膜と半導体層界面にチャージがトラップされ、半導体層内部の電荷の変化から、しきい値電圧が負側へ大幅に変化（シフト）し、これにより、ＴＦＴのスイッチング特性が変化することが指摘されている。光照射や電圧印加によるストレスによりスイッチング特性が変化すると、表示装置自体の信頼性低下を招く。
また、有機ＥＬディスプレイにおいても同様に、発光層からの漏れ光が半導体層に照射され、しきい値電圧などの値がばらついたり、変動したりするという問題が生じる。
このように特にしきい値電圧のシフトは、ＴＦＴを備えた液晶ディスプレイや有機ＥＬディスプレイなどの表示装置自体の信頼性低下を招くため、ストレス耐性の向上（ストレス印加前後の変化量が少ないこと）が強く切望されている。
ＴＦＴの電気特性を改善した技術として、例えば、特許文献２が挙げられる。特許文献２には、チャネル領域を形成する酸化物半導体層と接する絶縁層（ゲート絶縁層を含む）の水素濃度を６×１０20ａｔｏｍｓ／ｃｍ3未満に低減し、酸化物半導体層への水素の拡散を抑制する技術が開示されている。酸化物半導体層に水素が拡散すると、酸化物半導体層内のキャリアが過剰となり、このため、しきい値電圧がマイナス方向に変動してしまい、ゲート電極に電圧が印加されていない状態（Ｖｇ＝０Ｖ）においてもドレイン電流が流れ（ノーマリーオン）、電気特性が不良なトランジスタとなる。そこで特許文献２では、酸化物半導体層と接する絶縁層を、水素濃度が低減された酸化物絶縁層とすることによって酸化物半導体層への水素の拡散を抑制しており、酸化物半導体層の欠陥に絶縁層から酸素が供給されるため、トランジスタの電気特性が良好になると記載されている。特許文献２には、そのような効果を発揮させるための絶縁層中の水素濃度は６×１０20ａｔｏｍｓ／ｃｍ3未満に低減する必要があると記載されている。また、このような水素濃度を低減した絶縁層をプラズマＣＶＤ法で形成する場合、堆積性ガスとして分子構造に水素が含まれていないガスを選択して使用する（すなわち、通常用いられるＳｉＨ4でなくＳｉＦ4を使用する）ことが不可欠であることも記載されている。しかしながら、上記特許文献２では、ストレス耐性の向上（特に、光やバイアスストレスに対するしきい値電圧変化の低減）について全く留意していない。
特開２０１１−１０８８７３号公報 特開２０１２−９８４５号公報
固体物理、ＶＯＬ４４、Ｐ６２１（２００９） Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）
本発明は上記事情に鑑みてなされたものであり、その目的は、酸化物半導体層薄膜を備えた薄膜トランジスタにおいて、光やバイアスストレスなどに対してしきい値電圧の変化量が小さくストレス耐性に優れた薄膜トランジスタ、および薄膜トランジスタを備えた表示装置を提供することにある。
上記課題を解決することのできた本発明の薄膜トランジスタは、ゲート電極と、チャネル層に用いられる酸化物半導体層と、ゲート電極とチャネル層との間に配置されるゲート絶縁膜とを備えた薄膜トランジスタであって、前記酸化物半導体層を構成する金属元素は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎよりなる群から選択される少なくとも一種である（但し、前記酸化物半導体層を構成する金属元素が、Ｓｎと、Ｉｎおよび／またはＺｎとで構成されるものは除く。）と共に、前記酸化物半導体層と直接接触する前記ゲート絶縁膜中の水素濃度は４原子％以下に制御されたものであるところに要旨を有するものである。
本発明の好ましい実施形態において、上記酸化物半導体層を構成する金属元素はＩｎ、Ｇａ、およびＺｎであり、上記酸化物半導体層において、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］としたとき、以下の関係を満足するものである。
２５≦［Ｉｎ］≦４５、２５≦［Ｇａ］≦４５、１５≦［Ｚｎ］≦３５
本発明の好ましい実施形態において、上記酸化物半導体層を構成する金属元素はＩｎ、Ｇａ、Ｚｎ、およびＳｎであり、上記酸化物半導体層において、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｇａ］、［Ｚｎ］、および［Ｓｎ］としたとき、以下の関係を満足するものである。
１０≦［Ｉｎ］≦２５、５≦［Ｇａ］≦２０、４０≦［Ｚｎ］≦６０、５≦［Ｓｎ］≦２５
本発明の好ましい実施形態において、上記酸化物半導体層を構成する金属元素はＩｎ、Ｇａ、Ｚｎ、およびＳｎであり、上記酸化物半導体層において、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｇａ］、［Ｚｎ］、および［Ｓｎ］としたとき、以下の関係を満足するものである。
１５≦［Ｉｎ］≦２５、１０≦［Ｇａ］≦２０、４５≦［Ｚｎ］≦６５、５≦［Ｓｎ］≦１５
本発明の好ましい実施形態において、上記酸化物半導体層を構成する金属元素はＩｎ、ＧａおよびＳｎであり、上記酸化物半導体層において、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｇａ］、および［Ｓｎ］としたとき、以下の関係を満足するものである。
３０≦［Ｉｎ］≦５０、２０≦［Ｇａ］≦３０、２５≦［Ｓｎ］≦４５
本発明の好ましい実施形態において、上記ゲート絶縁膜は、単層構造、または二層以上の積層構造を有し、上記積層構造を有する場合は、前記酸化物半導体層と直接接触する層中の水素濃度が４原子％以下に制御されたものである。
本発明には、上記のいずれかに記載の薄膜トランジスタを備えた表示装置も包含される。
本発明によれば、酸化物半導体層と直接接触するゲート絶縁膜中の水素濃度が適切な範囲に低減されているため、スイッチング特性およびストレス耐性に優れた（具体的には、負バイアス印加前後のしきい値電圧のシフト量が少ないことは勿論のこと、光照射および負バイアス印加前後のしきい値電圧のシフト量が少ないこと）薄膜トランジスタを提供することができた。本発明の薄膜トランジスタを用いれば、信頼性の高い表示装置が得られる。
図１は、本発明の薄膜トランジスタを説明するための概略断面図である。
本発明者らは、所定の金属元素から構成される酸化物半導体層をＴＦＴの活性層に用いたときのストレス耐性（負バイアス印加前後、および光照射＋負バイアス印加前後のしきい値電圧のシフト量が少ないこと）に優れた薄膜トランジスタを提供するため、検討を重ねてきた。その結果、酸化物半導体層と直接接触するゲート絶縁膜中の水素濃度を適切な範囲内に低減すれば、所期の目的が達成されることを突き止めた。また、このようなゲート絶縁膜は、少なくとも酸化物半導体層と直接接触するゲート絶縁膜をプラズマＣＶＤ法で成膜するときの条件（例えば、温度、成膜パワー密度、堆積ガスとしてＮ2Ｏに対するＳｉＨ4の流量比）を適切に制御すれば良いことを見出し、本発明を完成した。
すなわち、本発明の薄膜トランジスタは、ゲート電極と、チャネル層に用いられる酸化物半導体層と、ゲート電極とチャネル層との間に配置されるゲート絶縁膜とを備えた薄膜トランジスタであって、酸化物半導体層を構成する金属元素は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎよりなる群から選択される少なくとも一種である（但し、前記酸化物半導体層を構成する金属元素が、Ｓｎと、Ｉｎおよび／またはＺｎとで構成されるものは除く。）と共に、酸化物半導体層と直接接触するゲート絶縁膜中の水素濃度が４原子％以下に制御されたものであるところに特徴がある。
本明細書において［Ｉｎ］、［Ｇａ］、［Ｚｎ］、［Ｓｎ］とは、酸素（Ｏ）を除く全金属元素（Ｉｎ、Ｚｎ、Ｇａ、Ｓｎ）に対する、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの各含有量（原子％）を意味する。
本明細書において「ストレス耐性に優れた」とは、後記する実施例に記載の方法で、（ア）ゲート電極に負バイアスを印加するストレス印加試験（ＮＢＴＳ）、および（イ）試料に白色光を照射しながら、ゲート電極に負バイアスを印加し続けるストレス印加試験（ＬＮＢＴＳ）を、それぞれ２時間行ったとき、以下の要件を満足するものを意味する。
（ア）ＮＢＴＳについて、ストレス印加試験前後のしきい値電圧（Ｖｔｈ）のシフト量ΔＶｔｈ（絶対値）が５．０Ｖ未満
（イ）ＬＮＢＴＳについて、ストレス印加試験前後のしきい値電圧（Ｖｔｈ）のシフト量ΔＶｔｈ（絶対値）が５．０Ｖ未満、ＳＳ値が０．５５Ｖ／ｄｅｃａｄｅ未満、且つストレス印加試験前後のオン電流（Ｉｏｎ）の減少量ΔＩｏｎ（絶対値）が１０％未満
これらの測定方法は、後記する実施例の欄に詳述する。
なお、前述した特許文献２においても、ゲート絶縁層中の水素濃度を低減して電気特性の改善を図った技術が開示されているが、本発明とは、以下の点で相違する。
まず、本発明では、上記のとおりストレス印加前後のしきい値電圧の変化量が少ないストレス耐性に優れた薄膜トランジスタの提供を解決課題としているのに対し、特許文献２では、しきい値電圧に関する記載はあるものの、ストレス耐性の向上に関する記載はない。本発明者らの検討結果によれば、ゲート絶縁膜の水素量を低減することによって負バイアスストレス耐性（ＮＢＴＳ）が向上することが判明した。更に、ゲート絶縁膜の水素量の低減により、上記ＮＢＴＳに光照射を付加した負バイアス＋光照射ストレス耐性（ＬＮＢＴＳ）も向上することが判明した。これらの知見は、特許文献２には記載されていない。
また、両者は、厳密にはゲート絶縁層中の水素濃度の範囲も相違する。これは、ゲート絶縁層を得るための両者の成膜方法が相違することに起因するものである（詳細は後述する）。すなわち、前述したように特許文献２では、堆積ガスとして、ゲート絶縁層の成膜に通常用いられるＳｉＨ4を使用せず、通常用いられないＳｉＦ4を選択して使用することにより、ゲート絶縁層中の水素濃度を６×１０20ａｔｏｍｓ／ｃｍ3未満（＝０．６６７原子％未満）まで著しく低減している。これに対し、本発明では、ゲート絶縁層の成膜に通常用いられるＳｉＨ4を使用することを前提としており、ガスの流量比、温度、成膜パワー密度などを適切に制御することによってゲート絶縁層中の水素濃度を４原子％以下に低減するものである。特許文献２のように極端に水素量を低減すると、ゲート絶縁層成膜時の成膜温度が高くなり過ぎたり、投入パワーが高くなり過ぎたり、成膜レートが極端に遅くなるため、ＴＦＴ製造のタクトタイムが増加し、適切でない。よって、実用化の観点から、本発明におけるゲート絶縁層中の水素濃度の下限は、特許文献２の上限（０．６６７原子％未満）を超えている（０．６６７原子％以上である）ことが望ましい。
以下、図１を参照しながら、本発明の薄膜トランジスタ（ＴＦＴ）およびその好ましい製造方法について詳しく説明する。但し、図１は、本発明に係るＴＦＴの好ましい一実施形態を説明するための概略断面図であって、本発明はこれに限定する趣旨ではない。例えば図１では、ボトムゲート型のＴＦＴを示しているが、これに限定されず、基板側から順に、酸化物半導体層の上にゲート絶縁膜とゲート電極をこの順序で備えたトップゲート型のＴＦＴであっても良い。また、図１では、酸化物半導体層４の表面を保護するため、エッチストッパー層９を有する例を示しているが、バックチャネルエッチ型のようにエッチストッパー層はなくても良い。
図１に示すように、本実施形態のＴＦＴは、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４の上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。また、酸化物半導体層４の上には、酸化物半導体層４の表面を保護するためのエッチストッパー層９が形成されている。
まず、基板を用意する。本発明に用いられる基板１は、表示装置の分野で通常用いられるものであれば特に限定されず、例えば、無アルカリガラス、ソーダライムガラスなどが例示される。これらのうち好ましいのは、無アルカリガラスである。
次に、基板１の上にゲート電極２を形成する。ゲート電極２の種類も特に限定されず、本発明の技術分野において汎用されているものを用いることができる。具体的には、電気抵抗率の低いＡｌやＣｕの金属や、耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属や、これらの合金を好ましく用いることができる。ゲート電極２を形成する方法も特に限定されず、通常用いられる方法を採用することができる。
次に、ゲート絶縁膜３を形成する。ゲート絶縁膜３は、ゲート電極２と、チャネル層として用いられる酸化物半導体層４との間に配置されるものである。そして本発明では、前記酸化物半導体層と直接接触するゲート絶縁膜３中の水素濃度が４原子％以下に制御されているところに特徴がある。本発明者らの実験結果によれば、酸化物半導体層４と界面を接するゲート絶縁膜３中の水素量を制御することにより、バイアスストレス、および光＋負バイアスストレスに対する耐性が著しく向上することが判明した（後記する実施例を参照）。
なお、ゲート絶縁膜３は、単層で構成されていても良いし、二層以上の積層で構成されていても良い。例えば、水素濃度が低いシリコン酸化膜（ＳｉＯｘ）は緻密で良好な絶縁特性を発現するものの、成膜速度が遅い傾向がある。そこで、水素濃度が低い（例えば４原子％以下）のＳｉＯｘ膜に、水素濃度が高いＳｉＯｘ膜やＳｉＮｘ膜など、成膜速度が比較的速い膜を積層してゲート絶縁膜３を構成することにより、絶縁特性と生産性の両立を図ることが可能になる。この場合、絶縁特性を確保するためには、水素濃度が高いＳｉＯｘ膜やＳｉＮｘ膜の厚みは、水素濃度が低いＳｉＯｘ膜の厚みに対して５０倍以下が好ましく、２５倍以下がより好ましい。なお、積層構造の層数は特に限定されないが、生産性、加工性などを考慮すると、おおむね、三層以下で積層されていることが好ましい。
ゲート絶縁膜３が積層構造を有する場合、酸化物半導体層４と直接接触する層中の水素濃度が４原子％以下に制御されていれば良く、直接接触しない層中の水素濃度は特に限定されない。
ストレス耐性向上の観点からすれば、ゲート絶縁膜３中の水素濃度は小さい程良く、好ましくは３．５原子％以下であり、より好ましくは３原子％以下である。ゲート絶縁膜３中の水素濃度の下限は、上記特性の観点からは特に限定されないが、後述するゲート絶縁膜３の成膜方法を考慮すれば、特許文献２の上限（０．６６７原子％未満）を超えること（０．６６７原子％以上）が好ましい。
本発明において、ゲート絶縁膜中の水素濃度は、プラズマＣＶＤ法における成膜条件を適切に制御することによって所定範囲に低減することができる。
具体的には、まず成膜時の温度を、おおむね、２５０℃以上に制御することが好ましい。後記する実施例で実証したように、成膜時の温度が２５０℃を下回ると、水素濃度を十分に低減させることができず、ストレス耐性が低下する。これは、成膜温度が低下することによって形成される膜の密度が低下し、ＳｉＯ2膜中のＳｉ−Ｈ結合が増加するためと推察される。より好ましい成膜温度は２７０℃以上であり、更に好ましくは３００℃以上である。なお、その上限は、使用する装置の上限温度などを考慮すると、おおむね、４５０℃以下に制御することが好ましい。
また、成膜時のパワー密度は、おおむね、０．６Ｗ／ｃｍ2以上に制御することが好ましい。後記する実施例で実証したように、成膜時のパワー密度が、おおむね、０．６Ｗ／ｃｍ2を下回ると、水素濃度を十分に低減させることができず、ストレス耐性が低下する。これは、成膜パワー密度が低すぎると、膜密度が低下し、Ｓｉ−Ｈ結合が膜中にとりこまれるためと推察される。より好ましい成膜パワー密度は０．６６Ｗ／ｃｍ2以上であり、更に好ましくは０．７Ｗ／ｃｍ2以上である。
また、成膜時のガスは、Ｎ2Ｏに対してＳｉＨ4を出来るだけ少なくする、すなわち、ＳｉＨ4／Ｎ2Ｏで表される流量比（体積比）を一定以下とすることが好ましい。この流量比が高い場合、ＳｉＯ2の膜密度の低下が見られており、Ｓｉ−Ｈ結合を多く含むと考えられる。
上記以外の成膜条件は、特に限定されず、一般的に行われている条件を採用することができる。
例えばガス圧は、放電が安定する程度のガス圧として、おおむね、５０〜３００Ｐａに制御することが好ましい。
上記方法によって形成されるゲート絶縁膜３は、シリコン酸化膜（ＳｉＯ2）が主であるが、そのほか、膜中の水素含有量が増加しない範囲でＳｉ−Ｎ結合が含まれていても良い。
次に、ゲート絶縁膜３の上に酸化物半導体層４を形成する。本発明に用いられる酸化物半導体層４は、金属元素として、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎよりなる群から選択される少なくとも一種で構成されている。但し、酸化物半導体層を構成する金属元素が、Ｓｎと、Ｉｎおよび／またはＺｎ（ＩｎおよびＺｎの少なくとも一種）で構成される酸化物半導体層は、本発明の範囲から除外される。つまり、金属元素がＳｎとＺｎで構成された酸化物半導体層（ＺＴＯ）、金属元素がＳｎとＩｎで構成された酸化物半導体層（ＩＴＯ）、金属元素がＳｎとＩｎとＺｎで構成された酸化物半導体層（ＩＺＴＯ）は、本発明の範囲から除外される。
上記金属元素の作用の概略は以下のとおりである。
まず、Ｉｎは、キャリアを多くして移動度を高める作用を有する。但し、Ｉｎ量が多くなると、キャリアが多くなり過ぎて導体化するほか、ストレスに対する安定性が低下する。
また、Ｇａは、酸素欠損を低減し、酸化物半導体層のアモルファス構造を安定化させるほか、ストレス耐性（特に光＋負バイアスストレスに対する耐性）を向上させる作用を有する。但し、Ｇａ量が多くなると、移動度が低下する。
Ｓｎは、ウェットエッチング性など、酸化物半導体層の薬液耐性を向上させる作用を有する。但し、薬液耐性の向上に伴いエッチングレートは遅くなるので、Ｓｎ量が多くなると、エッチング加工性が低下する。
Ｚｎは、アモルファス構造の安定化に寄与していると考えられており、ストレスに対する安定性向上にも寄与する。但し、Ｚｎ量が多くなると、酸化物半導体薄膜が結晶化し易くなり、粒界により半導体特性が低下することがある。またＺｎ量が多くなると、エッチング時に使用するエッチャントの種類によってはエッチングの際に残渣が発生することがある。
具体的に、本発明に用いられる酸化物半導体層４としては、例えば以下のものが挙げられる。Ｚｎ−Ｏ（ＺＯ）、Ｚｎ−Ｇａ−Ｏ（ＺＧＯ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）、Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏ（ＩＧＺＴＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ（ＩＧＴＯ）。
酸化物半導体層４を構成する各金属原子の好ましいメタル比［酸素を除く全金属元素に対する各金属元素の好ましい含有量（原子％）］は、酸化物半導体層の種類に応じて、良好なＴＦＴ特性などが得られるように、適宜、適切に制御することが好ましい。
具体的には、酸化物半導体層４を構成する金属元素がＩｎ、Ｇａ、およびＺｎ（酸化物半導体層＝ＩＧＺＯ）の場合、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］としたとき、以下の関係を満足することが好ましい。これにより、上述した各元素の好ましい作用を有効に発揮させることができるようになる。
２５≦［Ｉｎ］≦４５
２５≦［Ｇａ］≦４５
１５≦［Ｚｎ］≦３５
また、酸化物半導体層４を構成する金属元素がＩｎ、Ｇａ、Ｚｎ、およびＳｎ（酸化物半導体層＝ＩＧＺＴＯ）の場合、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｇａ］、［Ｚｎ］、および［Ｓｎ］としたとき、以下の（ｉ）または（ｉｉ）に示す関係を満足することが好ましい。これにより、上述した各元素の好ましい作用を有効に発揮させることができるようになる。
＜関係（ｉ）＞
１０≦［Ｉｎ］≦２５
５≦［Ｇａ］≦２０
４０≦［Ｚｎ］≦６０
５≦［Ｓｎ］≦２５
＜関係（ｉｉ）＞
１５≦［Ｉｎ］≦２５
１０≦［Ｇａ］≦２０
４５≦［Ｚｎ］≦６５
５≦［Ｓｎ］≦１５
また、酸化物半導体層４を構成する金属元素がＩｎ、Ｇａ、およびＳｎ（酸化物半導体層＝ＩＧＴＯ）の場合、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｇａ］、および［Ｓｎ］としたとき、以下の関係を満足することが好ましい。これにより、上述した各元素の好ましい作用を有効に発揮させることができるようになる。
３０≦［Ｉｎ］≦５０
２０≦［Ｇａ］≦３０
２５≦［Ｓｎ］≦４５
酸化物半導体層４の好ましい膜厚は、おおむね、１０ｎｍ以上、２００ｎｍ以下である。
なお酸化物半導体層は、単層からなるものであってもよいし、二層以上からなるものであってもよい。いずれの場合も、ストレス耐性（特に光＋負バイアスストレスに対する耐性）の観点からは、酸化物半導体層が少なくともＧａを含むことが望ましく、酸化物半導体層が二層以上である場合には、各酸化物半導体層にそれぞれＧａが含まれることが望ましい。特に、二層以上の酸化物半導体層のうち、少なくとも後述するソース・ドレイン電極（Ｓ／Ｄ電極）に直接接触する酸化物半導体層には、Ｇａを含有させることが好ましい。
酸化物半導体層４は、薄膜と同じ組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが好ましい。あるいは、複数の種類のスパッタリングターゲットを用いたコスパッタ法により成膜しても良い。
酸化物半導体層４をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層４の膜質改善のために、例えば、温度：２５０〜３５０℃（好ましくは３００〜３５０℃）、時間：１５〜１２０分（好ましくは６０〜１２０分）の条件で熱処理（プレアニール）を行ってもよい。これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。
次に、酸化物半導体層４の表面を保護するため、エッチストッパー層９を形成する。エッチストッパー層９は、ソース・ドレイン電極（Ｓ／Ｄ電極）５をウェットエッチングする際、酸化物半導体層４がエッチングされてダメージを受け、酸化物半導体層４の表面に欠陥が発生してトランジスタ特性が低下するのを防止する目的で形成されるものである。エッチストッパー層９の種類は特に限定されず、例えば、ＳｉＯ2などの絶縁膜が挙げられる。エッチストッパー層９は、プラズマＣＶＤ法などにより成膜およびパターニングされ、チャネル表面を保護するように形成される。
次いで、酸化物半導体層４と、次に形成するソース・ドレイン電極５とのコンタクトを取るため、フォトリソグラフィおよびドライエッチングを施して電極形成用のパターニングを行う。
次に、ソース・ドレイン電極５を形成する。本発明に用いられるソース・ドレイン電極５の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極と同様、Ａｌ、ＭｏやＣｕなどの金属または合金を用いても良いし、後記する実施例のように純Ｍｏを用いても良い。
ソース・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行なって電極を形成することができる。
ソース・ドレイン電極５の他の形成方法として、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、リフトオフ法によって形成する方法が挙げられる。この方法によれば、ウェットエッチングを行わずに電極を加工することも可能である。
次に、酸化物半導体層４の上に保護膜（絶縁膜）６を成膜する。保護膜６は、例えばＣＶＤ法によって成膜することができる。なお、酸化物半導体層４の表面は、ＣＶＤによるプラズマダメージによって容易に導体化してしまう（おそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。）ため、保護膜６の成膜前にＮ2Ｏプラズマ照射を行っても良い。Ｎ2Ｏプラズマの照射条件は、下記文献に記載の条件を採用することができる。
Ｊ．Ｐａｒｋら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，９３，０５３５０５（２００８）。
次に、フォトリソグラフィ、およびドライエッチングにより、保護膜６にコンタクトホール７を形成した後、透明導電膜８を形成する。透明導電膜８の種類は特に限定されず、ＩＴＯなど、通常用いられるものを使用することができる。
本発明には、上記ＴＦＴを備えた表示装置も包含される。表示装置としては、例えば、液晶ディスプレイ、有機ＥＬディスプレイなどが挙げられる。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
実施例１
図１に示すＴＦＴを以下のようにして作製し、ストレス耐性などを評価した。但し、本実施例では、図１の透明導電膜８は成膜していない。
まず、ガラス基板１（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２として１００ｎｍのＭｏ薄膜と、ゲート絶縁膜３として２５０ｎｍのＳｉＯ2膜とを順次成膜した。
ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタ法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ、成膜時のガス圧：２ｍＴｏｒｒ、Ａｒガス流量：２０ｓｃｃｍとした。
ゲート絶縁膜３は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガスを用いて成膜した。詳細には本実施例では、ＣＶＤ装置の電極として８インチの円形電極（面積３１４ｃｍ2）を用い、成膜時の温度、パワー密度、上記ガスの流量比（体積比）を、表１〜表４に示すように変化させて単層のゲート絶縁膜３を成膜した。ガス圧は、１３３Ｐａ（一定）とした（表には示さず）。
次に、表１〜表４に示す種々の組成の酸化物半導体層（膜厚４０ｎｍ）を、当該酸化物薄膜を形成できるように調整したスパッタリングターゲットを用いて、下記条件のスパッタリング法によって成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ−２００」
基板温度：室温
ガス圧：１ｍＴｏｒｒ
酸素分圧：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度：２．５５Ｗ／ｃｍ2
このようにして得られた酸化物半導体層の金属元素の各含有量は、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。詳細には、最表面から５ｎｍ程度の深さまでの範囲をＡｒイオンにてスパッタリングした後、下記条件にて分析を行なった。なお、ＸＰＳ法にて測定する酸化物薄膜は、Ｓｉ基板上に上記と同一組成の薄膜を４０ｎｍ成膜した試料を用いた。
Ｘ線源：Ａｌ Ｋα
Ｘ線出力：３５０Ｗ
光電子取り出し角：２０°
上記のようにして酸化物半導体層４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、酸化物半導体用のシュウ酸系ウェットエッチング液である関東化学製「ＩＴＯ−０７Ｎ」を使用した。
上記のようにして酸化物半導体層４をパターニングした後、酸化物半導体層の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、水蒸気中、大気圧下にて、３５０℃で６０分間行った。
次に、酸化物半導体層４の表面を保護するため、ＳｉＯ2からなるエッチストッパー層９（膜厚１００ｎｍ）を形成した。詳細には、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて成膜した。本実施例では、キャリアガスとして窒素で希釈したＮ2ＯおよびＳｉＨ4の混合ガスを用い、以下の条件で成膜した。
成膜温度：２３０℃
ガス圧：１３３Ｐａ
成膜パワー密度：１．１Ｗ／ｃｍ2
ＳｉＨ4／Ｎ2Ｏの流量比（体積比）：０．０４
このようにして形成されたエッチストッパー層９に対して、酸化物半導体層４とソース・ドレイン電極５とのコンタクトを取るため、フォトリソグラフィを行った後、リアクティブイオンエッチング法（ＲＩＥ）により、電極形成用のパターニングを行った。
次に、純Ｍｏを使用し、ＤＣスパッタリング法により、ソース・ドレイン電極５を形成した。具体的には、前述したゲート電極と同様にして、ソース・ドレイン電極用Ｍｏ薄膜を成膜（膜厚は１００ｎｍ）した後、フォトリソグラフィーにてソース・ドレイン電極のパターニングを行った。
このようにしてソース・ドレイン電極５を形成した後、酸化物半導体層４を保護するため、保護膜６を形成した。保護膜６として、ＳｉＯ2（膜厚１００ｎｍ）とＳｉＮ（膜厚１５０ｎｍ）の積層膜（合計膜厚２５０ｎｍ）を用いた。上記ＳｉＯ2およびＳｉＮの形成は、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行った。本実施例では、ＳｉＯ2膜、およびＳｉＮ膜を順次形成した。ＳｉＯ2膜の形成には、Ｎ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成には、ＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワー密度を０．３２Ｗ／ｃｍ2、成膜温度を１５０℃とした。
次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成し、図１のＴＦＴを得た。
このようにして得られた各ＴＦＴについて、以下のようにしてストレス耐性を評価した。
（１）負バイアスを印加するストレス耐性（ＮＢＴＳ）の評価
本実施例では、ゲート電極に負バイアスをかけるストレス印加試験を行った。ストレス印加条件は以下のとおりである。
・ソース電圧：０Ｖ
・ドレイン電圧：１０Ｖ
・ゲート電圧：−２０Ｖ
・基板温度：６０℃
・ストレス印加時間：２時間
本実施例では、２時間のストレス印加におけるしきい値電圧の変動値をしきい値電圧シフト量ΔＶｔｈとし、ＮＢＴＳにおいてΔＶｔｈ＜５．０Ｖのものを合格とした。
（２）光照射＋負バイアスを印加するストレス耐性（ＬＮＢＴＳ）の評価
本実施例では、実際の液晶パネル駆動時の環境（ストレス）を模擬して、試料に光（白色光）を照射しながら、ゲート電極に負バイアスをかけ続けるストレス印加試験を行った。ストレス印加条件は以下のとおりである。光源は、液晶ディスプレイのバックライトを模擬して白色ＬＥＤを使用した。
・ソース電圧：０Ｖ
・ドレイン電圧：１０Ｖ
・ゲート電圧：−２０Ｖ
・基板温度：６０℃
・ストレス印加時間：２時間
・光源：白色ＬＥＤ（ＰＨＩＬＩＰＳ社製ＬＥＤ ＬＸＨＬ−ＰＷ０１）
２５０００ｎｉｔ
本実施例では、２時間のストレス印加におけるしきい値電圧の変動値をしきい値電圧シフト量ΔＶｔｈとし、ＬＮＢＴＳにおけるΔＶｔｈ＜５．０Ｖのものを合格とした。
（３）ＳＳ値の測定
ＳＳ値は、ドレイン電流を一桁増加させるのに必要なゲート電圧の最小値である。本実施例では、上記（２）のストレス試験（ＬＮＢＴＳ）を行ったときのＳＳ値を測定し、ＳＳ値＜０．５５Ｖ／ｄｅｃａｄｅのものを合格とした。
（４）オン電流（ΔＩｏｎ）の測定
オン電流（ΔＩｏｎ）とは、ゲート電圧が３０Ｖのドレイン電流で、トランジスタがオン状態のときの電流値である。本実施例では、上記（２）のストレス試験（ＬＮＢＴＳ）前後のオン電流をそれぞれ測定し、ストレス試験前後で、その減少量ΔＩｏｎ（絶対値）が１０％未満のものを合格（Ａ）、１０％以上のものを不合格（Ｂ）とした。
これらの結果を表１〜表４にまとめて示す。なお、各表におけるガス流量比は各ガスの実際の流量（ｓｃｃｍ）を示したものである。
なお、各表の最右欄には「判定」の欄を設け、上記特性のすべてを満足するものには「Ａ」を、いずれか一つでも満足しないものには「Ｂ」を、上記特性のすべてを満足するが他に問題があるものには「Ｃ」を付した。
これらの表より、以下のように考察することができる。
まず、表１を参照する。表１には、酸化物半導体層としてＩＧＺＯを用い、各金属元素の比率とゲート絶縁膜の成膜条件（温度、成膜パワー密度、ガス流量比）を変化させたときの結果を示している。
その結果、ゲート絶縁膜成膜時における温度を２５０℃以上、成膜パワー密度を０．７Ｗ／ｃｍ2以上、ガス流量比（ＳｉＨ4／Ｎ2Ｏ）を０．０４以下に制御した例（Ｎｏ．１〜４、６、１０〜１３、１５、１９、２０、２２、２４、２５、２７）は、いずれも、ゲート絶縁膜中の水素濃度が所定範囲に低減されるため、いずれのストレス試験下においても良好な特性が得られた。また、これらの移動度は、Ｎｏ．２５を除きいずれも６ｃｍ2／Ｖｓ以上と高いものであった（移動度の結果は表には示さず）。Ｎｏ．２５のように［Ｇａ］が本発明の好ましい上限を超えると、ストレス耐性は良好であるが、移動度が２ｃｍ2／Ｖｓと、著しく低下した。
一方、ゲート絶縁膜成膜時における上記条件のいずれかが、本発明の好ましい条件を満足しない場合は、所望とする特性（ストレス耐性）をすべて兼ね備えることはできなかった（Ｎｏ．５、７〜９、１４、１６〜１８、２１、２３）。
また、Ｎｏ．２６のように［Ｉｎ］が多くなると、ストレス耐性にはやや劣る結果となった。
次に表２および表３を参照する。表２および表３には、酸化物半導体層としてＩＧＺＴＯを用いた場合について、各金属元素の比率とゲート絶縁膜の成膜条件（温度、成膜パワー密度、ガス流量比）を変化させたときの結果を示している。
その結果、上記ＩＧＺＯを用いた場合と同様、ゲート絶縁膜成膜時の上記条件を満たすよう制御した例（表２；Ｎｏ．１〜４、６、１０〜１３、１５、１９〜２２、２４、２８、３０、３１、３３、３６、３７、３９、表３；Ｎｏ．１〜３、５、８〜１１、１３、１７〜２１、２３、２４）では、いずれも、ゲート絶縁膜中の水素濃度が所定範囲に低減されるため、いずれのストレス試験下においても良好な特性が得られた。また、これらの移動度は、表３のＮｏ．２３および表３のＮｏ．２４を除きいずれも６ｃｍ2／Ｖｓ以上と高いものであった（移動度の結果は表には示さず）。表３のＮｏ．２３および表３のＮｏ．２４のように［Ｉｎ］が本発明の好ましい下限を下回ると、ストレス耐性は良好であるが、移動度が１ｃｍ2／Ｖｓと、著しく低下した。
なお表２のＮｏ．３９のように［Ｓｎ］が本発明の好ましい上限を超えると、ストレス耐性は良好であるが、エッチング加工性が低下した（エッチング加工性の結果は表には示さず）。
一方、ゲート絶縁膜成膜時における上記条件のいずれかが、本発明の好ましい条件を満足しない場合は、所望とする特性（ストレス耐性）をすべて兼ね備えることはできなかった（表２；Ｎｏ．５、７〜９、１４、１６〜１８、２３、２５〜２７、２９、３２、３４、３５、３８、表３；Ｎｏ．４、６、７、１２、１４〜１６、２２）。
次に表４を参照する。表４には、酸化物半導体層としてＩＧＴＯを用いた場合について、各金属元素の比率とゲート絶縁膜の成膜条件（温度、成膜パワー密度、ガス流量比）を変化させたときの結果を示している。
その結果、上記ＩＧＺＯや上記ＩＧＺＴＯを用いた場合と同様の傾向が見られ、ゲート絶縁膜成膜時の上記条件を満たすよう制御した例（Ｎｏ．１〜５、７〜１０、１２〜１４）では、いずれも、ゲート絶縁膜中の水素濃度が所定範囲に低減されるため、いずれのストレス試験下においても良好な特性が得られたが、ゲート絶縁膜成膜時における上記条件のいずれかが本発明の好ましい条件を満足しない例（Ｎｏ．６、１１）では、所望とする特性（ストレス耐性）をすべて兼ね備えることはできなかった。
なお、Ｎｏ．１３のように［Ｓｎ］が本発明の好ましい上限を超えると、ストレス耐性は良好であるが、エッチング加工性が低下した（エッチング加工性の結果は表には示さず）。またＮｏ．１４では、［Ｇａ］が本発明の好ましい上限を超えているので、ストレス耐性は良好であるが、移動度は表４中の他の例（Ｎｏ．１〜１３）よりも低くなった（Ｎｏ．１〜１３：６ｃｍ2／Ｖｓ以上、Ｎｏ．１４：１ｃｍ2／Ｖｓ）。
なお、実施例１では、いずれも単層のゲート絶縁膜を成膜したときの結果を示したが、二層以上の積層構造でも同様の結果が得られることを実験により確認している（表には示さず）。
実施例２
図１に示すＴＦＴ（ゲート絶縁膜３は二層）を以下のようにして作製し、ストレス耐性などを評価した。但し、本実施例では、図１の透明導電膜８は成膜していない。
まず、実施例１と同様にして、ガラス基板１上に、ゲート電極２として１００ｎｍのＭｏ薄膜を成膜した。
このゲート電極２の上に、まず下層のゲート電極側ゲート絶縁膜３としてＳｉＯｘ（ＳｉＯ2）膜またはＳｉＮｘ（ＳｉＮ）膜を成膜し、次いで、その上に上層の酸化物半導体層側ゲート絶縁膜３としてＳｉＯｘ（ＳｉＯ2）膜を成膜した。
ゲート絶縁膜３はいずれも、プラズマＣＶＤ法を用い、ＣＶＤ装置の電極として８インチの円形電極（面積３１４ｃｍ2）を用いて成膜した。詳しくは、ゲート電極側のゲート絶縁膜３としてＳｉＯ2膜を形成する際には、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガスを用い、ＳｉＨ4／Ｎ2ガス（ＳｉＨ4ガスをＮ2ガスで１０体積％に希釈したガス）流量：６０ｓｃｃｍ（ＳｉＨ4ガスの流量は６ｓｃｃｍ）、Ｎ2Ｏガス流量：１００ｓｃｃｍとし、成膜パワー密度：１００Ｗ（０．３２Ｗ／ｃｍ2）で成膜した。ゲート電極側のゲート絶縁膜３としてＳｉＮｘ（ＳｉＮ）膜を形成する際には、キャリアガス：ＳｉＨ4とＮ2とＮＨ3の混合ガスを用い、ＳｉＨ4／Ｎ2ガス（ＳｉＨ4ガスをＮ2ガスで１０体積％に希釈したガス）流量：３０４ｓｃｃｍ、ＮＨ3ガス流量：１００ｓｃｃｍ、Ｎ2ガス流量：４８ｓｃｃｍとし、成膜パワー密度：１００Ｗ（０．３２Ｗ／ｃｍ2）で成膜した。一方、酸化物半導体層側のゲート絶縁膜３としてＳｉＯ2膜を形成する際には、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガスを用い、ＳｉＨ4／Ｎ2ガス（ＳｉＨ4ガスをＮ2ガスで１０体積％に希釈したガス）流量：２２ｓｃｃｍ（ＳｉＨ4ガスの流量は２ｓｃｃｍ）、Ｎ2Ｏガス流量：１００ｓｃｃｍとし、成膜パワー密度：３００Ｗ（０．９６Ｗ／ｃｍ2）で成膜した。いずれのゲート絶縁膜の成膜時にも、温度は３２０℃（一定）、ガス圧は２００Ｐａ（一定）とし、所望の膜厚になるまで成膜処理を行った。形成されたゲート絶縁膜中の水素量および膜厚は表５に示す。
なお、表５中には、参考として、下層を形成せずにゲート絶縁膜３を上層のみの単層とした例（Ｎｏ．１）と、上層を形成せずにゲート絶縁膜３を下層のみの単層とした例（Ｎｏ．８）についても記載した。
次に、上層のゲート絶縁膜３の上に、表５に示す組成の酸化物半導体層（膜厚４０ｎｍ）を、当該酸化物薄膜を形成できるように調整したスパッタリングターゲットを用いて、下記条件のスパッタリング法によって成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ−２００」
基板温度：室温
ガス圧：１ｍＴｏｒｒ
酸素分圧：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度：２．５５Ｗ／ｃｍ2
上記のようにして酸化物半導体層４を成膜した後、実施例１と同様にして、フォトリソグラフィおよびウェットエッチングによりパターニングを行い、その後、酸化物半導体層の膜質を向上させるため、プレアニール処理を行った。
次に、実施例１と同様にして、酸化物半導体層４の表面を保護するため、ＳｉＯ2からなるエッチストッパー層９（膜厚１００ｎｍ）を形成し、次いで形成されたエッチストッパー層９に対して、酸化物半導体層４とソース・ドレイン電極５とのコンタクトを取るため、フォトリソグラフィを行った後、リアクティブイオンエッチング法（ＲＩＥ）により、電極形成用のパターニングを行った。
次に、実施例１と同様にして、純Ｍｏを使用し、ＤＣスパッタリング法により、ソース・ドレイン電極５を形成し、その後、酸化物半導体層４を保護するため、保護膜６を形成した。
次に、実施例１と同様にして、フォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホールを形成し、図１のＴＦＴを得た。
このようにして得られた各ＴＦＴについて、実施例１と同様にしてストレス耐性を評価した。
表５より、以下のように考察することができる。
表５には、ゲート絶縁膜３を二層とし、ゲート電極側のゲート絶縁膜の膜組成と両層の膜厚を変えたときの結果を示している。
表５によれば、酸化物半導体層側のゲート絶縁膜（ＳｉＯ2膜）に対するゲート電極側のゲート絶縁膜（ＳｉＯ2膜）の厚みを４９倍まで厚くしても（Ｎｏ．２）、あるいは酸化物半導体層側のゲート絶縁膜（ＳｉＯ2膜）に対するゲート電極側のゲート絶縁膜（ＳｉＮ膜）の厚みを２４倍まで厚くしても（Ｎｏ．６）、ストレス試験下においても良好な特性が得られることが確認できた。
１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
５ ソース・ドレイン電極
６ 保護膜（絶縁膜）
７ コンタクトホール
８ 透明導電膜
９ エッチストッパー層

Claims (7)

  1. ゲート電極と、チャネル層に用いられる酸化物半導体層と、ゲート電極とチャネル層との間に配置されるゲート絶縁膜とを備えた薄膜トランジスタであって、
    前記酸化物半導体層を構成する金属元素は、Ｉｎ、Ｇａ、Ｚｎ、およびＳｎよりなる群から選択される少なくとも一種である（但し、前記酸化物半導体層を構成する金属元素が、Ｓｎと、Ｉｎおよび／またはＺｎとで構成されるものは除く。）と共に、
    前記酸化物半導体層と直接接触する前記ゲート絶縁膜中の水素濃度は４原子％以下に制御されたものであることを特徴とする薄膜トランジスタ。
  2. 前記酸化物半導体層を構成する金属元素はＩｎ、Ｇａ、およびＺｎであり、
    前記酸化物半導体層において、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］としたとき、
    ２５≦［Ｉｎ］≦４５、２５≦［Ｇａ］≦４５、１５≦［Ｚｎ］≦３５
    の関係を満足するものである請求項１に記載の薄膜トランジスタ。
  3. 前記酸化物半導体層を構成する金属元素はＩｎ、Ｇａ、Ｚｎ、およびＳｎであり、
    前記酸化物半導体層において、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｇａ］、［Ｚｎ］、および［Ｓｎ］としたとき、
    １０≦［Ｉｎ］≦２５、５≦［Ｇａ］≦２０、４０≦［Ｚｎ］≦６０、５≦［Ｓｎ］≦２５
    の関係を満足するものである請求項１に記載の薄膜トランジスタ。
  4. 前記酸化物半導体層を構成する金属元素はＩｎ、Ｇａ、Ｚｎ、およびＳｎであり、
    前記酸化物半導体層において、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｇａ］、［Ｚｎ］、および［Ｓｎ］としたとき、
    １５≦［Ｉｎ］≦２５、１０≦［Ｇａ］≦２０、４５≦［Ｚｎ］≦６５、５≦［Ｓｎ］≦１５
    の関係を満足するものである請求項１に記載の薄膜トランジスタ。
  5. 前記酸化物半導体層を構成する金属元素はＩｎ、ＧａおよびＳｎであり、
    前記酸化物半導体層において、酸素を除く全金属元素に対する各金属元素の含有量（原子％）をそれぞれ、［Ｉｎ］、［Ｇａ］、および［Ｓｎ］としたとき、
    ３０≦［Ｉｎ］≦５０、２０≦［Ｇａ］≦３０、２５≦［Ｓｎ］≦４５
    の関係を満足するものである請求項１に記載の薄膜トランジスタ。
  6. 前記ゲート絶縁膜は、単層構造、または二層以上の積層構造を有し、
    前記積層構造を有する場合は、前記酸化物半導体層と直接接触する層中の水素濃度が４原子％以下に制御されたものである請求項１〜５のいずれかに記載の薄膜トランジスタ。
  7. 請求項１〜６のいずれかに記載の薄膜トランジスタを備えた表示装置。
JP2013178502A 2012-08-31 2013-08-29 薄膜トランジスタおよび表示装置 Pending JP2014225626A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013178502A JP2014225626A (ja) 2012-08-31 2013-08-29 薄膜トランジスタおよび表示装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2012192667 2012-08-31
JP2012192667 2012-08-31
JP2013094088 2013-04-26
JP2013094088 2013-04-26
JP2013178502A JP2014225626A (ja) 2012-08-31 2013-08-29 薄膜トランジスタおよび表示装置

Publications (1)

Publication Number Publication Date
JP2014225626A true JP2014225626A (ja) 2014-12-04

Family

ID=50183677

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013178502A Pending JP2014225626A (ja) 2012-08-31 2013-08-29 薄膜トランジスタおよび表示装置

Country Status (6)

Country Link
US (1) US10566457B2 (ja)
JP (1) JP2014225626A (ja)
KR (1) KR20150038310A (ja)
CN (1) CN104620365B (ja)
TW (1) TWI573280B (ja)
WO (1) WO2014034872A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016134489A (ja) * 2015-01-19 2016-07-25 三菱電機株式会社 酸化物半導体薄膜およびそれを用いた薄膜トランジスタ素子、表示素子
JP2017092299A (ja) * 2015-11-12 2017-05-25 株式会社 オルタステクノロジー 薄膜トランジスタ
WO2017145695A1 (ja) * 2016-02-26 2017-08-31 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
JP2017157813A (ja) * 2016-02-26 2017-09-07 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
US10770483B2 (en) 2018-06-28 2020-09-08 Sakai Display Products Corporation Thin film transistor, display device and method for manufacturing thin film transistor

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6068232B2 (ja) * 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
JP2014175505A (ja) * 2013-03-08 2014-09-22 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
KR101919212B1 (ko) 2014-01-15 2018-11-15 가부시키가이샤 고베 세이코쇼 박막 트랜지스터
JP6659255B2 (ja) * 2014-09-02 2020-03-04 株式会社神戸製鋼所 薄膜トランジスタ
TWI577032B (zh) * 2015-04-24 2017-04-01 群創光電股份有限公司 顯示裝置
CN109411542A (zh) * 2018-09-10 2019-03-01 华南理工大学 一种背沟道刻蚀型非晶氧化物薄膜晶体管及其制备方法
CN111244186A (zh) * 2018-11-29 2020-06-05 中华映管股份有限公司 薄膜晶体管及其制造方法
KR20220090871A (ko) * 2020-12-23 2022-06-30 한양대학교 산학협력단 Igto 산화물 반도체 결정화를 통한 고이동도 트랜지스터 소자 및 그의 제조 방법
CN115863175A (zh) * 2022-12-30 2023-03-28 西湖大学 氧化物半导体薄膜及其制备方法、薄膜晶体管、显示器件

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224479A (ja) * 2008-03-14 2009-10-01 Fujifilm Corp 薄膜電界効果型トランジスタおよびその製造方法
JP2011108873A (ja) * 2009-11-18 2011-06-02 Idemitsu Kosan Co Ltd Ｉｎ−Ｇａ−Ｚｎ系酸化物焼結体スパッタリングターゲット及び薄膜トランジスタ
JP2011146692A (ja) * 2009-12-17 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、測定装置、比誘電率の測定方法
JP2011174134A (ja) * 2010-02-24 2011-09-08 Idemitsu Kosan Co Ltd Ｉｎ−Ｇａ−Ｓｎ系酸化物焼結体、ターゲット、酸化物半導体膜、及び半導体素子
JP2011258949A (ja) * 2010-06-04 2011-12-22 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2012033913A (ja) * 2010-07-01 2012-02-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012124446A (ja) * 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012151443A (ja) * 2011-01-19 2012-08-09 Samsung Electronics Co Ltd 薄膜トランジスター表示板およびその製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1408137B1 (en) 2001-07-17 2012-04-18 Idemitsu Kosan Co., Ltd. Sputtering target for the deposition of a transparent conductive film
JP4933756B2 (ja) 2005-09-01 2012-05-16 出光興産株式会社 スパッタリングターゲット
WO2007026783A1 (ja) 2005-09-01 2007-03-08 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、透明導電膜及び透明電極
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
JP4846726B2 (ja) 2005-09-20 2011-12-28 出光興産株式会社 スパッタリングターゲット、透明導電膜及び透明電極
JP5188182B2 (ja) 2005-09-27 2013-04-24 出光興産株式会社 スパッタリングターゲット、透明導電膜及びタッチパネル用透明電極
JP5358891B2 (ja) 2006-08-11 2013-12-04 日立金属株式会社 酸化亜鉛焼結体の製造方法
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010118407A (ja) * 2008-11-11 2010-05-27 Idemitsu Kosan Co Ltd エッチング耐性を有する薄膜トランジスタ、及びその製造方法
JP5620179B2 (ja) 2009-07-27 2014-11-05 株式会社神戸製鋼所 配線構造およびその製造方法、並びに配線構造を備えた表示装置
KR101361303B1 (ko) 2009-07-27 2014-02-11 가부시키가이샤 고베 세이코쇼 배선 구조 및 배선 구조를 구비한 표시 장치
JP2012033854A (ja) 2010-04-20 2012-02-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
WO2011145484A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5718072B2 (ja) 2010-07-30 2015-05-13 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012094853A (ja) 2010-09-30 2012-05-17 Kobe Steel Ltd 配線構造
JP2012119664A (ja) 2010-11-12 2012-06-21 Kobe Steel Ltd 配線構造
JP5651095B2 (ja) 2010-11-16 2015-01-07 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2013070010A (ja) 2010-11-26 2013-04-18 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012164963A (ja) 2010-11-26 2012-08-30 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
US20130270109A1 (en) 2010-12-28 2013-10-17 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Oxide for semiconductor layer of thin-film transistor, sputtering target, and thin-film transistor
JP5750065B2 (ja) 2011-02-10 2015-07-15 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP5750063B2 (ja) 2011-02-10 2015-07-15 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2012180248A (ja) 2011-03-02 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
JP2012180247A (ja) 2011-03-02 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
JP2013153118A (ja) 2011-03-09 2013-08-08 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
KR101750381B1 (ko) * 2011-04-06 2017-06-26 삼성디스플레이 주식회사 박막트랜지스터, 이를 포함한 유기발광표시장치 및 유기발광표시장치의 제조방법
JP5977569B2 (ja) 2011-04-22 2016-08-24 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224479A (ja) * 2008-03-14 2009-10-01 Fujifilm Corp 薄膜電界効果型トランジスタおよびその製造方法
JP2011108873A (ja) * 2009-11-18 2011-06-02 Idemitsu Kosan Co Ltd Ｉｎ−Ｇａ−Ｚｎ系酸化物焼結体スパッタリングターゲット及び薄膜トランジスタ
JP2011146692A (ja) * 2009-12-17 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、測定装置、比誘電率の測定方法
JP2011174134A (ja) * 2010-02-24 2011-09-08 Idemitsu Kosan Co Ltd Ｉｎ−Ｇａ−Ｓｎ系酸化物焼結体、ターゲット、酸化物半導体膜、及び半導体素子
JP2012124446A (ja) * 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2011258949A (ja) * 2010-06-04 2011-12-22 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法
JP2012033913A (ja) * 2010-07-01 2012-02-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012151443A (ja) * 2011-01-19 2012-08-09 Samsung Electronics Co Ltd 薄膜トランジスター表示板およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016134489A (ja) * 2015-01-19 2016-07-25 三菱電機株式会社 酸化物半導体薄膜およびそれを用いた薄膜トランジスタ素子、表示素子
JP2017092299A (ja) * 2015-11-12 2017-05-25 株式会社 オルタステクノロジー 薄膜トランジスタ
WO2017145695A1 (ja) * 2016-02-26 2017-08-31 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
JP2017157813A (ja) * 2016-02-26 2017-09-07 株式会社神戸製鋼所 酸化物半導体層を含む薄膜トランジスタ
CN108780817A (zh) * 2016-02-26 2018-11-09 株式会社神户制钢所 含氧化物半导体层的薄膜晶体管
CN108780817B (zh) * 2016-02-26 2022-06-14 株式会社神户制钢所 含氧化物半导体层的薄膜晶体管
US10770483B2 (en) 2018-06-28 2020-09-08 Sakai Display Products Corporation Thin film transistor, display device and method for manufacturing thin film transistor

Also Published As

Publication number Publication date
WO2014034872A1 (ja) 2014-03-06
TW201427032A (zh) 2014-07-01
CN104620365B (zh) 2019-11-08
TWI573280B (zh) 2017-03-01
US10566457B2 (en) 2020-02-18
US20150171221A1 (en) 2015-06-18
KR20150038310A (ko) 2015-04-08
CN104620365A (zh) 2015-05-13

Similar Documents

Publication Publication Date Title
JP6134230B2 (ja) 薄膜トランジスタおよび表示装置
CN104335353B (zh) 薄膜晶体管
JP2014225626A (ja) 薄膜トランジスタおよび表示装置
JP6018551B2 (ja) 薄膜トランジスタ
CN104335354B (zh) 薄膜晶体管的半导体层用氧化物、薄膜晶体管、显示装置及溅射靶
JP6659255B2 (ja) 薄膜トランジスタ
KR102124867B1 (ko) 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃 및 박막 트랜지스터
WO2012070676A1 (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2016225505A (ja) 薄膜トランジスタおよびその製造方法ならびにスパッタリングターゲット
TW202030347A (zh) 氧化物半導體薄膜、薄膜電晶體及濺鍍靶

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160928

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170214

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20170216

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20170322

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170919