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JP2014082384A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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JP2014082384A
JP2014082384A JP2012230186A JP2012230186A JP2014082384A JP 2014082384 A JP2014082384 A JP 2014082384A JP 2012230186 A JP2012230186 A JP 2012230186A JP 2012230186 A JP2012230186 A JP 2012230186A JP 2014082384 A JP2014082384 A JP 2014082384A
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Japan
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lead
chip
semiconductor device
conductive bonding
bonding material
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Hideko Ando
英子 安藤
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Renesas Electronics Corp
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    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H01L2224/40249—Connecting the strap to a bond pad of the item the bond pad protruding from the surface of the item
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
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    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83908—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving monitoring, e.g. feedback loop
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
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Abstract

【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置１は、半導体チップ２の表面２ａに形成されたソース電極パッド２ＳＰと、リード４Ｓを電気的に接続する金属クリップ（金属板）７を有している。金属クリップ７は、導電性接合材８Ｃを介してソース電極パッド２ＳＰと電気的に接続されるチップ接続部７Ｃ、導電性接合材８Ｌを介してリード４Ｓと電気的に接続されるリード接続部７Ｌ、およびチップ接続部７Ｃとリード接続部７Ｌの間に位置する中間部７Ｈを有する。また、中間部７Ｈとチップ接続部７Ｃの間には、連結部Ｄ１ａを挟んで、互いに反対側に配置された、せん断面Ｄ１ｂ、Ｄ１ｃを有する、段差部Ｄ１が設けられているものである。
【選択図】図６

Description

本発明は、半導体装置およびその製造技術に関し、例えば、半導体チップの電極と、外部端子を、金属板を介して電気的に接続する半導体装置に適用して有効な技術に関するものである。
特開２０１１−２２３０１６（特許文献１）には、半導体チップの電極パッドに、複数箇所に曲げ加工を施したリードを接続する半導体装置が記載されている。
また、特開２０１０−１２３６８６号公報（特許文献２）には、半導体チップの電極パッドとリード部を、金属板を介して電気的に接続した半導体装置が記載されている。
また、特開２００４−３３６０４３号公報（特許文献３）には、半導体チップの電極パッドとリードを電気的に接続する金属クリップを超音波ボンディングにより接続する方法が記載されている。
特開２０１１−２２３０１６号公報 特開２０１０−１２３６８６号公報 特開２００４−３３６０４３号公報
本願発明者は、電源回路などに組み込まれる半導体装置である、所謂、パワー半導体装置の性能向上について検討を行っている。パワー半導体装置では、半導体チップの電極と外部端子であるリードの間を、金属板を介して電気的に接続することで、金属細線であるワイヤを介して接続する場合と比較して、導通経路のインピーダンス成分を低減することができる。ところが、上記金属板は、導電性の接合材を介して半導体チップの電極およびリードと電気的に接続されるので、金属板の形状によっては、半導体装置の信頼性の点で課題が生じることを本願発明者は見出した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、半導体チップの表面に形成された電極と、リードを電気的に接続する金属板を有している。上記金属板は、第１の導電性接合材を介して上記電極と電気的に接続されるチップ接続部、第２の導電性接合材を介して上記リードと電気的に接続されるリード接続部、および上記チップ接続部と上記リード接続部の間に位置する中間部を有する。また、上記中間部と上記チップ接続部の間には、連結部を挟んで、互いに反対側に配置された第１および第２せん断面を有する、第１段差部が設けられているものである。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
半導体装置が組み込まれた電源回路の構成例を示す説明図である。 図１に示す電界効果トランジスタの素子構造例を示す要部断面図である。 図１に示す半導体装置の上面図である。 図３に示す半導体装置の下面図である。 図３に示す封止体を取り除いた状態で、半導体装置の内部構造を示す平面図である。 図５のＡ−Ａ線に沿った断面図である。 図５に示す半導体チップのゲート電極とリードの接続状態を示す拡大断面図である。 図６に示す金属クリップに段差部を形成する直前の状態を示す拡大断面図である。 図８に示す金属クリップにプレス加工を施して段差部を形成した状態を示す拡大断面図である。 図１〜図９を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１０に示すリードフレーム準備工程で準備するリードフレームの全体構造を示す平面図である。 図１１に示すデバイス領域１個分の拡大平面図である。 図１２のＡ−Ａ線に沿った拡大断面図である。 図１２に示すチップ搭載部上に半導体チップを搭載した状態を示す拡大平面図である。 図１４のＡ−Ａ線に沿った拡大断面図である。 図１４に示す半導体チップとリードを、金属クリップを介して電気的に接続した状態を示す拡大平面図である。 図１６のＡ−Ａ線に沿った拡大断面図である。 図１７に示す金属クリップを接続する領域上に、クリップボンド材をそれぞれ配置した状態を示す拡大断面図である。 半導体チップ上に金属クリップを配置した状態を示す拡大断面図である。 リードフレームに金属クリップを押し付けた状態を示す拡大断面図である。 図１６に示す半導体チップとリードをワイヤを介して電気的に接続した状態を示す拡大平面図である。 図２１のＡ−Ａ線に沿った拡大断面図である。 半導体チップおよび金属クリップを封止する封止体を形成した状態を示す拡大平面図である。 図２３のＡ−Ａ線に沿った拡大断面において、成形金型内にリードフレームが配置された状態を示す拡大断面図である。 図２４に示すタブおよびリードの封止体からの露出面に金属膜を形成した状態を示す拡大断面図である。 図２３に示すリードフレームを個片化した状態を示す拡大平面図である。 図６に対する変形例である半導体装置の断面図である。 図６に対する他の変形例である半導体装置の断面図である。 図６に対する他の変形例である半導体装置の断面図である。 図６に示す半導体装置とは別の検討例を示す断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
（実施の形態）
＜回路構成例＞
本実施の形態では、半導体チップの電極に金属板が接合された半導体装置の一例として、例えば電子機器の電源回路に、スイッチング回路として組み込まれる半導体装置を取り上げて説明する。また、半導体パッケージの態様として、四角形の平面形状を成す封止体の下面において、チップ搭載部および複数のリードの一部が露出する、ＳＯＮ（Small Outline Non-leaded package）型の半導体装置に適用した実施態様を取り上げて説明する。
図１は、本実施の形態で説明する半導体装置が組み込まれた電源回路の構成例を示す説明図である。なお、図１では、本実施の形態の半導体装置が組み込まれた電源回路の一例として、スイッチング電源回路（例えばＤＣ−ＤＣコンバータ）の構成例を示している。
図１に示す電源回路１０は、半導体スイッチング素子のオン、オフ時間比率（デューティ比）を利用して電力を変換、または調整する電源装置である。図１に示す例では、電源回路１０は、直流電流を異なる値の直流電流に変換するＤＣ−ＤＣコンバータである。このような電源回路１０は、電子機器の電源回路として用いられる。
電源回路１０は、半導体スイッチング素子が内蔵された複数（図１では２個）の半導体装置１、および半導体装置１の駆動を制御する制御回路ＣＴを備えた半導体装置９を有している。また、電源回路１０は、入力電源２２、および入力電源２２から供給されたエネルギー（電荷）を一時的に蓄えて、その蓄えたエネルギーを電源回路１０の主回路に供給する電源である入力コンデンサ２３を有している。入力コンデンサ２３と入力電源２２は並列接続されている。
また、電源回路１０は、電源回路１０の出力（負荷２４の入力）に電力を供給する素子であるコイル２５、およびコイル２５と負荷２４とを結ぶ出力配線と基準電位（例えば接地電位ＧＮＤ）供給用の端子との間に電気的に接続されている出力コンデンサ２６を有している。コイル２５は、出力配線を介して負荷２４と電気的に接続されている。
なお、図１に示すＶＩＮは入力電源、ＧＮＤは基準電位（例えば接地電位で０Ｖ）、Ｉｏｕｔは出力電流、Ｖｏｕｔは出力電圧を示している。また、図１に示すＣｉｎは入力コンデンサ２３、Ｃｏｕｔ２６は出力コンデンサ、をそれぞれ示している。
半導体装置９は、２つのドライバ回路ＤＲ１、ＤＲ２と、ドライバ回路ＤＲ１、ＤＲ２にそれぞれ制御信号を送る制御回路ＣＴを有している。また、半導体装置１は、スイッチング素子として、ハイサイド用とローサイド用の電界効果トランジスタを有している。詳しくは、ハイサイド用の半導体装置１Ｈは、ハイサイド用のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２ＨＱを有している。またローサイド用の半導体装置１Ｌは、ローサイド用のＭＯＳＦＥＴ２ＬＱを有している。
図２では、パワートランジスタの例として、ＭＯＳＦＥＴを取り上げて説明するが、パワートランジスタは種々の変形例を適用することができる。例えば、図１に示すＭＯＳＦＥＴ２ＨＱ、２ＬＱに代えて、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）を用いることもできる。
また、上記したＭＯＳＦＥＴは、ゲート絶縁膜上に導電性材料からなるゲート電極が配置された構造の電界効果トランジスタを広く表わす用語として記載している。したがって、ＭＯＳＦＥＴと記載した場合でも、酸化膜以外のゲート絶縁膜を除外するものではない。また、ＭＯＳＦＥＴと記載した場合でも、例えばポリシリコンなど、金属以外のゲート電極材料を除外するものではない。
制御回路ＣＴは、ＭＯＳＦＥＴ２ＨＱ、２ＬＱの動作を制御する回路であり、例えばＰＷＭ（Pulse Width Modulation）回路によって構成されている。このＰＷＭ回路は、指令信号と三角波の振幅とを比較してＰＷＭ信号（制御信号）を出力する。このＰＷＭ信号により、ＭＯＳＦＥＴ２ＨＱ、２ＬＱ（すなわち、電源回路１０）の出力電圧（すなわち、ＭＯＳＦＥＴ２ＨＱ、２ＬＱの電圧スイッチオンの幅（オン時間）が制御されるようになっている。
この制御回路ＣＴの出力は、半導体装置９が有する半導体チップ２Ｓに形成された配線を介してドライバ回路ＤＲ１、ＤＲ２の入力に電気的に接続されている。ドライバ回路ＤＲ１、ＤＲ２のそれぞれの出力は、それぞれＭＯＳＦＥＴ２ＨＱのゲート電極ＨＧおよびＭＯＳＦＥＴ２ＬＱのゲート電極ＬＧに電気的に接続されている。
ドライバ回路ＤＲ１、ＤＲ２は、制御回路ＣＴから供給されたパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号に応じて、それぞれＭＯＳＦＥＴ２ＨＱ、２ＬＱのゲート電極ＨＧ、ＬＧの電位を制御し、ＭＯＳＦＥＴ２ＨＱ、２ＬＱの動作を制御する回路である。一方のドライバ回路ＤＲ１の出力は、ＭＯＳＦＥＴ２ＨＱのゲート電極ＨＧに電気的に接続されている。他方のドライバ回路ＤＲ２の出力は、ＭＯＳＦＥＴ２ＬＱのゲート電極ＬＧに電気的に接続されている。この制御回路ＣＴおよび２つのドライバ回路ＤＲ１、ＤＲ２は、例えば一つの半導体チップ２Ｓに形成されている。なお、ＶＤＩＮはドライバ回路ＤＲ１、ＤＲ２への入力電源を示している。
また、パワートランジスタであるＭＯＳＦＥＴ２ＨＱ、２ＬＱは、入力電源２２の高電位（第１の電源電位）供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２の電源電位）供給用の端子（第２電源端子）ＥＴ２との間に直列に接続されている。また、電源回路１０のＭＯＳＦＥＴ２ＨＱのソースＨＳと、ＭＯＳＦＥＴ２ＬＱのドレインＬＤとを結ぶ配線には、出力用電源電位を外部に供給する出力ノードＮが設けられている。この出力ノードＮは、出力配線を介してコイル２５と電気的に接続され、さらに出力配線を介して負荷２４と電気的に接続されている。
すなわち、ＭＯＳＦＥＴ２ＨＱは、そのソースＨＳ・ドレインＨＤ経路が、入力電源２２の高電位供給用の端子ＥＴ１と出力ノード（出力端子）Ｎとの間に直列に接続されている。また、ＭＯＳＦＥＴ２ＬＱは、そのソースＬＳ・ドレインＬＤ経路が出力ノードＮと基準電位供給用の端子ＥＴ２との間に直列に接続されている。なお、図１ではＭＯＳＦＥＴ２ＨＱ、２ＬＱにはそれぞれ寄生ダイオード（内部ダイオード）を示している。
電源回路１０では、ＭＯＳＦＥＴ２ＨＱ、２ＬＱで同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のＭＯＳＦＥＴ２ＨＱがオンの時、端子ＥＴ１からＭＯＳＦＥＴ２ＨＱを通じて出力ノードＮに電流（第１電流）Ｉ１が流れる。一方、ハイサイド用のＭＯＳＦＥＴ２ＨＱがオフの時、コイル２５の逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にローサイド用のＭＯＳＦＥＴ２ＬＱをオンすることで、電圧降下を少なくすることができる。
ＭＯＳＦＥＴ（第１電界効果トランジスタ、パワートランジスタ）２ＨＱは、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイル２５にエネルギーを蓄えるためのスイッチ機能を有している。このハイサイド用のＭＯＳＦＥＴ２ＨＱは、半導体チップ２Ｓとは別の半導体チップ２Ｈに形成されている。
一方、ＭＯＳＦＥＴ（第２電界効果トランジスタ、パワートランジスタ）２ＬＱは、ローサイドスイッチ（低電位側：第２動作電圧；以下、単にローサイドという）用の電界効果トランジスタであり、制御回路ＣＴからの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、ＭＯＳＦＥＴ２ＬＱは、電源回路１０の整流用のトランジスタである。
また、図２に示すように、ハイサイド用のＭＯＳＦＥＴ２ＨＱおよびローサイド用のＭＯＳＦＥＴ２ＬＱは、例えば、ｎチャネル型の電界効果トランジスタにより形成されている。図２は、図１に示す電界効果トランジスタの素子構造例を示す要部断面図である。
図２に示す例では、例えばｎ型単結晶シリコンから成る半導体基板ＷＨの主面Ｗａ上に、ｎ−型のエピタキシャル層ＥＰが形成されている。この半導体基板ＷＨおよびエピタキシャル層ＥＰは、ＭＯＳＦＥＴ２ＨＱ、２ＬＱのドレイン領域（図１に示すドレインＨＤ、ＬＤ）を構成する。このドレイン領域は、図１に示す半導体チップ２Ｈ、２Ｌの裏面側に形成されたドレイン電極２ＤＰと電気的に接続されている。
エピタキシャル層ＥＰ上には、ｐ−型の半導体領域であるチャネル形成領域ＣＨが形成され、このチャネル形成領域ＣＨ上には、ｎ＋型の半導体領域であるソース領域ＳＲが形成されている。そして、ソース領域ＳＲの上面からチャネル形成領域ＣＨを貫通し、エピタキシャル層ＥＰの内部に達するトレンチ（開口部、溝）ＴＲ１が形成されている。
また、トレンチＴＲ１の内壁にはゲート絶縁膜ＧＩが形成されている。また、ゲート絶縁膜ＧＩ上には、トレンチＴＲ１を埋め込むように積層されたゲート電極ＨＧ、ＬＧが形成されている。ゲート電極ＨＧ、ＬＧは、図示しない引出配線を介して、図１に示す半導体チップ２Ｈ、２Ｌのゲート電極パッド２ＧＰと電気的に接続されている。
また、ゲート電極ＨＧ、ＬＧが埋め込まれたトレンチＴＲ１の、ソース領域ＳＲを挟んだ隣には、ボディコンタクト用のトレンチ（開口部、溝）ＴＲ２が形成されている。図２に示す例では、トレンチＴＲ１の両隣にトレンチＴＲ２が形成されている。また、トレンチＴＲ２の底部には、ｐ＋型の半導体領域であるボディコンタクト領域ＢＣが形成されている。ボディコンタクト領域ＢＣを設けることで、ソース領域ＳＲをエミッタ領域、チャネル形成領域ＣＨをベース領域、エピタキシャル層ＥＰをコレクタ領域とする寄生バイポーラトランジスタのベース抵抗を低減することができる。
なお、図２に示す例では、ボディコンタクト用のトレンチＴＲ２を形成することで、ボディコンタクト領域ＢＣの上面の位置がソース領域ＳＲの下面よりも下方（チャネル形成領域ＣＨの下面側）に位置するように構成している。しかし、図示は省略するが、変形例として、ボディコンタクト用のトレンチＴＲ２を形成せず、ソース領域ＳＲとほぼ同じ高さにボディコンタクト領域ＢＣを形成しても良い。
また、ソース領域ＳＲおよびゲート電極ＨＧ、ＬＧ上には、絶縁膜ＩＬが形成されている。また絶縁膜ＩＬ上およびボディコンタクト用のトレンチＴＲ２の内壁を含む領域には、バリア導体膜ＢＭが形成されている。また、バリア導体膜ＢＭ上には配線ＣＬが形成されている。配線ＣＬは、図１に示す半導体チップ２Ｈ、２Ｌの表面に形成されるソース電極パッド２ＳＰと電気的に接続されている。
また、配線ＣＬはバリア導体膜ＢＭを介してソース領域ＳＲおよびボディコンタクト領域ＢＣの両方と電気的に接続されている。つまり、ソース領域ＳＲとボディコンタクト領域ＢＣは、導電位になっている。これにより、ソース領域ＳＲとボディコンタクト領域ＢＣの間の電位差に起因して上記した寄生バイポーラトランジスタがオンすることを抑制できる。
また、ＭＯＳＦＥＴ２ＨＱ、２ＬＱは、チャネル形成領域ＣＨを挟んで、厚さ方向にドレイン領域とソース領域ＳＲが配置されるので、厚さ方向にチャネルが形成される（以下、縦型チャネル構造と呼ぶ）。この場合、主面Ｗａに沿ってチャネルが形成される電界効果トランジスタと比較して、平面視における、素子の占有面積を低減できる。このため、ハイサイド用のＭＯＳＦＥＴ２ＨＱに上記した縦型チャネル構造を適用することにより、半導体チップ２Ｈ（図１参照）の平面サイズを低減できる。
また、上記した縦型チャネル構造の場合、半導体チップ２の厚さを薄くすることにより、オン抵抗を低減することができる。特に、ローサイド用のＭＯＳＦＥＴ２ＬＱは、動作時のオン時間（電圧を印加している間の時間）が、ハイサイド用のＭＯＳＦＥＴ２ＨＱのオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。そこで、ローサイド用のＭＯＳＦＥＴ２ＬＱに、上記した縦型チャネル構造を適用することで、ローサイド用の電界効果トランジスタのオン抵抗を小さくできる。この結果、図１に示す電源回路１０に流れる電流が増大しても電圧変換効率を向上させることができる点で好ましい。
なお、図２では、電界効果トランジスタの素子構造を示す図であって、図１に示す半導体チップ２Ｈ、２Ｌでは、例えば図２に示すような素子構造を有する複数の電界効果トランジスタが、並列接続されている。これにより、例えば１アンペアを越えるような大電流が流れるパワーＭＯＳＦＥＴを構成することができる。
＜半導体装置＞
次に、図に示す半導体装置１のパッケージ構造について説明する。図３は、図１に示す半導体装置の上面図である。また、図４は、図３に示す半導体装置の下面図である。また、図５は、図３に示す封止体を取り除いた状態で、半導体装置の内部構造を示す平面図である。また、図６は、図５のＡ−Ａ線に沿った断面図である。また、図７は、図５に示す半導体チップのゲート電極とリードの接続状態を示す拡大断面図である。
図３〜図７に示すように、半導体装置１は、半導体チップ２（図５、図６参照）、半導体チップ２が搭載されるタブ３（図４〜図６参照）、および外部端子である複数のリード４（図４〜図６参照）を有している。また、半導体チップ２、タブ３の上面３ａおよび複数のリードの上面４ａは、封止体（樹脂体）５により、一括して封止されている。
半導体チップ２は、図１を用いて説明した電源回路１０のハイサイド用のスイッチング素子であるＭＯＳＦＥＴ２ＨＱが形成された半導体チップ２Ｈ、あるいは、ローサイド用のスイッチング素子であるＭＯＳＦＥＴ２ＬＱが形成された半導体チップ２Ｌに該当する。図６に示すように、半導体チップ２は、表面２ａと、表面２ａの反対側に位置する裏面２ｂを有している。また、図５に示すように半導体チップ２の表面２ａには、図１に示すソースＨＳまたはソースＬＳに対応するソース電極パッド２ＳＰと、図１に示すゲート電極ＨＧまたはゲート電極ＬＧに対応するゲート電極パッド２ＧＰが形成されている。一方、図６に示すように半導体チップ２の裏面２ｂには、図１に示すドレインＨＤまたはドレインＬＤに対応するドレイン電極２ＤＰが形成されている。図６に示す例では、半導体チップ２の裏面２ｂ全体が、ドレイン電極２ＤＰになっている。
上記したように、半導体チップ２を縦型チャネル構造とした場合、半導体チップ２の厚さを薄く（図６に示す表面２ａと裏面２ｂの距離を小さく）することにより、オン抵抗を低減することができる。図６に示す例では、例えば半導体チップ２の厚さは、１００μｍ〜１５０μｍ程度である。
また、図５および図６に示すように、半導体装置１は、半導体チップ２が搭載されるタブ（チップ搭載部）３を有する。図６に示すように、タブ３は、半導体チップ２が導電性接合材（導電性部材）６を介して搭載された上面（チップ搭載面）３ａと、上面３ａとは反対側の下面（実装面）３ｂを有している。また、図５に示すように、タブ３は、ドレイン端子であるリード４Ｄと一体に形成される。リード４Ｄは、図１に示すドレインＨＤまたはドレインＬＤと電気的に接続される外部端子であって、端子ＥＴ１またはノードＮに接続される。また、図６に示すように半導体チップ２の裏面２ｂに形成されたドレイン電極２ＤＰは、導電性接合材６を介してタブ３と電気的に接続される。
また、図５に示す例では、半導体チップ２の平面サイズ（表面２ａの面積）は、タブ３の平面サイズ（上面３ａの面積）よりも小さい。また、図４および図６に示すように、タブ３の下面３ｂは、封止体５の下面５ｂにおいて、封止体５から露出している。また、タブ３の露出面には、半導体装置１を図示しない実装基板に実装する際に、接合材となる半田材の濡れ性を向上させるための金属膜（外装めっき膜）ＳＤが形成されている。
このようにタブ３の平面サイズを大きくし、かつ、タブ３の下面３ｂを封止体から露出させることにより、半導体チップ２で発生した熱の放熱効率を向上させることができる。また、タブ３の平面サイズを大きくし、かつ、タブ３の下面３ｂを封止体から露出させることにより、タブ３を外部端子の一部として利用する場合のインピーダンス成分を低減できる。
また、外部端子であるリード４Ｄとしてのタブ３の下面３ｂを封止体５から露出させることにより、電流が流れる導通経路の断面積を大きくすることができる。このため、導通経路中のインピーダンス成分を低減することができる。特に、リード４Ｄは、図１を用いて説明した出力ノードＮに対応する外部端子である。このため、リード４Ｄに接続される導通経路のインピーダンス成分を低減することにより、出力配線の電力損失を直接的に低減できる点で好ましい。
また、図５および図６に示す導電性接合材６は半導体チップ２をタブ３上に固定し、かつ半導体チップ２とタブ３を電気的に接続するための導電性部材（ダイボンド材）である。導電性接合材６としては、例えば、熱硬化性樹脂中に、複数（多数）の銀（Ａｇ）粒子などの導電性粒子を含有させた、所謂、銀（Ａｇ）ペーストと呼ばれる導電性の樹脂材、あるいは半田材を用いることができる。
半導体装置１を図示しない実装基板（マザーボード）に実装する際には、半導体装置１の複数のリード４と実装基板側の図示しない端子を電気的に接続する接合材として、例えば半田材などを用いる。図５および図６に示す、例えば半田から成る外装めっき膜である金属膜ＳＤは、接合材としての半田材の濡れ性を向上させる観点から半導体装置１の端子の接合面にそれぞれ形成されている。
半導体装置１を実装する工程では、図示しない半田材を溶融させてリード４と図示しない実装基板側の端子にそれぞれ接合するため、リフロー処理と呼ばれる加熱処理が施される。導電性接合材６として、樹脂中に導電性粒子を混合させた導電性接着材を用いる場合、上記リフロー処理の処理温度を任意に設定しても、導電性接合材は溶融しない。このため、半導体チップ２とタブ３の接合部の導電性接合材６が、半導体装置１の実装時に再溶融することによる不具合を防止できる点で好ましい。
一方、半導体チップ２とタブ３を接合する導電性接合材６として、半田材を用いる場合には、半導体装置１の実装時に再溶融することを抑制するため、実装時に用いる接合材の融点よりも融点が高い材料を用いることが好ましい。このように、ダイボンド材である導電性接合材６に半田材を用いる場合材料選択に制約が生じるが、導電性接着材を用いた場合よりも電気的接続信頼性を向上させられる点では好ましい。
また、図４および図５に示すように、タブ３は、吊りリードＴＬを含む複数のリード４により支持されている。この吊りリードＴＬは、半導体装置１の製造工程において、リードフレームの枠部にタブ３を固定するための支持部材である。
また、図５および図６に示すように、半導体チップ２のソース電極パッド２ＳＰとリード４Ｓは、金属クリップ（導電性部材、金属板）７を介して電気的に接続されている。金属クリップ７は、図１に示すハイサイド用のＭＯＳＦＥＴ２ＨＱのソースＨＳと出力ノードＮの間、あるいは、ローサイド用のＭＯＳＦＥＴ２ＬＱのソースＬＳと端子ＥＴ２の間、を接続する配線に相当する導電性部材であって、例えば銅（Ｃｕ）から成る。
金属クリップ７は、導電性接合材８Ｃを介して半導体チップ２のソース電極パッド２ＳＰと電気的に接続されるチップ接続部７Ｃを有している。また、金属クリップ７は、導電性接合材８Ｌを介してリード４Ｓと電気的に接続される金属クリップ７はリード接続部７Ｌを有している。また、金属クリップ７は、チップ接続部７Ｃとリード接続部７Ｌの間に位置する中間部７Ｈを有している。金属クリップ７は、図５に示すＸ方向に沿って配置される、金属クリップ７のソース電極パッド２ＳＰとリード４Ｓを結ぶ長さ方向と、Ｘ方向と直交するＹ方向に沿って配置される幅方向を有している。
詳細は後述するが、中間部７Ｈは、半導体装置１の製造工程において、金属クリップ７を搬送する際に、図示しない保持治具により吸着保持される、被保持面７Ｈａを有している。チップ接続部７Ｃ、中間部７Ｈ、およびリード接続部７Ｌは、図５に示すように平面視において、Ｘ方向に沿って、半導体チップ２のソース電極パッド２ＳＰ上から、チップ接続部７Ｃ、中間部７Ｈ、およびリード接続部７Ｌの順で配置されている。
また、金属クリップ７は、ソース電極パッド２ＳＰとリード４Ｓを電気的に接続する導通経路となるので、抵抗成分を低減する観点から厚くすることが好ましい。図６に示す例では、金属クリップ７の厚さは、半導体チップ２の厚さよりも厚く、例えば２００μｍ程度である。
金属クリップ７の詳細な構成および金属クリップ７の構成により得られる効果については、後で詳細に説明する。
また、図５および図６に示す導電性接合材８Ｌ、８Ｃは、金属クリップ７をリード４Ｓ上および半導体チップ２のソース電極パッド２ＳＰ上に固定し、かつ半導体チップ２と金属クリップ７、およびリード４Ｓと金属クリップ７、をそれぞれ電気的に接続するための導電性部材である。導電性接合材６としては、例えば、熱硬化性樹脂中に、複数（多数）の銀（Ａｇ）粒子などの導電性粒子を含有させた、所謂、銀（Ａｇ）ペーストと呼ばれる導電性の樹脂材、あるいは半田材を用いることができる。
また、図５および図６に示すように、半導体装置１は、半導体チップ２と電気的に接続された外部端子であるリード（板状リード部材）４Ｓを有している。リード４Ｓは、金属クリップ７を接続する接続部（金属板接続部）４Ｂ、および半導体装置１を図示しない実装基板に実装する際の実装部となる複数（図５の例では３個）の端子部４Ｔを有している。複数の端子部４Ｔは、接続部４Ｂを介して連結されている。
接続部４Ｂは、導電性接合材８Ｌを介して金属クリップ７のリード接続部７Ｌが接続される接続面（金属板接続面、上面）４Ｂａおよび接続面４Ｂａの反対側に位置する下面４Ｂｂを有している。また、端子部４Ｔは、実装面である下面４Ｔｂ、および下面４Ｔｂの反対側に位置する上面４Ｔａを有している。また、リード４Ｓの接続面４Ｂａには、リード４Ｓに対する導電性接合材８Ｃの濡れ性を向上させる金属膜４ＢＭが形成されている。金属膜４ＢＭは、リード４Ｓの基材（例えば銅）よりも導電性接合材８Ｌ（例えば半田）に対する濡れ性が良好な材料で構成され、例えば銀（Ａｇ）あるいはニッケル（Ｎｉ）等を例示することができる。
また、図６に示すように、リード４Ｓの接続部４Ｂの接続面４Ｂａの高さは、リード４Ｓの端子部４Ｔの上面４ａよりも高い位置に配置されている。詳しくは、接続部４Ｂの接続面４Ｂａと端子部４Ｔの上面４ａの間には、接続面４Ｂａの高さが端子部４Ｔの上面４ａの高さよりも高くなるように設けられた折り曲げ部（または傾斜部）４ＴＷが設けられている。このため、接続部４Ｂの下面４Ｂｂは、封止体５に覆われている。言い換えれば、リード４Ｓの接続部４Ｂは、封止体５によって封止されている。このようにリード４Ｓの一部を封止体５で封止することにより、リード４Ｓが封止体５から脱落し難くなる。この結果、半導体装置１の電気的接続信頼性を向上させることができる。
また、図５および図７に示すように、タブ３の隣には、半導体チップ２のゲート電極パッド２ＧＰと電気的に接続される外部端子であるリード４Ｇが配置される。リード４Ｇは、タブ３と離間して設けられている。また、図７に示すように、リード４Ｇは、ワイヤ７ＧＷが接合されるボンディング領域である接続部（ワイヤ接続部）４Ｂ、および半導体装置１を図示しない実装基板に実装する際の外部端子となる端子部４Ｔを有している。
また、図７に示すように、接続部４Ｂの接続面４Ｂａの高さは、リード４Ｇの実装面である下面４Ｔｂの反対側に位置する上面４Ｔａよりも高い位置に配置されている。詳しくは、接続部４Ｂの接続面４Ｂａと端子部４Ｔの上面４Ｔａの間には、接続面４Ｂａの高さが端子部４Ｔの上面４ａの高さよりも高くなるように設けられた折り曲げ部（または傾斜部）４ＴＷが設けられている。このため、上記したリード４Ｓと同様に、リード４Ｇの接続部４Ｂは、封止体５によって封止されている。このようにリード４Ｇの一部を封止体５で封止することにより、リード４Ｇが封止体５から脱落し難くなる。この結果、半導体装置１の電気的接続信頼性を向上させることができる。
また、図６に示すリード４Ｓや図７に示すリード４Ｇの接続部４Ｂの下面４Ｂｂが、それぞれ封止体５に覆われるようにする形状には、リード４Ｓ、４Ｇに曲げ加工を施す方法やエッチング処理を施す方法など、種々の変形例がある。図６および図７に示す例では、リード４Ｓ、４Ｇの一部に曲げ加工を施す方法を採用している。このため、接続部４Ｂの厚さは、端子部４Ｔの厚さと同じ厚さになっている。言い換えれば、リード４Ｓ、４Ｇの厚さ方向において、接続面４Ｂａから接続面４Ｂａの直下の下面４Ｂｂまでの厚さは、端子部４Ｔの上面４Ｔａから上面４Ｔａの直下の下面４Ｔｂまでの厚さと等しい。このように、リード４Ｓ、４Ｇに曲げ加工を施す方法は、リードフレームを製造する段階で、容易に加工できる点で好ましい。
ところで、リード４Ｇおよびゲート電極パッド２ＧＰは、図１に示すドライバ回路ＤＲ１、またはドライバ回路ＤＲ２の出力端子と電気的に接続される。また、リード４Ｇおよびゲート電極パッド２ＧＰには、図２に示すＭＯＳＦＥＴ２ＨＱのゲート電極ＨＧ、またはゲート電極ＬＧの電位を制御する信号が供給される。このため、他のリード４（図５に示すリード４Ｄ、４Ｓ）と比較すると、リード４Ｇに流れる電流は相対的に小さい。このため、リード４Ｇと、ゲート電極パッド２ＧＰは、金属細線であるワイヤ（導電性部材）７ＧＷを介して電気的に接続される。
例えば、図７に示す例では、ゲート電極パッド２ＧＰの最表面に形成された金属膜（例えばアルミニウム膜、あるいは金膜）に、例えば金（Ａｕ）から成るワイヤ７ＧＷの一端（例えば第１ボンド部）が接合されている。また、リード４Ｇの接続部４Ｂの接続面４Ｂａには、ワイヤ７ＧＷとリード４Ｇの基材の接続強度を向上させることができる金属膜４ＢＭが形成される。そして、ワイヤ７ＧＷの上記一端とは反対側の他端（例えば第２ボンド部）が金属膜４ＢＭを介してリード４Ｇの基材と電気的に接続されている。リード４Ｇの基材は例えば銅（Ｃｕ）から成り、金属膜４ＢＭは例えば銀（Ａｇ）、から成る。
一方、リード４Ｓ、リード４Ｄに流れる電流は、リード４Ｇに流れる電流よりも大きい。このため、導通経路の断面積を大きくして、抵抗成分を低減する観点から、図５および図６に示す例ではリード４Ｓはワイヤ７ＧＷよりも断面積が大きい金属クリップ７が電気的に接続されている。また、半導体チップ２のドレイン電極２ＤＰ全体がタブ３上の導電性接合材６に覆われており、タブ３とリード４Ｄが一体に形成されている。このように、複数のリード４に流れる電流の大きさに応じて、電気的な接続方法を異ならせることで、半導体装置１のパッケージサイズを低減し、かつ、電力変換効率を向上させることができる。
また、リード４Ｓ、リード４Ｄ、およびタブ３は、大電流が流れる導通経路なので、導通経路の抵抗成分を低減させる観点から、厚くすることが好ましい。図６に示す例では、複数のリード４およびタブ３の厚さはそれぞれ２００μｍ〜２５０μｍ程度である。なお、半導体装置１の製造工程において、複数のリード４およびタブ３は、一枚の金属板を加工して形成するので、複数のリード４およびタブ３の厚さは同じ厚さになっている。例えば上記したように、リード４Ｇには、リード４Ｓやリード４Ｄと比較して、相対的に小さい電流が流れるが、リード４Ｇの厚さは、リード４Ｓ、リード４Ｄおよびタブ３の厚さと同じ厚さになっている。また、図６または図７に示すリード４の折り曲げ部４ＴＷは、曲げ加工により形成されるので、端子部４Ｔや接続部４Ｂとほぼ同じ厚さで形成されている。
また、図６に示すように、半導体チップ２、リード４Ｓの接続部４Ｂおよび金属クリップ７は、封止体５により封止される。また、図７に示すように、リード４Ｇの接続部４Ｂ、およびワイヤ７ＧＷは、封止体５により封止される。
封止体５は、複数の半導体チップ２、金属クリップ７およびワイヤ７ＧＷを封止する樹脂体であって、上面５ａ（図３、図６参照）および上面５ａの反対側に位置する下面（実装面）５ｂ（図４、図６参照）を有する。また図３、図４および図５に示すように、封止体５は平面視において四角形を成し、４つの側面５ｃを有している。
封止体５は、例えば、主としてエポキシ系樹脂などの熱硬化性樹脂により構成されている。また、封止体５の特性（例えば熱影響による膨張特性）を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子が樹脂材料中に混合されている場合もある。
＜金属クリップの詳細＞
次に、図５および図６に示す金属クリップ７の詳細について説明する。図５および図６に示すように金属クリップ７の中間部７Ｈとチップ接続部７Ｃの間には段差部Ｄ１が設けられている。図６に示すように、段差部Ｄ１を設けることにより、チップ接続部７Ｃの下面７Ｃｂとリード接続部７Ｌの下面７Ｌｂを異なる高さに配置することができる。この結果、リード４Ｓの接続面４Ｂａと、半導体チップ２の表面２ａ（厳密にはソース電極パッド２ＳＰの表面）の高さが異なっている場合であっても、その高低差を段差部Ｄ１により調整することができる。
また、中間部７Ｈとチップ接続部７Ｃの境界に段差部Ｄ１を設けると、導電性接合材８Ｃの広がり具合を制御し易くなる。導電性接合材８Ｃは、上記したように導電性接着材あるいは半田材であるが、いずれの場合でも、製造工程中に金属クリップ７のチップ接続部７Ｃの下面７Ｃｂに沿って濡れ広がる工程が含まれる。このため、チップ接続部７Ｃの下面７Ｃｂと中間部７Ｈの下面７Ｈｂが同じ高さで連続的に連なっている場合、液状（またはペースト状）の導電性接合材８Ｃが中間部７Ｈの下面７Ｈｂを伝って濡れ広がり易い。
一方、図６に示すように、中間部７Ｈとチップ接続部７Ｃの境界に段差部Ｄ１を設けた場合、チップ接続部７Ｃの下面７Ｃｂよりも中間部７Ｈの下面７Ｈｂの方が高い位置に配置されるので、導電性接合材８Ｃは中間部７Ｈ側には濡れ広がり難くなる。つまり、中間部７Ｈとチップ接続部７Ｃの境界に段差部Ｄ１を設けることで、導電性接合材８Ｃの広がり具合を制御し易くなる。
導電性接合材８Ｃは金属クリップ７と半導体チップ２のソース電極パッド２ＳＰを電気的に接続する接合材なので、電気的特性を安定化させる観点から、チップ接続部７Ｃとの密着面積を大きくすることが好ましい。図７に示すように段差部Ｄ１を設ければ、上記のように導電性接合材８Ｃの広がり具合を制御できるので、例えば、導電性接合材８Ｃの配置量を少なくしても、チップ接続部７Ｃと導電性接合材８Ｃの密着面積を大きくすることができる。
また、チップ接続部７Ｃと導電性接合材８Ｃの密着面積を大きくすると、チップ接続部７Ｃと導電性接合材８Ｃの接合強度を向上させることができる。この結果、チップ接続部７Ｃとソース電極パッド２ＳＰを電気的に接続する部分の、接続信頼性を向上させることができる。
また、導電性接合材８Ｃは、半導体チップ２のソース電極パッド２ＳＰ上に配置される導電性部材である。このため、導電性接合材８Ｃの配置量が多くなりすぎて、半導体チップ２の表面２ａの周縁部から溢れてしまった場合、裏面２ｂ側に回り込む。そして導電性部材である導電性接合材８Ｃが半導体チップ２の裏面２ｂ側に回り込むと、ソース電極パッド２ＳＰとドレイン電極２ＤＰが電気的に接続（短絡）してしまう懸念が生じる。半導体装置１の場合、上記したように段差部Ｄ１を設けることにより、導電性接合材８Ｃの広がり具合を制御できるので、導電性接合材８Ｃを介してソース電極パッド２ＳＰとドレイン電極２ＤＰが電気的に接続（短絡）してしまうことを防止または抑制できる。
一方、図６に示す例では、中間部７Ｈの下面７Ｈｂとリード接続部７Ｌの下面７Ｌｂは同じ高さになっている。このため、導電性接合材８Ｌの一部が中間部７Ｈまで広がる場合がある。しかし、リード４Ｓの接続部４Ｂはリード４Ｓの内側の先端（最も半導体チップ２に近い位置）に配置されているので、導電性接合材８Ｌが接続面４Ｂａの端部まで濡れ広がれば、それ以上は広がり難くなる。また、仮に、導電性接合材８Ｌが接続部４Ｂの下面４Ｂｂ側まで回り込んだ場合でも、異なる端子が短絡する懸念はない。したがって、中間部７Ｈとリード接続部７Ｌの境界には、段差部Ｄ１を設けなくても良い。
また、上記したように、段差部Ｄ１には、リード４Ｓの接続面４Ｂａと、半導体チップ２の表面２ａの高低差を調節する高さ調節機能と、導電性接合材８Ｃの広がり具合を制御する接合材の広がり制御機能がある。上記２つの機能のうち、高さ調節機能のみを考慮すれば、リード４Ｓの接続面４Ｂａの高さが半導体チップ２の表面２ａの高さと同じであれば、段差部Ｄ１を設けない構成も考えられる。しかし、上記した広がり制御機能を考慮した場合には、リード４Ｓの接続面４Ｂａの高さが半導体チップ２の表面２ａの高さと同じであっても、段差部Ｄ１を設けることが好ましい。この場合、必要に応じて、中間部７Ｈとリード接続部７Ｌの間にも図示しない段差部を設けることで、リード４Ｓの接続面４Ｂａと、半導体チップ２の表面２ａの高低差を調節することができる。
また、上記したように、電気的特性を安定化させる観点、あるいは、電気的接続信頼性を向上させる観点から、チップ接続部７Ｃと導電性接合材８Ｃの密着面積を大きくすることが好ましい。しかし、チップ接続部７Ｃと導電性接合材８Ｃの密着面積を大きくする場合、導電性接合材８Ｃを多く配置する必要があるので、ソース電極パッド２ＳＰ上から溢れださないように、導電性接合材８Ｃの広がる方向を制御することが重要になる。
そこで、図５に示すように、ソース電極パッド２ＳＰが平面視において長方形を成す場合には、長方形を成すソース電極パッド２ＳＰの長辺に沿って段差部Ｄ１が配置されるように金属クリップ７を配置することが好ましい。これにより、金属クリップ７の幅方向（図５の例ではＹ方向）に沿って段差部Ｄ１を形成すれば、チップ接続部７Ｃの面積を広くすることができる。
また、図５に示す例では、金属クリップ７は、Ｙ方向と直交するＸ方向に沿って互いに対向するように配置される側面７ｃ１および側面７ｃ２を有している。そして、段差部Ｄ１は、側面７ｃ１と側面７ｃ２を結ぶように形成されている。言い換えれば、金属クリップ７は、Ｙ方向に沿った幅方向を亘るように段差部Ｄ１が形成されている。このため、導電性接合材８Ｃの配置量を増やしても、導電性接合材８Ｃがリード４Ｓの方向に広がる量は、段差部Ｄ１により制限される。つまり、導電性接合材８Ｃの広がる方向を金属クリップ７の幅方向に亘って形成された段差部Ｄ１に制御することができるので、導電性接合材８Ｃの配置量を増やしても、導電性接合材８Ｃをソース電極パッド２ＳＰ上に留めることができる。
また、導電性接合材８Ｃと金属クリップ７の接合状態を容易に確認する観点からは、図５に示すように導電性接合材８Ｃが金属クリップ７の側面７ｃ１、７ｃ２において露出していることが好ましい。言い換えれば、導電性接合材８Ｃは、側面７ｃ１の少なくとも一部および側面７ｃ２の少なくとも一部を覆っていることが好ましい。これにより、導電性接合材８Ｃと金属クリップ７の接合状態を、例えば目視にて容易に確認することができるので、接合不良を低減し、製品の信頼性を向上させることができる。
ところで、単に、中間部７Ｈの下面７Ｈｂをチップ接続部７Ｃの下面７Ｃｂよりも高い位置に配置するためには、図６に示すような段差部Ｄ１を設ける方法の他、図３０に示す半導体装置Ｈ１のように構成する方法が考えられる。図３０は、図６に示す半導体装置とは別の検討例を示す断面図である。図３０に示す半導体装置Ｈ１は、金属クリップ７の中間部７Ｈとチップ接続部７Ｃの間に折り曲げ部（傾斜部）７ＴＷが設けられ、図６に示す段差部Ｄ１が設けられていない点で相違する。
本願発明者が、図３０に示す半導体装置Ｈ１のように、金属クリップ７の中間部７Ｈとチップ接続部７Ｃの間に折り曲げ部７ＴＷを設ける構成について検討した所、以下のような課題を見出した。
すなわち、折り曲げ部７ＴＷを設ける場合、折り曲げ部７ＴＷの配置スペースが必要になるため、中間部７Ｈの面積が相対的に小さくなる。中間部７Ｈは、半導体装置１の製造工程において、金属クリップ７を搬送する際に、図示しない保持治具により吸着保持される、被保持面７Ｈａを有している。このため、被保持面７Ｈａの面積が小さくなれば、金属クリップ７の位置合わせ精度が低下する。
一方、折り曲げ部７ＴＷを設け、かつ、被保持面７Ｈａの面積を十分に確保するためには、金属クリップ７の長さ（Ｘ方向に沿った長さ）を延ばす必要があるので、パッケージの平面サイズが増加してしまう。
特に、金属クリップ７の厚さを半導体チップ２の厚さよりも厚く、例えば２００μｍ程度以上にした場合、プレス加工により折り曲げ部７ＴＷを形成することが難しくなる。例えば、折り曲げ部７ＴＷの傾斜角度を急峻にすると加工精度が低下するので、チップ接続部７Ｃの下面７Ｃｂと中間部７Ｈの下面７Ｈｂの高低差の精度が低下する。また、図５に示すように金属クリップ７の幅方向に亘って図３０に示す折り曲げ部７ＴＷを形成する場合には、曲げ加工後の反発力が大きくなるので、加工精度が低下する。このため、折り曲げ部７ＴＷにより、チップ接続部７Ｃの下面７Ｃｂと中間部７Ｈの下面７Ｈｂの高低差を調整する場合には、平面視における折り曲げ部７ＴＷの面積を広くする必要が生じる。
一方、図５に示す半導体装置１が有する金属クリップは段差部Ｄ１により、チップ接続部７Ｃの下面７Ｃｂと中間部７Ｈの下面７Ｈｂの高低差を調整する。段差部Ｄ１は、例えば、図８および図９に示す方法により形成される。図８は、図６に示す金属クリップに段差部を形成する直前の状態を示す拡大断面図である。また、図９は図８に示す金属クリップにプレス加工を施して段差部を形成した状態を示す拡大断面図である。
図６に示す段差部Ｄ１は、図８および図９に示すように、それぞれ独立した治具（せん断治具）１１、１２で中間部７Ｈとチップ接続部７Ｃを押さえた状態でプレス加工を施すことにより形成される。
詳しくは、図８および図９に示すように、中間部７Ｈを治具１１で、チップ接続部７Ｃを治具１２で挟み込んで押さえる。治具１１は、上治具１１ａと下治具１１ｂを有し、上治具１１ａを中間部７Ｈの被保持面７Ｈａに、下治具１１ｂを中間部７Ｈの下面７Ｈｂに、それぞれ当接させた状態で中間部７Ｈを挟み込んで固定する。一方、治具１２は、上治具１２ａと下治具１２ｂを有し、上治具１２ａをチップ接続部７Ｃの上面７Ｃａに、下治具１２ｂをチップ接続部７Ｃの下面７Ｃｂに、それぞれ当接させた状態でチップ接続部７Ｈを挟み込んで固定する。
また、治具１１、１２は、互いに独立して移動させる事が可能な構造になっており、図８に矢印を付して模式的に示すように、金属クリップ７の厚さ方向に沿って治具１１、１２の相対的な位置関係をずらすことができる。図８に示すように、治具１１、１２で中間部７Ｈとチップ接続部７Ｃを押さえた状態で、金属クリップ７の厚さ方向に治具１１、１２に押圧力を印加する（すなわち、プレス加工を施す）。この時、金属クリップ７の中間部７Ｈとチップ接続部７Ｃの境界部分には、治具１１、１２から押圧力が集中的に印加されるので、中間部７Ｈとチップ接続部７Ｃの厚さ方向における位置関係がずらされる。
またこの時、金属クリップ７の中間部７Ｈとチップ接続部７Ｃの境界部分では、治具１１、１２から伝達された押圧力により、境界部分の一部がせん断変形する。ただし、治具１１、１２のずらし量を調整することにより、中間部７Ｈとチップ接続部７Ｃの境界部分を完全には切断せず、一部が連結された状態で残すことができる。
つまり、プレス加工を施すと、図９に示すように、金属クリップ７には、中間部７Ｈとチップ接続部７Ｃを連結する連結部Ｄ１ａと、連結部Ｄ１ａの下方に向かう、せん断面Ｄ１ｂと、連結部Ｄ１ａの上端から上方に向かう、せん断面Ｄ１ｃが、一括して形成される。図８および図９に示す段差部Ｄ１の形成方法を、以下では、ずらし加工法と呼んで説明する。
せん断面Ｄ１ｂは、下治具１１ｂが上方に押し込まれ、金属クリップ７の下面側の一部がせん断変形することにより形成された段差面であって、高さの異なる中間部７Ｈの下面７Ｈｂとチップ接続部７Ｃの下面７Ｃｂにそれぞれ連なる。また、せん断面Ｄ１ｂは、せん断変形により形成されるので、下面７Ｃｂや下面７Ｈｂとの間で成す角度を急峻にすることができる。例えば、下面７Ｃｂおよび下面７Ｈｂと、せん断面Ｄ１ｂが成す角度をそれぞれ９０°にすることができる。
また、せん断面Ｄ１ｃは、上治具１２ａが下方に押し込まれ、金属クリップ７の上面側の一部がせん断変形することにより形成された段差面であって、高さの異なる中間部７Ｈの被保持面７Ｈａとチップ接続部７Ｃの上面７Ｃａにそれぞれ連なる。また、せん断面Ｄ１ｃは、せん断変形により形成されるので、上面７Ｃａや被保持面７Ｈａとの間で成す角度を急峻にすることができる。例えば、上面７Ｃａおよび被保持面７Ｈａと、せん断面Ｄ１ｃが成す角度をそれぞれ９０°にすることができる。
このように、段差部Ｄ１は、上記したずらし加工法により形成するので、図５に示すように、平面視における段差部Ｄ１の配置スペースは殆ど必要ない。このため、チップ接続部７Ｃの下面７Ｃｂと中間部７Ｈの下面７Ｈｂの高低差を調整した場合でも、中間部７Ｈの被保持面７Ｈａの面積が小さくなることを防止または抑制できる。このため、図示しない保持治具により被保持面７Ｈａをしっかりと吸着保持することができるので、金属クリップ７と半導体チップ２、およびリード４Ｓの位置合わせ精度を向上させることができる。
また、上記したずらし加工法は、治具１１、１２で金属クリップ７を挟んだ状態で厚さ方向に変形させるので、変形用の治具の形状が異なる点を除けば、図３０に示す折り曲げ部７ＴＷを形成する工程と同様の工程で形成することができる。つまり、製造効率の低下を抑制できる。
また、上記したずらし加工法の場合、金属クリップ７の一部をせん断変形させるので、ずらし加工後の反発力、すなわち、加工後の金属クリップ７が元の形状に戻ろうとする力が極めて小さい（殆ど無い）。したがって、治具１１、１２の移動量を制御すれば、チップ接続部７Ｃの下面７Ｃｂと中間部７Ｈの下面７Ｈｂの高低差を精度良く制御することができる。
また、図６に示すように段差部Ｄ１が半導体チップ２のソース電極パッド２ＳＰ上に位置するように金属クリップ７が配置されている。言い換えれば、せん断面Ｄ１ｂは連結部Ｄ１ａの下端から半導体チップ２の表面２ａのソース電極パッド２ＳＰに向かうように形成されている。また、段差部Ｄ１のせん断面Ｄ１ｂの少なくとも一部は、導電性接合材８Ｃに覆われている。このように、段差部Ｄ１をソース電極パッド２ＳＰ上に配置すれば、導電性接合材８Ｃはチップ接続部７Ｃの下面７Ｃｂを伝って段差部Ｄ１まで広がるが、下面７Ｃｂと、せん断面Ｄ１ｂの境界は、急激に角度が変化する変局点となっているので、段差部Ｄ１よりも中間部７Ｈ側には導電性接合材８Ｃは広がり難くなる。
つまり、上記した導電性接合材８Ｃの広がりの程度を制御する観点から、図３０に示す折り曲げ部７ＴＷを設ける構成よりも、図６に示すように段差部Ｄ１を設ける構成の方が好ましい。図３０に示す折り曲げ部７ＴＷの下面の傾斜角度は、上記したように急峻にすることが難しいので、折り曲げ部７ＴＷの下面に沿って導電性接合材８Ｃが広がり易くなる。このため、導電性接合材８Ｃの配置量は厳密に制御する必要がある。また、導電性接合材８Ｃの配置量を厳密に制御した場合でも、導電性接合材８Ｃの広がり方向によっては、金属クリップ７とソース電極パッド２ＳＰの接続部分における接続信頼性の低下、あるいは電気的特性のばらつきなどの原因になる場合がある。
一方、図６に示すように上記したずらし加工法により形成した金属クリップ７を用いる場合には、段差部Ｄ１により導電性接合材８Ｃの広がり方向を確実に制御することができる。このため、金属クリップ７とソース電極パッド２ＳＰの接続部分における電気的特性を安定化させることができる。また、金属クリップ７とソース電極パッド２ＳＰの接続部分における電気的接続信頼性を向上させることができる。
また、上記したように、ソース電極パッド２ＳＰとリード４Ｓを電気的に接続する導通経路となるので、抵抗成分を低減する観点から厚くすることが好ましい。図６に示す例では、金属クリップ７の厚さ、すなわち、チップ接続部７Ｃ、中間部７Ｈおよびリード接続部７Ｌそれぞれの厚さは、半導体チップ２の厚さよりも厚く、例えば２００μｍ程度である。
また、段差部Ｄ１を上記したずらし加工法により形成する場合、連結部Ｄ１ａの厚さは、チップ接続部７Ｃ、中間部７Ｈおよびリード接続部７Ｌそれぞれの厚さよりも薄くなる。しかし、チップ接続部７Ｃと中間部７Ｈは、連結部Ｄ１ａにより繋がっているので、連結部Ｄ１ａが破断してチップ接続部７Ｃと中間部７Ｈが分離してしまう事を防止する観点からは、連結部Ｄ１ａの厚さは、せん断面Ｄ１ｂの高さ（厚さ）よりも大きくすることが好ましい。せん断面Ｄ１ｂの高さとは、金属クリップ７の厚さ方向におけるせん断面Ｄ１ｂの距離であって、下面７Ｈｂと下面７Ｃｂの高低差と同じ値である。
言い換えれば、金属クリップ７の厚さは、下面７Ｈｂと下面７Ｃｂの高低差の必要量に対して２倍以上の厚さにすることが好ましい。例えば、図６に示す例では、金属クリップ７の厚さは２００μｍなので、せん断面Ｄ１ｂの高さ（下面７Ｈｂと下面７Ｃｂの高低差）は１００μｍ未満の範囲で調整することができる。
また、導通経路としての連結部Ｄ１ａにおけるインピーダンス成分の局所的な低下を抑制する観点からは、連結部Ｄ１ａの厚さを半導体チップ２の厚さよりも厚くすることが特に好ましい。
＜半導体装置の製造方法＞
次に、図１〜図９を用いて説明した半導体装置１の製造工程について説明する。半導体装置１は、図１０に示すフローに沿って製造される。図１０は、図１〜図９を用いて説明した半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図１１〜図２５を用いて、以下に説明する。
＜リードフレーム準備工程＞
まず、図１０に示すリードフレーム準備工程では、図１１〜図１３に示すリードフレーム３０を準備する。図１１は、図１０に示すリードフレーム準備工程で準備するリードフレームの全体構造を示す平面図である。また、図１２は図１１に示すデバイス領域１個分の拡大平面図である。また、図１３は図１２のＡ−Ａ線に沿った拡大断面図である。
図１１に示すように、本工程で準備するリードフレーム３０は、外枠３０ｂの内側に複数（図１１では３２個）のデバイス領域３０ａを備えている。複数のデバイス領域３０ａは、それぞれ、図５に示す半導体装置１の１個分に相当する。リードフレーム３０は、複数のデバイス領域３０ａが行列状に配置された、所謂、多数個取り基材である。このように、複数のデバイス領域３０ａを備えるリードフレーム３０を用いることで、複数の半導体装置１を一括して製造することができるので、製造効率を向上させることができる。リードフレーム３０は、例えば銅（Ｃｕ）を主体とする金属部材から成る。
また、図１２に示すように各デバイス領域３０ａの周囲は枠部３０ｃに囲まれている。枠部３０ｃは、図１０に示す個片化工程までの間、デバイス領域３０ａ内に形成された各部材を支持する支持部である。
また、図１２および図１３に示すように各デバイス領域３０ａには、図５および図６を用いて説明したタブ３および複数のリード４が既に形成されている。複数のタブ３は吊りリードＴＬを介してデバイス領域３０ａの周囲に配置された枠部３０ｃと連結され、枠部３０ｃに支持されている。また、複数のリード４は、それぞれ枠部３０ｃに連結され、枠部３０ｃに支持されている。
図１２に示す例では、平面視において四角形を成すデバイス領域３０ａの一辺側から対向辺に向かって、複数のリード４Ｄ、複数のリード４Ｄと一体に形成されたタブ３およびリード４Ｓが順に並んでいる。また、リード４Ｓの隣にはリード４Ｇが配置されている。
また、リード４Ｓには、予め曲げ加工が施され、折り曲げ部４ＴＷが形成されている。言い換えれば、リード４Ｓの端子部４Ｔと一体に形成された金属板接続面である接続部４Ｂの接続面４Ｂａは、端子部４Ｔの上面４Ｔａよりも高い位置に配置されている。折り曲げ部４ＴＷは、例えばプレス加工により形成することができる。
なお、リードフレーム３０の厚さは、例えば２００μｍ〜２５０μｍと厚い。このため、リード４Ｓでは、接続部４Ｂと比較して、相対的に幅（Ｙ方向の長さ）が狭い部分（幅細部）に折り曲げ部４ＴＷが形成されている。このように幅が細い部分に折り曲げ部４ＴＷを形成する場合には、例えば接続部４ＢのようにＹ方向の幅が広い部分に折り曲げ部を形成するよりも傾斜角度を急峻にすることができる。
また、図１３に示すように、リード４Ｓの接続面４Ｂａには、金属膜４ＢＭが予め形成されている。また、図１２に示すように、リード４Ｇの接続部４Ｂの接続面４Ｂａには、金属膜４ＢＭが予め形成されている。金属膜４ＢＭは、例えばめっき法により形成することができる。
また、図示は省略するが、後述する半導体チップ搭載工程でダイボンド材として、半田材を用いる場合には、半田材の濡れ性を向上させる観点から、チップ搭載面であるタブ３の上面３ａ上にニッケル（Ｎｉ）や銀（Ａｇ）などの金属膜（図示は省略）を形成する方が好ましい。
本工程で準備するリードフレーム３０の上記以外の特徴は、図５〜図９を用いて説明した通りなので、重複する説明は省略する。
＜半導体チップ搭載工程＞
次に、図１０に示す半導体チップ搭載工程では、図１４および図１５に示すように、リードフレーム３０のタブ３に半導体チップ２を搭載する。図１４は、図１２に示すチップ搭載部上に半導体チップを搭載した状態を示す拡大平面図である。また、図１５は図１４のＡ−Ａ線に沿った拡大断面図である。
本工程では、複数のリード４Ｄと一体に形成されたタブ３上に、半導体チップ２を搭載する。図１５に示すように、半導体チップ２はドレイン電極２ＤＰが形成された裏面２ｂが、タブ３のチップ搭載面である上面３ａと対向するように、導電性接合材６を介して接着固定される。
導電性接合材６は半導体チップ２をタブ３上に固定し、かつ半導体チップ２とタブ３を電気的に接続するための導電性部材（ダイボンド材）である。導電性接合材６としては、例えば、半田材を用いることができる。半田材を用いる場合、例えば、半田成分を上記半田成分を活性化させるフラックス成分が混合され、ペースト状を成す、所謂ペースト半田を用いることができる。あるいは、ペースト半田よりも硬く、帯状に形成された、リボン半田や線状に形成されたワイヤ半田を用いることもできる。半田材を用いる場合には、ペースト半田、リボン半田、ワイヤ半田のいずれの場合も、半田成分を溶融させて、被接合物に接合するための、加熱処理（リフロー処理）が必要になる。
また、導電性接合材６の変形例としては、例えばエポキシ樹脂などの熱硬化性樹脂を含む樹脂材料中に複数の導電性粒子（例えば銀粒子）を混合させた導電性接着材を用いることもできる。導電性接着材を用いる場合、熱硬化性樹脂成分を硬化させる加熱処理（キュア処理）を行うことで、導電性接合材６を被接合物に接着固定する。このキュア処理は、上記したリフロー処理と比較して加熱温度が低いので、組立プロセスを低温化できる点で有利である。また、導電性接着材は一度硬化させた後は、再溶融し難いので、完成品を実装する際に用いる接合材（例えば半田材）の選択の自由度が向上する。
ただし、導電性接着材を用いる場合には、多数の導電性粒子を密着させることにより、導通経路を確保するので、電気的接続信頼性の観点からは、半田材の方が好ましい。
また、半導体チップ２の構造は、図１および図２を用いて既に説明したので、重複する説明は省略する。
＜クリップボンディング工程＞
次に、図１０に示すクリップボンディング工程では、図１６および図１７に示すように、半導体チップ２のソース電極パッド２ＳＰとリード４Ｓの接続部４Ｂの接続面４Ｂａを、金属クリップ７を介して電気的に接続する。図１６は、図１４に示す半導体チップとリードを、金属クリップを介して電気的に接続した状態を示す拡大平面図である。また、図１７は図１６のＡ−Ａ線に沿った拡大断面図である。また、図１８〜図２０は、図１７に示す金属クリップを接合する工程を順に示す拡大断面図である。
本工程では図８および図９を用いて説明した方法により、金属クリップ７に予め段差部Ｄ１を形成しておく。また、図示は省略するが、フレーム内に複数の金属クリップ７が固定された、金属クリップフレームを準備して、複数の金属フレーム７に対して一括してプレス加工を施せば、金属クリップ７の製造効率を向上させることができる。
本工程では、まず、図１８に示すように、金属クリップ７（図１７参照）を接続する領域であるリード４Ｓの接続面４Ｂａ上、および半導体チップ２のソース電極パッド２ＳＰ上に、クリップボンド材（金属板接合材）である導電性接合材８Ｌ、８Ｃをそれぞれ配置する。図１８に示す例では、ペースト状の半田材である導電性接合材８Ｌ、８Ｃを供給装置（シリンジ）１３から吐出することにより配置する例を示している。
次に、図１９に示すように、予め段差部Ｄ１が形成され、個片化された金属クリップ７を、リード４Ｓおよび半導体チップ２上に搬送する。この時、金属クリップ７を吸着保持する保持治具であるコレット１４により、中間部７Ｈの被保持面７Ｈａを吸着保持した状態で、図示しない搬送治具により搬送する。この時、リード接続部７Ｌの下面７Ｌｂがリード４Ｓ上の導電性接合材８Ｌと対向し、かつ、チップ接続部７Ｃの下面７Ｃｂがソース電極パッド２ＳＰの導電性接合材８Ｃと対向するように配置する。また、金属クリップ７の段差部Ｄ１がソース電極パッド２ＳＰ上に位置するように配置する。
上記したように、本実施の形態によれば、段差部Ｄ１の配置スペースが殆ど必要ないので、チップ接続部７Ｃとリード接続部７Ｌの間に配置される中間部７Ｈの被保持面７Ｈａは、十分な面積を確保することができる。このため、本工程では、金属クリップ７はコレット１４により、しっかりと吸着保持されるので、金属クリップ７の位置合わせを高精度で行うことができる。
次に、図２０に示すように、金属クリップ７をリードフレーム３０に向かって押し付ける。この時、導電性接合材８Ｌ、８Ｃとして、ペースト状の半田材や導電性接着材（例えば銀ペースト）を用いる場合には、導電性接合材８Ｌは、金属クリップ７のリード接続部７Ｌと、リード４Ｓの接続部４Ｂに挟まれて押し広げられる。また、導電性接合材８Ｃは、金属クリップ７のチップ接続部７Ｃと、半導体チップ２のソース電極パッド２ＳＰに挟まれて押し広げられる。なお、図２０では、コレット１４で押し付ける例を示しているが、金属クリップ７を押し付ける部材は、コレット１４とは別の治具（例えば押し付け専用治具、あるいは、加熱治具）を用いることができる。
次に、導電性接合材８Ｌ、８Ｃを加熱して、金属クリップ７とリード４Ｓ、および金属クリップ７とソース電極パッド２ＳＰを電気的に接続した状態で、固定する。導電性接合材８Ｌ、８Ｃとして、半田材を用いる場合には、リフロー工程として、金属クリップ７が載ったリードフレーム３０を半田材の融点以上の温度で加熱する。これにより、導電性接合材８Ｌ、８Ｃは溶融し、金属クリップ７、ソース電極パッド２ＳＰ、およびリード４Ｓの接続部４Ｂにそれぞれ接合される。この時、溶融した半田材は、半田材自身の表面張力によって成形される。このため、図２０に示すように、チップ接続部７Ｃと中間部７Ｈの境界に、段差部Ｄ１のせん断面Ｄ１ｂを設けると、導電性接合材８Ｃの周縁部では、せん断面Ｄ１ｂの一部を覆うようなフィレットが形成され、中間部７Ｈ側には広がり難くなる。
また、導電性接合材８Ｌ、８Ｃとして、半田材を用いる場合には、リフロー工程の後で、半田材を冷却する。これにより、導電性接合材８Ｌ、８Ｃは硬化して、金属クリップ７とリード４Ｓ、および金属クリップ７とソース電極パッド２ＳＰは電気的に接続した状態で、固定される。この時、図１６に示すように導電性接合材８Ｃが金属クリップ７の側面７ｃ１、７ｃ２を覆うフィレットを形成した場合、金属クリップ７のチップ接続部７Ｃを包むように導電性接合材８Ｃが密着するので、金属クリップ７の接合強度を向上させることができる。また、図２０に示す、せん断面Ｄ１ｂを覆うフィレットを形成することによっても、金属クリップ７の接合強度を向上させることができる。
なお、導電性接合材８Ｌ、８Ｃを接合しやすくするための活性化成分であるフラックスを用いる場合には、導電性接合材８Ｌ、８Ｃが硬化した後で、洗浄を行い、フラックスの残渣を除去する。
一方、導電性接合材８Ｌ、８Ｃとして、銀ペーストなどの導電性接着材を用いる場合には、キュア工程として、導電性接合材８Ｌ、８Ｃに含まれる熱硬化性樹脂成分を硬化させる。これにより、金属クリップ７とリード４Ｓ、および金属クリップ７とソース電極パッド２ＳＰは電気的に接続した状態で、固定される。一般に、熱硬化性樹脂が硬化する温度は、半田材の融点よりも低いので、キュア工程では、上記したリフロー工程よりも低い温度で硬化させることができる。
また、図１６に示すように導電性接合材８Ｃが金属クリップ７の側面７ｃ１、７ｃ２を覆うフィレットを形成した場合、金属クリップ７のチップ接続部７Ｃを包むように導電性接合材８Ｃが密着するので、金属クリップ７の接合強度を向上させることができる点は、導電性接着材の場合も同様である。また、せん断面Ｄ１ｂを覆うフィレットを形成することによっても、金属クリップ７の接合強度を向上させることができる。
以上の工程により、図１６および図１７に示すように、半導体チップ２のソース電極パッド２ＳＰとリード４Ｓの接続部４Ｂの接続面４Ｂａは、金属クリップ７を介して電気的に接続される。
本実施の形態によれば、図１６に示すように、導電性接合材８Ｃが金属クリップ７の側面７ｃ１、７ｃ２において露出している。このため、本工程の完了後に、金属クリップ７とソース電極パッド２ＳＰの接合部を検査することが好ましい。この場合、金属クリップ７とソース電極パッド２ＳＰの接合部の外観を目視あるいはカメラなどを用いて確認する程度の検査で良い。
＜ワイヤボンディング工程＞
また、図１０に示すワイヤボンディング工程では、図２１および図２２に示すように、半導体チップ２のゲート電極パッド２ＧＰとリード４Ｇの接続部４Ｂの接続面４Ｂａを、ワイヤ（金属ワイヤ）７ＧＷを介して電気的に接続する。
図２１は、図１６に示す半導体チップとリードをワイヤを介して電気的に接続した状態を示す拡大平面図である。また、図２２は図２１のＡ−Ａ線に沿った拡大断面図である。
図２２に示すように、本工程では、例えば、各デバイス領域３０ａのタブ３上に半導体チップ２が搭載されたリードフレーム３０を、図示しないヒートステージ（リードフレーム加熱台）上に配置する。そして、半導体チップ２のゲート電極パッド２ＧＰとリード４Ｇとを、ワイヤ７ＧＷを介して電気的に接続する。本実施の形態では、例えば図示しないキャピラリを介してワイヤ７ＧＷを供給し、超音波と熱圧着を併用してワイヤ７ＧＷを接合する、所謂、ネイルヘッドボンディング方式によりワイヤ７ＧＷを接続する。
例えば、図２１および図２２に示す例では、まず、ゲート電極パッド２ＧＰの最表面に形成された金属膜（例えばアルミニウム膜、あるいは金膜）に、例えば金（Ａｕ）から成るワイヤ７ＧＷの一端を接合する。また、ワイヤ７ＧＷの他端を、リード４Ｇ上の金属膜４ＢＭ上に接合し、ゲート電極パッド２ＧＰとリード４Ｇを電気的に接続する。次に、余分なワイヤを切断すれば、図２１および図２２に示すワイヤ７ＧＷが形成される。
なお、図１０では、ワイヤボンディング工程をクリップボンディング工程の後で行うことを示しているが、変形例としては、ワイヤボンディング工程を行った後で、クリップボンディング工程を行うこともできる。
＜封止工程＞
次に、図１０に示す封止工程では、図２４に示すように、半導体チップ２、タブ３の上面３ａ、リード４Ｓの接続部４Ｂ、および金属クリップ７を絶縁樹脂で封止し、封止体５を形成する。図２３は、図２１に示す半導体チップおよび金属クリップを封止する封止体を形成した状態を示す拡大平面図である。また、図２４は図２３のＡ−Ａ線に沿った拡大断面において、成形金型内にリードフレームが配置された状態を示す拡大断面図である。
本工程では、例えば、図２４に示すように上型（第１金型）３２と、下型（第２金型）３３を備える成形金型３１を用いて、所謂トランスファモールド方式により封止体５を形成する。
図２４に示す例では、デバイス領域３０ａが下型３３に形成されたキャビティ３４内に位置するようにリードフレーム３０を配置し、上型３２と下型３３でクランプする（挟み込む）。この状態で、軟化（可塑化）させた熱硬化性樹脂（絶縁樹脂）を、成形金型３１のキャビティ３４に圧入すると、絶縁樹脂はキャビティ３４と上型３２で形成された空間内に供給され、キャビティ３４の形状に倣って成形される。
この時、タブ３の下面３ｂおよび複数のリード４の下面４ｂを上型３２とそれぞれ密着させれば、下面３ｂ、４ｂは、封止体５の下面５ｂにおいて封止体５から露出する。一方、リード４Ｓの接続部４Ｂの下面４Ｂｂは下型３３と密着させない。このため接続部４Ｂは絶縁樹脂に覆われ、封止体５により封止される。また、図示は省略するが、図２１および図２２を用いて説明したリード４Ｇについても、端子部４Ｔの下面４Ｔｂはそれぞれ図２３に示す封止体５から露出し、接続部４Ｂは封止体５に封止される。このように、リード４の一部が封止体５に封止されることで、封止体５から脱落し難くなる。
なお、図２４では、一つのキャビティ３４内に一つのデバイス領域３０ａを収容する、所謂、個片モールド方式の実施態様について説明した。しかし変形例として、例えば図１１に示すような複数のデバイス領域３０ａを一括して覆うキャビティ３４を有する成形金型を用いて、複数のデバイス領域３０ａを一括して封止する方式を適用することもできる。このような封止方式は、一括封止（Block Molding）方式またはＭＡＰ（Mold Array Process）方式と呼ばれ、１枚のリードフレーム３０における有効面積が大きくなる。
また、封止体５は、絶縁性の樹脂を主体として構成されるが、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体５の機能（例えば、反り変形に対する耐性）を向上させることができる。
＜めっき工程＞
次に、図１０に示すめっき工程では、図２５に示すように、リードフレーム３０を図示しないめっき溶液に浸し、封止体５から露出した金属部分の表面に金属膜ＳＤを形成する。図２５は、図２４に示すタブおよびリードの封止体からの露出面に金属膜を形成した状態を示す拡大断面図である。
図２５に示す例では、例えば、半田溶液にリードフレーム３０を浸し、電気めっき方式により半田膜である金属膜ＳＤを形成する。金属膜ＳＤは、完成した半導体装置１（図６参照）を図示しない実装基板に実装する際に、接合材の濡れ性を向上させる機能を有している。半田膜の種類としては、例えば、錫−鉛めっき、Ｐｂフリーめっきである純錫めっき、錫−ビスマスめっき等が挙げられる。
なお、予めリードフレームに導体膜が形成された先付けめっきのリードフレームを用いてもよい。このときの導体膜は、例えば、ニッケル膜と、ニッケル膜上に形成されたパラジウム膜と、パラジウム膜上に形成された金膜により形成される場合が多い。先付けめっきのリードフレームを用いる場合は、本めっき工程は省略される。
＜個片化工程＞
次に、図１０に示す個片化工程では、図２６に示すように、リードフレーム３０をデバイス領域３０ａ毎に分割する。図２６は、図２３に示すリードフレームを個片化した状態を示す拡大平面図である。
本工程では、図２６に示すように、リード４Ｓの一部を切断し、リード４Ｓを枠部３０ｃから切り離す。また、本工程では、タブ３を支持する複数の吊りリードＴＬの一部を切断し、タブ３を枠部３０ｃから切り離す。また、リード４Ｇの一部をそれぞれ切断し、リード４Ｇを枠部３０ｃから切り離す。切断方法は特に限定されず、プレス加工、あるいは回転刃を用いた切削加工により切断することができる。
以上の各工程により、図１〜図９を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
＜変形例１＞
例えば、上記実施の形態では、中間部７Ｈとチップ接続部７Ｃの間の１箇所に、段差部Ｄ１が設けられた金属クリップ７について説明したが、図２７に示す半導体装置１ａのように複数の段差部Ｄ１、Ｄ２を設けることができる。図２７は図６に対する変形例である半導体装置を示す断面図である。
図２７に示す半導体装置１ａが有する金属クリップ７には、複数の段差部Ｄ１、Ｄ２が設けられている。詳しくは、金属クリップ７の中間部７Ｈには、チップ接続部７Ｃ側に配置される中間部７Ｈ１と、中間部７Ｈ１とリード接続部７Ｌの間に位置する中間部７Ｈ２が含まれる。また、中間部７Ｈ１とチップ接続部７Ｃの間には、段差部Ｄ１が設けられ、中間部７Ｈ１と中間部７Ｈ２の間には段差部Ｄ２が設けられている。また、中間部７Ｈ２の下面７Ｈ２ｂは中間部７Ｈ１の下面７Ｈ１ｂよりも高い位置に配置されている。また、段差部Ｄ２は、中間部７Ｈ２と中間部７Ｈ１を連結する連結部Ｄ２ａと、連結部Ｄ２ａの下端から半導体チップ２の表面２ａに向かうように形成され、中間部７Ｈ１の下面７Ｈ１ｂと連なる、せん断面Ｄ２ｂを有している。また、段差部Ｄ２は、連結部Ｄ２ａの上端から半導体チップ２とは反対方向に向かうように形成され、中間部７Ｈ１の上面と連なる、せん断面Ｄ２ｃを有している。
半導体装置１ａのように金属クリップ７に複数の段差部Ｄ１、Ｄ２を設ける構成は、半導体チップ２の厚さが薄い場合に適用して有効である。例えば、図２７に示す半導体チップ２の厚さは、５０μｍ程度である。このように半導体チップ２を薄くすれば、オン抵抗が低下するので、電力変換効率を向上させる観点からは有利である。しかし、半導体チップ２の厚さが薄くなることにより、リード４Ｓの接続面４Ｂａとソース電極パッド２ＳＰの高低差が大きくなる場合、段差部Ｄ１のみでこの高低差を調整すると、連結部Ｄ１ａの厚さが薄くなってしまう。この場合、連結部Ｄ１ａの強度によっては、切断される懸念が生じる場合がある。
そこで、図２７に示すように複数の段差部Ｄ１、Ｄ２を設ければ、リード４Ｓの接続面４Ｂａとソース電極パッド２ＳＰの高低差を複数の段差部Ｄ１、Ｄ２で調整することができる。このため、連結部Ｄ１ａ、Ｄ２ａのそれぞれの厚さを厚くすることができる。例えば、図２７に示す例では、連結部Ｄ１ａの厚さは、せん断面Ｄ１ｂの高さよりも大きい。また、連結部Ｄ２ａの厚さは、せん断面Ｄ２ｂの高さよりも大きい。また、図２７に示す例では、連結部Ｄ１ａ、Ｄ２ａの厚さは、それぞれ半導体チップ２の厚さよりも厚い。このように、複数の段差部Ｄ１、Ｄ２を設けることで、金属クリップ７の強度低下を抑制することができる。
また、段差部Ｄ１、Ｄ２は、それぞれ上記した、ずらし加工法により形成されている。このため、図３０に示すような折り曲げ部７ＴＷを形成する場合と比較して、被保持面７Ｈａの面積低下を抑制できる。例えば、図２７に示す例では、中間部７Ｈ１の上面の面積は、中間部７Ｈ２の被保持面７Ｈａの面積よりも小さい。
また、図２７に示す例では、中間部７Ｈ１の下面７Ｈ１ｂは導電性接合材８Ｃに覆われ、かつ、段差部Ｄ２の、せん断面Ｄ２ｂの少なくとも一部も、導電性接合材８Ｃに覆われている。言い換えれば、金属クリップ７の中間部７Ｈ１は、半導体チップ２のソース電極パッド２ＳＰに固定される、チップ接続部７Ｃの一部として機能する。つまり、中間部７Ｈ１の下面７Ｈ１ｂは、導電性接合材８Ｃと密着するので、チップ接続部７Ｃの上面７Ｃａの面積を小さくしても、図６に示す半導体装置１と同程度の接合強度が得られる。この結果、中間部７Ｈ２の被保持面７Ｈａの面積を大きくすることができるので、上記したクリップボンディング工程において、金属クリップ７の位置合わせ精度を向上させることができる。
また、導電性接合材８Ｃの広がり具合を制御する観点からは、図２７に示すように、せん断面Ｄ２ｂの厚さ方向の長さが、せん断面Ｄ１ｂの厚さ方向の長さよりも長くなるように構成することが好ましい。せん断面Ｄ１ｂ、Ｄ２ｂにより導電性接合材８Ｃの広がり具合を抑制する程度は、せん断面Ｄ１ｂ、Ｄ２ｂの厚さ方向の長さ（高さ）により変わる。せん断面Ｄ１ｂ、Ｄ２ｂの厚さ方向の長さを長くする程、導電性接合材８Ｃの広がりを抑制する効果は大きくなる。したがって、相対的に、チップ接続部７Ｃ側に配置される、せん断面Ｄ１ｂの長さよりも相対的にリード接続部７Ｌ側に配置される、せん断面Ｄ２ｂの長さを長くすることで、図２７に示すように、中間部７Ｈ１が導電性接合材８Ｃに覆われ、かつ、ソース電極パッド２ＳＰ上に導電性接合材８Ｃを収めることができる。
半導体装置１ａは、上記した相違点を除き、上記実施の形態で説明した半導体装置１と同様なので、重複する説明は省略する。
＜変形例２＞
また、例えば、上記実施の形態では、中間部７Ｈの下面７Ｈｂとリード接続部７Ｌの下面７Ｌｂが同じ高さに配置された金属クリップ７について説明したが、図２８に示す半導体装置１ｂのようにリード接続部７Ｌを中間部７Ｈよりも低い位置に配置することができる。図２８は図６に対する他の変形例である半導体装置を示す断面図である。
図２８に示す半導体装置１ａが有する金属クリップ７には、複数の段差部Ｄ１、Ｄ３が設けられ、この段差部Ｄ１、Ｄ３により中間部７Ｈが、リード接続部７Ｌ、およびチップ接続部７Ｃよりも高い位置に配置されている。
詳しくは、金属クリップ７のリード接続部７Ｌの下面７Ｌｂは、中間部７Ｈの下面７Ｈｂよりも低い位置に設けられ、リード接続部７Ｌと中間部７Ｈの間には、段差部Ｄ３が設けられている。また、段差部Ｄ３は、中間部７Ｈとリード接続部７Ｌを連結する連結部Ｄ３ａと、連結部Ｄ３ａの下端から下方に向かって形成され、リード接続部７Ｌの下面７Ｌｂと連なる、せん断面Ｄ３ｂと、連結部Ｄ３ａの上端から上方に向かって形成され、リード接続部７Ｌの上面と連なる、せん断面Ｄ３ｃと、を有している。
接続部４Ｂの接続面４Ｂａの高さが低い場合には、金属クリップ７を平坦な板材にする方法も考えられるが、図２８に示すように、段差部Ｄ１、Ｄ３を設け、中間部７Ｈの高さを高くすることが好ましい。これにより、リード接続部７Ｃの下面７Ｃｂと中間部７の下面７Ｈｂの間にせん断面Ｄ１ｂが形成されるので、上記したように、せん断面Ｄ１ｂで導電性接合材８Ｃの広がり具合を制御することができる。
また、リード４Ｓが封止体５から脱落することを抑制する観点からは、接続部４Ｂの接続面４Ｂａの高さは、端子部４Ｔの上面４Ｔａの高さよりも高くすることが好ましい。
半導体装置１ｂは、上記した相違点を除き、上記実施の形態で説明した半導体装置１と同様なので、重複する説明は省略する。
＜変形例３＞
また、例えば、上記実施の形態では、リード４Ｓ、４Ｇは、折り曲げ部４ＴＷにより接続部４Ｂの高さを高くする実施態様について説明したが、図２９に示す半導体装置１ｃのように、リード４に段差部Ｄ４を設けることができる。図２９は図６に対する他の変形例である半導体装置を示す断面図である。
図２９に示す半導体装置１ｃが有するリード４Ｓは、封止体５から露出する端子部４Ｔ、金属クリップ７のリード接続部７Ｌが接続される接続部４Ｂ、および端子部４Ｔと接続部４Ｂの間に設けられた段差部Ｄ４を有している。段差部Ｄ４は、上記したずらし加工法により形成されている。また、段差部Ｄ４は、接続部４Ｂと端子部４Ｔを連結する連結部Ｄ４ａと、連結部Ｄ４ａの下端から下方に向かって形成され、端子部４Ｔの下面４Ｔｂと連なる、せん断面Ｄ４ｂと、連結部Ｄ４ａの上端から上方に向かって形成され、接続部４Ｂの接続面（上面）４Ｂａと連なる、せん断面Ｄ４ｃと、を有している。なお、図２８では、複数（２個）の段差部Ｄ４が設けられた例を示しているが、段差部Ｄ４の数は、接続面４Ｂａと上面４Ｔａの高低差に応じて決定することができる。
半導体装置１ｃのように、リード４Ｓの接続部４Ｂの高さを段差部Ｄ４により上げる実施態様の場合、図６に示すように折り曲げ部４ＴＷを設ける場合と比較して、高低差を調整するためのスペースを低減できるので、パッケージの平面サイズ、言い換えれば、実装面積を低減することができる。
＜変形例４＞
また、上記実施の形態では、簡単のため、一つのパッケージに一つの半導体チップが内蔵される実施態様について説明したが、搭載される半導体チップの数は、複数であっても良い。例えば、図１に示す半導体チップ２Ｈと半導体チップ２Ｌを一つのパッケージ内に搭載する実施態様に適用できる。
また、図示は省略するが、上記変形例同士を組み合わせて適用することができる。
１、１ａ、１ｂ、１ｃ、１Ｈ、１Ｌ、Ｈ１、９ 半導体装置
２、２Ｈ、２Ｌ、２Ｓ 半導体チップ
２ａ 表面
２ｂ 裏面
２ＤＰ ドレイン電極
２ＧＰ ゲート電極パッド
２ＨＱ、２ＬＱ ＭＯＳＦＥＴ（電界効果トランジスタ、パワートランジスタ）
２ＳＰ ソース電極パッド
３ タブ（チップ搭載部）
３ａ 上面（チップ搭載面）
３ｂ 下面（実装面）
４、４Ｇ、４Ｓ、４Ｄ リード
４ａ 上面
４ｂ 下面
４Ｂ 接続部（金属板接続部、ワイヤ接続部）
４Ｂａ 接続面（上面）
４Ｂｂ 下面
４ＢＭ 金属膜
４Ｔ 端子部
４Ｔａ 上面
４Ｔｂ 下面
４ＴＷ 折り曲げ部（傾斜部）
５ 封止体（樹脂体）
５ａ 上面
５ｂ 下面（実装面）
５ｃ 側面
６ 導電性接合材
７ 金属クリップ（金属板、導電性部材）
７Ｃ チップ接続部
７ｃ１、７ｃ２ 側面
７Ｃａ 上面
７Ｃｂ 下面
７ＧＷ ワイヤ（導電性部材）
７Ｈ、７Ｈ１、７Ｈ２ 中間部
７Ｈ１ｂ 下面
７Ｈ２ｂ 下面
７Ｈａ 被保持面
７Ｈｂ 下面
７Ｌ リード接続部
７ＴＷ 折り曲げ部（傾斜部）
８Ｃ、８Ｌ 導電性接合材
１０ 電源回路
１１、１２ 治具（せん断治具）
１１ａ、１２ａ 上治具
１１ｂ、１２ｂ 下治具
１３ 供給装置（シリンジ）
１４ コレット（保持治具）
２２ 入力電源
２３ 入力コンデンサ
２４ 負荷
２５ コイル
２６ 出力コンデンサ
３０ リードフレーム
３０ａ デバイス領域
３０ｂ 外枠
３０ｃ 枠部
３１ 成形金型
３２ 上型（第１金型）
３３ 下型（第２金型）
３４ キャビティ
ＢＣ ボディコンタクト領域
ＢＭ バリア導体膜
ＣＨ チャネル形成領域
ＣＬ 配線
ＣＴ 制御回路
Ｄ１、Ｄ２、Ｄ３、Ｄ４ 段差部
Ｄ１ａ、Ｄ２ａ、Ｄ３ａ、Ｄ４ａ 連結部
Ｄ１ｂ、Ｄ２ｂ、Ｄ３ｂ、Ｄ４ｂ せん断面
Ｄ１ｃ、Ｄ２ｃ、Ｄ３ｃ、Ｄ４ｃ せん断面
ＤＲ１、ＤＲ２ ドライバ回路
ＥＰ エピタキシャル層
ＥＴ１ 端子（第１電源端子）
ＥＴ２ 端子（第２電源端子）
ＧＩ ゲート絶縁膜
ＨＤ、ＬＤ ドレイン
ＨＧ、ＬＧ ゲート電極
ＨＳ、ＬＳ ソース
Ｉ１、Ｉ２ 電流（第１電流）
ＩＬ 絶縁膜
Ｎ 出力ノード
ＳＤ 金属膜
ＳＲ ソース領域
ＴＬ 吊りリード
ＴＲ１、ＴＲ２ トレンチ（開口部、溝）
Ｗａ 主面
ＷＨ 半導体基板

Claims (20)

  1. チップ搭載面を有する金属製のチップ搭載部と、
    第１電極および第２電極が形成される表面、前記表面の反対側に位置し、第３電極が形成される裏面を有し、前記チップ搭載部に第１導電性接合材を介して搭載される半導体チップと、
    前記チップ搭載部と離間するように配置され、前記第１電極と電気的に接続される第１リードと、
    前記チップ搭載部および前記第１リードと離間するように配置され、前記第２電極と電気的に接続される第２リードと、
    第２導電性接合材を介して前記第２電極と電気的に接続されるチップ接続部、第３導電性接合材を介して前記第２リードと電気的に接続されるリード接続部、および前記チップ接続部と前記リード接続部の間に位置する中間部を有し、前記第２電極と前記第２リードを電気的に接続する金属板と、
    を備え、
    前記金属板は、
    平面視において、第１方向に沿って前記半導体チップの前記第２電極上から、前記チップ接続部、前記中間部、および前記リード接続部が順に配置され、
    前記中間部と前記チップ接続部の間には第１段差部が設けられ、
    前記中間部の下面は、前記チップ接続部の下面よりも高い位置に配置され、
    前記第１段差部は、
    前記中間部と前記チップ接続部を連結する第１連結部と、
    前記第１連結部の下端から前記半導体チップの前記表面に向かうように形成され、前記チップ接続部の下面と連なる第１せん断面と、
    前記第１連結部の上端から前記半導体チップとは反対方向に向かうように形成され、前記チップ接続部の上面と連なる第２せん断面と、を有している半導体装置。
  2. 請求項１において、
    前記金属板は、前記第１方向に沿って配置され、かつ互いに対向する第１側面および第２側面を有し、
    前記第１段差部は、前記第１および第２側面を結ぶように形成されている半導体装置。
  3. 請求項２において、
    前記第２導電性接合材は、前記第１側面の一部および前記第２側面の一部を覆っている半導体装置。
  4. 請求項３において、
    前記チップ接続部、前記中間部、前記リード接続部の厚さは、それぞれ前記半導体チップの厚さよりも厚い半導体装置。
  5. 請求項４において、
    前記第１段差部の前記第１連結部の厚さは、前記第１せん断面の高さよりも大きい半導体装置。
  6. 請求項５において、
    前記金属板の前記中間部には、前記チップ接続部側に配置される第１中間部と、前記第１中間部と前記リード接続部の間に位置する第２中間部が含まれ、
    前記第１段差部は、前記第１中間部と前記チップ接続部の間に設けられ、
    前記第１中間部と前記第２中間部の間には第２段差部が設けられ、
    前記第２中間部の下面は前記第１中間部の下面よりも高い位置に配置され、
    前記第２段差部は、
    前記第２中間部と前記第１中間部を連結する第２連結部と、
    前記第２連結部の下端から前記半導体チップの前記表面に向かうように形成され、前記第１中間部の下面と連なる第３せん断面と、
    前記第２連結部の上端から前記半導体チップとは反対方向に向かうように形成され、前記第１中間部の上面と連なる第４せん断面と、を有している半導体装置。
  7. 請求項６において、
    前記第１連結部および前記第２連結部の厚さは、前記第１せん断面および前記第３せん断面の高さよりも大きい半導体装置。
  8. 請求項７において、
    前記第３せん断面の前記厚さ方向の長さは、前記第１せん断面の前記厚さ方向の長さよりも長い半導体装置。
  9. 請求項１において、
    前記リード接続部の下面は、前記中間部の下面よりも低い位置に設けられ、
    前記リード接続部と前記中間部の間には、第３段差部が設けられ、
    前記第３段差部は、
    前記中間部と前記リード接続部を連結する第３連結部と、
    前記第３連結部の下端から下方に向かって形成され、前記リード接続部の下面と連なる第５せん断面と、
    前記第３連結部の上端から上方に向かって形成され、前記リード接続部の上面と連なる第６せん断面と、を有している半導体装置。
  10. 請求項９において、
    前記第２リードは、前記封止体から露出する端子部、および前記金属板の前記リード接続部が接続される金属板接続部を有し、
    前記金属板接続部の上面は、前記端子部の上面よりも高い位置に配置されている半導体装置。
  11. 請求項１において、
    前記第２リードは、前記封止体から露出する端子部、および前記金属板の前記リード接続部が接続される金属板接続部を有し、
    前記第２リードの前記金属板接続部の上面は、前記半導体チップの前記表面よりも高い位置に配置されている半導体装置。
  12. 請求項１において、
    前記第２リードは、前記封止体から露出する端子部、前記金属板の前記リード接続部が接続される金属板接続部、および前記端子部と前記金属板接続部の間に設けられた第４段差部を有し、
    前記第２リードの前記金属板接続部の上面は、前記半導体チップの前記表面よりも高い位置に配置され、
    前記第４段差部は、
    前記金属板接続部と前記端子部を連結する第４連結部と、
    前記第４連結部の下端から下方に向かって形成され、前記端子部の下面と連なる第７せん断面と、
    前記第４連結部の上端から上方に向かって形成され、前記金属板接続部の上面と連なる第８せん断面と、を有している半導体装置。
  13. 請求項１において、
    前記半導体チップは、電界効果トランジスタを有し、
    前記第１電極は、前記電界効果トランジスタのゲートに接続され、
    前記第２電極は、前記電界効果トランジスタのソースに接続され、
    前記第３電極は、前記電界効果トランジスタのドレインに接続されている半導体装置。
  14. （ａ）チップ搭載部、前記チップ搭載部と離間するように配置される第１リード、前記チップ搭載部および前記第１リードと離間するように配置される第２リードを有するリードフレームを準備する工程と、
    （ｂ）第１電極および第２電極が形成される表面、前記表面の反対側に位置し、第３電極が形成される裏面を有する半導体チップを、前記チップ搭載部に第１導電性接合材を介して搭載する工程と、
    （ｃ）チップ接続部、リード接続部、および前記チップ接続部と前記リード接続部の間に位置する中間部を有する金属板を介して、前記第２電極と前記第２リードを電気的に接続する工程と、
    （ｄ）ワイヤを介して、前記第１電極と前記第１リードを電気的に接続する工程と、
    （ｅ）前記第１リード、前記第２リード、および前記チップ搭載部の一部が露出するように、前記半導体チップ、前記金属板、および前記ワイヤを樹脂で封止する工程と、
    を有し、
    前記（ｃ）工程で準備する金属板は、
    平面視において、第１方向に沿って前記半導体チップの前記第２電極上から、前記チップ接続部、前記中間部、および前記リード接続部が順に配置され、
    前記中間部と前記チップ接続部の間には第１段差部が設けられ、
    前記第１段差部は、
    前記中間部と前記チップ接続部を連結する第１連結部、前記チップ接続部の下面と連なる第１せん断面、および前記第１せん断面の反対側に形成される第２せん断面を有し、
    前記（ｃ）工程には、
    （ｃ１）前記第２電極上に第２導電性接合材を、前記第２リード上に第３導電性接合材を、それぞれ配置する工程と、
    （ｃ２）前記第２導電性接合材上に前記チップ接続部が、前記第３導電性接合材に前記リード接続部が、それぞれ位置するように、前記金属板を配置する工程と、
    （ｃ３）前記第２導電性接合材を介して前記第２電極と前記チップ接続部を接合し、前記第３導電性接合材を介して前記第２リードと前記リード接続部を接合する工程と、
    が含まれる半導体装置の製造方法。
  15. 請求項１４において、
    前記金属板は、前記第１方向に沿って配置され、かつ互いに対向する第１側面および第２側面を有し、
    前記第１段差部は、前記第１および第２側面を結ぶように形成されている半導体装置の製造方法。
  16. 請求項１５において、
    前記（ｃ）工程では、
    前記第２導電性接合材が、前記第１側面の一部および前記第２側面の一部を覆う半導体装置の製造方法。
  17. 請求項１６において、
    （ｆ）前記（ｃ）工程の後、かつ、前記（ｅ）工程の前に、前記金属板と、前記第２電極の接続部を検査する工程、
    が含まれている半導体装置の製造方法。
  18. 請求項１４において、
    前記第２および第３導電性接合材は、半田であって、
    前記（ｃ３）工程では、前記第２および第３導電性接合材を溶融させることで、前記第２導電性接合材を介して前記第２電極と前記チップ接続部を接合し、前記第３導電性接合材を介して前記第２リードと前記リード接続部を接合する半導体装置の製造方法。
  19. 請求項１４において、
    前記第２および第３導電性接合材は、熱硬化性樹脂を含む樹脂中に、複数の導電性粒子を含有する導電性樹脂であって、
    前記（ｃ３）工程では、前記第２および第３導電性接合材に含まれる熱硬化性樹脂成分を熱硬化させることで、前記第２導電性接合材を介して前記第２電極と前記チップ接続部を接合し、前記第３導電性接合材を介して前記第２リードと前記リード接続部を接合する半導体装置の製造方法。
  20. 請求項１４において、
    前記（ｃ）工程で準備する金属板の前記第１段差部は、
    前記中間部と前記チップ接続部を、それぞれ独立したせん断加工治具で押さえた状態でプレス加工を施すことにより、前記中間部と前記チップ接続部の位置を厚さ方向にずらす加工法により形成される半導体装置の製造方法。
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