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JP2008294384A - 半導体装置 - Google Patents

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JP2008294384A
JP2008294384A JP2007162684A JP2007162684A JP2008294384A JP 2008294384 A JP2008294384 A JP 2008294384A JP 2007162684 A JP2007162684 A JP 2007162684A JP 2007162684 A JP2007162684 A JP 2007162684A JP 2008294384 A JP2008294384 A JP 2008294384A
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lead
pad
semiconductor device
gate
source
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Kuniharu Muto
邦治 武藤
Toshiyuki Namita
俊幸 波多
Hitohisa Sato
仁久 佐藤
Hirotake Oka
浩偉 岡
Yasushi Ikeda
靖 池田
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Renesas Technology Corp
Original Assignee
Renesas Technology Corp
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Publication date
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Priority to CN2012100431624A priority patent/CN102543771A/zh
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    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
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    • H01L2224/4901—Structure
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    • H01L2224/4905—Shape
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
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Abstract

【課題】パワーＭＯＳＦＥＴなどが封止された小型面実装パッケージの低オン抵抗化を実現する。
【解決手段】シリコンチップ３は、ドレインリードを構成するリード４と一体に形成されたダイパッド部４Ｄの上に搭載されており、その主面にはソースパッド７とゲートパッド８が形成されている。シリコンチップ３の裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペーストを介してダイパッド部４Ｄの上面に接合されている。ソースリードを構成するリード４とソースパッド７は、Ａｌリボン１０によって電気的に接続されており、ゲートリードを構成するリード４とゲートパッド８は、Ａｕワイヤ１１によって電気的に接続されている。
【選択図】図３

Description

本発明は、半導体装置に関し、特に、小型面実装パッケージを有する半導体装置に適用することができる。
携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、ＳＯＰ８などの小型面実装パッケージに封止されている。この種のパワーＭＯＳＦＥＴについては、例えば特許文献１（特開２０００−１６４８６９号公報）や特許文献２（特開２０００−２９９４６４号公報）に記載がある。
特許文献１は、ｎ＋型シリコン基板の上層をなすｐ型エピタキシャル層を含む構造体内に形成されたトレンチ（溝）ゲート型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）において、ｎ型ドレイン領域をｎ＋型シリコン基板とトレンチの底部との間に延在するように形成し、ｎ型ドレイン領域とｐ型エピタキシャル層との接合部をｎ＋型シリコン基板とトレンチの隔壁との間に延在するように形成することによって、パンチスルーブレークダウンが生じる危険性を低減する技術を開示している。
また、特許文献２は、第１導電型の半導体基体上に第１導電型のエピタキシャル層と第２導電型のウエル層とを設け、これらエピタキシャル層およびウエル層からなる上側層内に絶縁層で分離された深いトレンチゲートを設け、トレンチゲートの下にドレイン領域を設け、トレンチゲートに隣接してソース領域を設け、ウエル層上部にウエル層よりも高濃度の不純物をドープした本体領域を設けることによって、ドレイン領域のオン抵抗を小さくする技術を開示している。
特開２０００−１６４８６９号公報 特開２０００−２９９４６４号公報
本発明者は、上記のようなパワーＭＯＳＦＥＴを封止するＳＯＰ８について検討した。本発明者が検討したＳＯＰ８は、パワーＭＯＳＦＥＴが形成されたシリコンチップをモールド樹脂で封止したパッケージ構造を有している。
シリコンチップは、ドレインリードと一体に形成されたダイパッド部の上に、その主面を上に向けた状態で搭載されている。シリコンチップの裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペーストを介してダイパッド部の上面に接合されている。
シリコンチップの主面には、ソースパッドとゲートパッドが形成されている。ソースパッドとゲートパッドは、シリコンチップの最上層に形成されたＡｌ膜を主体とする導電膜によって構成されている。ソースパッドは、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッドよりも広い面積で構成されている。同様の理由から、シリコンチップの裏面は、その全面がパワーＭＯＳＦＥＴのドレインを構成している。
モールド樹脂の外部には、ＳＯＰ８の外部接続端子を構成するソースリード、ドレインリードおよびゲートリードが露出している。ソースリードとソースパッド、およびゲートリードとゲートパッドは、それぞれＡｕワイヤによって電気的に接続されている。ゲートパッドは、その面積が小さいので、ゲートパッドとゲートリードは、１本のＡｕワイヤによって接続されている。一方、ソースパッドは、ゲートパッドよりも面積が大きいので、ソースパッドとソースリードは、複数本のＡｕワイヤによって電気的に接続されている。
しかしながら、上記のような構造のＳＯＰ８は、ソースパッドとＡｕワイヤ、およびソースリードとＡｕワイヤの接触抵抗を十分に下げることが困難である。これは、ソースパッドやソースリードとＡｕワイヤとの接触面積が小さいため、Ａｕワイヤの本数を増やしても十分な接触面積を確保することが困難なためである。また、ソースパッドの面積を大きくして多数本のＡｕワイヤを接続しようとすると、シリコンチップのサイズも大きくなるために、ＳＯＰ８の実装面積も大きくなってしまう。
本発明の目的は、オン抵抗の小さい面実装パッケージを実現する技術を提供することにある。
本発明の他の目的は、面実装パッケージの小型化を実現する技術を提供することにある。
本発明の他の目的は、面実装パッケージの製造歩留まりおよび信頼性を向上させ、実現する技術を提供することにある。
本発明の他の目的は、面実装パッケージの製造コストを低減し、実現する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、リードフレームのダイパッド部上に搭載された半導体チップが樹脂パッケージによって封止され、前記樹脂パッケージの外部に前記リードフレームのアウターリード部が露出した半導体装置であって、
前記リードフレームは、ゲートリード、ソースリード、ドレインリード、および前記ドレインリードと一体に形成されたダイパッド部からなり、
前記半導体チップの主面には、パワーＭＯＳＦＥＴのゲート電極に接続されたゲートパッドと、前記パワーＭＯＳＦＥＴのソースに接続され、かつ前記ゲートパッドよりも面積の大きいソースパッドとが形成され、
前記パワーＭＯＳＦＥＴのドレインを構成する前記半導体チップの裏面は、Ａｇペーストによって前記ダイパッド部上に接合され、
前記ソースリードと前記ソースパッドは、Ａｌリボンによって接続されているものである。
本発明において、Ａｌリボンとは、Ａｌを主成分とする導電材料で構成された帯状の結線材料を意味している。通常、Ａｌリボンは、スプールに巻かれた状態でボンディング装置に設置される。Ａｌリボンをリードやパッドに接続する方式として、超音波接合やレーザ接合がある。Ａｌリボンは、極めて薄いため、リードやパッドに接続する際は、長さやループ形状を任意に設定することができる。
また、Ａｌリボンに類似した結線材料として、クリップと呼ばれるものがある。これは、Ｃｕ合金やＡｌなどからなる薄い金属板をあらかじめ所定のループ形状、所定の長さに成形したもので、これをリードやパッドに接続する際には、その一端をリード上に、他端をパッド上に置き、クリップとリードおよびクリップとパッドを同時に接続する。接続方式としては、半田接合、Ａｇペースト接合、超音波接合などがある。
本発明において、リボンというときは上記クリップを含んだ結線材料を意味するが、あらかじめ長さやループ形状が決められたクリップよりも、リードやパッドの面積、あるいはリードとパッドの距離に応じて、長さやループ形状を任意に設定することができるリボンの方がより好ましい。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
オン抵抗の小さい面実装型半導体装置を実現することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態を説明する図面においては、構成をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
図１〜図５は、本実施の形態の半導体装置を示す図であり、図１は外観を示す平面図、図２は外観を示す側面図、図３は内部構造を示す平面図、図４は図３のＡ−Ａ線に沿った断面図、図５は図３のＢ−Ｂ線に沿った断面図である。
本実施の形態の半導体装置１Ａは、小型面実装パッケージの一種であるＳＯＰ８に適用したものである。エポキシ系樹脂からなるモールド樹脂２の外部には、ＳＯＰ８の外部接続端子を構成する８本のリード４のアウターリード部が露出している。図１に示すリード４のうち、１番リードから３番リードまではソースリード、４番リードはゲートリード、５番リードから８番リードまではドレインリードである。
モールド樹脂２の内部には、後述するパワーＭＯＳＦＥＴが形成されたシリコンチップ３が封止されている。このパワーＭＯＳＦＥＴは、例えば携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用される。シリコンチップ３の平面寸法は、例えば長辺×短辺＝３．９ｍｍ×２．２ｍｍである。
シリコンチップ３は、ドレインリードを構成する４本のリード４（５番リード〜８番リード）と一体に形成されたダイパッド部４Ｄの上に、その主面を上に向けた状態で搭載されている。シリコンチップ３の裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペースト５を介してダイパッド部４Ｄの上面に接合されている。ダイパッド部４Ｄおよび８本のリード４（１番リード〜８番リード）は、ＣｕまたはＦｅ−Ｎｉ合金からなり、それらの表面には、Ｐｄ膜を主成分とし、その上下にＮｉ膜とＡｕ膜とを積層した３層構造（Ｎｉ／Ｐｄ／Ａｕ）のメッキ層（図示せず）が形成されている。Ｐｄ膜を主成分とするメッキ層の効果については、後述する。
シリコンチップ３の主面には、ソースパッド（ソース電極）７とゲートパッド８が形成されている。ソースパッド７とゲートパッド８は、シリコンチップ３の最上層に形成されたＡｌ膜を主体とする導電膜によって構成されている。ソースパッド７は、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッド８よりも広い面積で構成されている。同様の理由から、シリコンチップ３の裏面は、その全面がパワーＭＯＳＦＥＴのドレインを構成している。
本実施の形態の半導体装置１Ａは、ソースリードを構成する３本のリード４（１番リード〜３番リード）がモールド樹脂２の内部で連結されており、この連結された部分とソースパッド７とがＡｌリボン１０によって電気的に接続されている。Ａｌリボン１０の厚さは０．１ｍｍ程度であり、幅は１ｍｍ程度である。パワーＭＯＳＦＥＴのオン抵抗を低減するためには、Ａｌリボン１０の幅をソースパッド７の幅に近づけることによって、Ａｌリボン１０とソースパッド７の接触面積を大きくすることが望ましい。一方、ゲートリードを構成する１本のリード４（４番リード）とゲートパッド８は、１本のＡｕワイヤ１１によって電気的に接続されている。
次に、上記シリコンチップ３に形成されたパワーＭＯＳＦＥＴについて説明する。図６は、パワーＭＯＳＦＥＴの一例であるｎチャネル型のトレンチゲート型パワーＭＯＳＦＥＴを示すシリコンチップ３の要部断面図である。
ｎ＋型単結晶シリコン基板２０の主面には、ｎ−型単結晶シリコン層２１がエピタキシャル成長法によって形成されている。ｎ＋型単結晶シリコン基板２０およびｎ−型単結晶シリコン層２１は、パワーＭＯＳＦＥＴのドレインを構成している。
ｎ−型単結晶シリコン層２１の一部には、ｐ型ウエル２２が形成されている。また、ｎ−型単結晶シリコン層２１の表面の一部には、酸化シリコン膜２３が形成されており、他の一部には複数の溝２４が形成されている。ｎ−型単結晶シリコン層２１の表面のうち、酸化シリコン膜２３で覆われた領域は、素子分離領域を構成し、溝２４が形成された領域は、素子形成領域（アクティブ領域）を構成している。図示はしないが、溝２４の平面形状は、四角形、六角形、八角形などの多角形または一方向に延在するストライプである。
溝２４の底部および側壁には、パワーＭＯＳＦＥＴのゲート酸化膜を構成する酸化シリコン膜２５が形成されている。また、溝２４の内部には、パワーＭＯＳＦＥＴのゲート電極を構成する多結晶シリコン膜２６Ａが埋め込まれている。一方、酸化シリコン膜２３の上部には、上記ゲート電極を構成する多結晶シリコン膜２６Ａと同一工程で堆積した多結晶シリコン膜からなるゲート引き出し電極２６Ｂが形成されている。ゲート電極（多結晶シリコン膜２６Ａ）とゲート引き出し電極２６Ｂは、図示しない領域で電気的に接続されている。
素子形成領域のｎ−型単結晶シリコン層２１には、溝２４よりも浅いｐ−型半導体領域２７が形成されている。このｐ−型半導体領域２７は、パワーＭＯＳＦＥＴのチャネル層を構成している。ｐ−型半導体領域２７の上部には、ｐ−型半導体領域２７より不純物濃度の高いｐ型半導体領域２８が形成されており、さらにｐ型半導体領域２８の上部には、ｎ＋型半導体領域２９が形成されている。ｐ型半導体領域２８は、パワーＭＯＳＦＥＴのパンチスルーストッパー層を構成し、ｎ＋型半導体領域２９は、ソースを構成している。
上記パワーＭＯＳＦＥＴが形成された素子形成領域の上部、およびゲート引き出し電極２６Ｂが形成された素子分離領域の上部には、２層の酸化シリコン膜３０、３１が形成されている。素子形成領域には、酸化シリコン膜３１、３０、ｐ型半導体領域２８およびｎ＋型半導体領域２９を貫通してｐ−型半導体領域２７に達する接続孔３２が形成されている。また、素子分離領域には、酸化シリコン膜３１、３０を貫通してゲート引き出し電極２６Ｂに達する接続孔３３が形成されている。
接続孔３２、３３の内部を含む酸化シリコン膜３１の上部には、薄いＴｉＷ（チタンタングステン）膜と厚いＡｌ膜との積層膜からなるソースパッド７およびゲート配線３４が形成されている。素子形成領域に形成されたソースパッド７は、接続孔３２を通じてパワーＭＯＳＦＥＴのソース（ｎ＋型半導体領域２９）に電気的に接続されている。この接続孔３２の底部には、ソースパッド７とｐ−型半導体領域２７とをオーミック接触させるためのｐ＋型半導体領域３５が形成されている。また、素子分離領域に形成されたゲート配線３４は、接続孔３３の下部のゲート引き出し電極２６Ｂを介してパワーＭＯＳＦＥＴのゲート電極（多結晶シリコン膜２６Ａ）に接続されている。
ソースパッド７にはＡｌリボン１０の一端がウェッジボンディング法によって電気的に接続されている。ソースパッド７は、Ａｌリボン１０をボンディングする際にパワーＭＯＳＦＥＴが受ける衝撃を緩和するため、酸化シリコン膜３２、３３の上部における厚さを３μｍ以上とすることが望ましい。
図７は、シリコンチップ３に形成されたソースパッド７、ゲートパッド８およびゲート配線３４を含む最上層の導電膜と下層のゲート電極（多結晶シリコン膜２６Ａ）とを示す平面図である。ゲート配線３４は、ゲートパッド８に電気的に接続されており、ソースパッド７は、Ａｌ配線３６に電気的に接続されている。また、シリコンチップ３の外周部には、Ａｌ配線３７、３８が形成されている。ゲートパッド８およびＡｌ配線３６、３７、３８は、ソースパッド７およびゲート配線３４と同層の導電膜（ＴｉＷ膜とＡｌ膜との積層膜）で構成されている。実際のシリコンチップ３は、ゲート配線３４およびＡｌ配線３６、３７、３８が図示しない表面保護膜によって覆われているので、シリコンチップ３の表面には、上記した最上層の導電膜のうち、ソースパッド７とゲートパッド８のみが露出している。なお、図７に示す例では、ゲート電極（多結晶シリコン膜２６Ａ）が形成される溝２４の平面形状を四角形としたので、ゲート電極（多結晶シリコン膜２６Ａ）の平面形状も四角形となっている。
図８は、本実施の形態の半導体装置１Ａの製造工程の一例を示すフロー図である。半導体装置１Ａを製造するには、まず、周知の製造方法に従ってシリコンウエハにパワーＭＯＳＦＥＴを形成した後、このシリコンウエハをダイシングしてシリコンチップ３を得る。次に、リード４およびダイパッド部４Ｄが形成されたリードフレームを用意し、Ａｇペースト５を使ってダイパッド部４Ｄ上にシリコンチップ３を搭載（ダイボンディング）する。
次に、シリコンチップ３のソースパッド７とソースリードを構成するリード４（１番リードから３番リードまでが一体となった部分）との間に超音波を利用した周知のウェッジボンディング法によってＡｌリボン１０をボンディングする。続いて、シリコンチップ３のゲートパッド８とゲートリードを構成するリード４（４番リード）との間に熱と超音波を利用した周知のボールボンディング法によってＡｕワイヤ１１をボンディングする。なお、Ａｌリボン１０のボンディングとＡｕワイヤ１１のボンディングは、いずれを先に行ってもよい。
次に、モールド金型を用いてシリコンチップ３（およびダイパッド部４Ｄ、Ａｌリボン１０、Ａｕワイヤ１１、リード４のインナーリード部）をモールド樹脂２で封止した後、モールド樹脂２の表面に製品名や製造番号などをマーキングする。続いて、モールド樹脂２の外部に露出したリード４の不要部分を切断・除去した後、リード４をガルウィング状に成形し、最後に、製品の良・不良を判別する選別工程を経て半導体装置１Ａが完成する。
このように、本実施の形態では、ゲートパッド８よりも広い面積を有するソースパッド７とソースリード（リード４）とを電気的に接続する導電材料として、Ａｕワイヤ１１よりも広い面積を有するＡｌリボン１０を使用する。そのため、ソースパッド７の表面にＡｌリボン１０をウェッジボンディングする際には、図９に示すように、シリコンチップ３の表面だけでなく、シリコンチップ３とダイパッド部４Ｄとの間に介在するＡｇペースト５にもボンディングツール１２の大きな振動エネルギーが加わる。従って、ボンディングツールの大きな振動エネルギーによってＡｇペースト５にクラックが発生するのを防ぐ対策として、最適な弾性率（Ｐａ）を持ったＡｇペースト５を選択的に使用することが望ましい。
本実施の形態では、Ａｇペースト５の弾性率（Ｐａ）を、以下の式（１）で定義する。
弾性率(Ｐａ)＝２．６×接着厚さ(μｍ)／破断変位(μｍ)×剪断強度(Ｐａ) （１）
式（１）において、接着厚さはＡｇペーストの厚さ（μｍ）、剪断強度（Ｐａ）は剪断方向の力／断面積（接着面積）である。また、破断変位は、図１０に示す計算式から導出される値（μｍ）である。ここで、破断変位＞Ａｌリボン超音波ボンディング可能変位（＝Ａｌリボンの超音波ボンディング時にボンディングツールを振動させることによって、Ａｇペーストが変形する量）となるので、本実施の形態のＡｇペースト５に要求される弾性率（Ｐａ）の選択指針式は、｛弾性率（Ｐａ）＜２．６×接着厚さ（μｍ）／Ａｌリボン超音波ボンディング可能変位（μｍ）×剪断強度（Ｐａ）｝となる。
次に、上記した選択指針式の有効性を確認するために行ったクラック耐性実験について説明する。この実験で使用した市販の４種類のＡｇペースト（（１）〜（４））の弾性率、剪断強度、接着厚さを表１に示す。Ａｌリボンの超音波ボンディング時におけるＡｇペーストの変位量は、Ａｇペースト（１）、（３）、（４）がそれぞれ０．１２１８ｍｍであり、Ａｇペースト（２）が０．０７ｍｍである。
図１１は、４種類のＡｇペースト（（１）〜（４））の選択指針式と実験結果を示すグラフである。各グラフの実線は、式（１）から算出される各Ａｇペースト（（１）〜（４））の弾性率を示しており、実線よりも下側の領域は、選択指針式を満たす領域、すなわちボンディング可能領域を表している。また、各グラフの黒点は、各Ａｇペースト（（１）〜（４））の実際の弾性率を示している。
実験結果によれば、実際の弾性率が選択指針式を満たしていたＡｇペースト（（３）および（４））ではクラックが発生しなかったが、選択指針式を満たしていないＡｇペースト（（１）および（２））ではクラックが発生した。この実験結果から、ダイパッド部４Ｄ上にシリコンチップ３を接合する際、上記選択指針式を満たすＡｇペースト５を選択することによって、ボンディングツールの振動エネルギーによるＡｇペースト５のクラックを有効に回避できることが確認された。
図１２は、Ａｇペーストの厚さを１０μｍに設定し、標準的な超音波ボンディング出力（４Ｗ）でＡｌリボンをボンディングした場合におけるＡｇペーストの弾性率の剪断強度依存性を測定した結果を示すグラフである。グラフ中の白丸はクラックが発生しなかった例であり、黒丸はクラックが発生した例である。
この測定結果から、Ａｇペーストの弾性率は０．２〜５．３ＧＰａの範囲が望ましく、剪断強度（ＭＰａ）は８．５ＭＰａ以上が望ましいと判断される。弾性率が０．２ＧＰａ未満では、Ａｇの含有量が少なすぎて所望の電気伝導率が得られない。他方、５．３ＧＰａよりも大きい場合は、Ａｇペーストの硬度が高すぎて変形できないため、超音波ボンディング時の振動に追従できなくなってクラックが発生する。また、Ａｇペーストの剪断強度が８．５ＭＰａ未満の場合は、超音波ボンディング時に生じる衝撃に耐えられなくなる。
次に、リードフレーム（ダイパッド部４Ｄおよびリード４）の表面にＰｄ膜を主成分とするメッキ層を形成した効果について説明する。表２は、Ｃｕからなるリードフレームの表面に３種類（Ａｇ、Ｎｉ、Ｐｄ）のメッキ単層を形成した場合と、メッキ層を形成しない場合（Ｃｕベア）とにおいて、ソースリードとＡｌリボン、ゲートリードとＡｕワイヤ、ダイパッド部とＡｇペーストのそれぞれの接着性を示したものである（○印は良好な接着性を示し、×印は接着不良を示す）。
表２から明らかなように、リードフレームの表面にＰｄ膜を主成分とするメッキ層を形成した場合は、ソースリードとＡｌリボン、ゲートリードとＡｕワイヤ、ダイパッド部とＡｇペーストのすべてが良好な接着性を示すことが分かる。
また、表３から明らかなように、リードフレームの表面にＰｄ膜を主成分とするメッキ層を形成した場合は、ゲートパッドとゲートリードをＡｌワイヤで接続する場合でも良好な接着性を示す。このように、リードフレームの表面にＰｄ膜を主成分とするメッキ層を形成することにより、一種類のメッキ材料ですべての接続に対応することが可能となるので、製造工程を簡略化することができる。
このように、本実施の形態によれば、ソースリードを構成するリード４とソースパッド７をＡｌリボン１０で接続することにより、リード４とソースパッド７をＡｕワイヤで接続する場合に比べてボンディング面積が大きくなるので半導体装置１Ａの低抵抗化を実現することができる。また、Ａｌリボン１０はＡｕワイヤよりも原価が低廉であることから、半導体装置１Ａの製造コストをさらに低減することができる。なお、要求される抵抗値が同一であれば、リード４とソースパッド７をＡｕワイヤで接続する場合に比べて、ソースパッド７ひいてはシリコンチップ３のサイズを縮小することができるので、この場合も、半導体装置１Ａの製造コストを低減することができる。
本実施の形態によれば、Ａｇペースト５の弾性率および剪断強度を最適化することによって、Ａｌリボン１０の超音波ボンディングによるＡｇペースト５のクラックを防止することができるので、半導体装置１Ａの製造歩留まりおよび信頼性が向上する。
本実施の形態によれば、リードフレーム（ダイパッド部４Ｄおよびリード４）の表面にＰｄ膜を主成分とするメッキ層を形成することにより、半導体装置１ＡのＰＢフリー化を実現することができる。
（実施の形態２）
図１３は、本実施の形態の半導体装置（ＳＯＰ８）の内部構造を示す平面図である。本実施の形態の半導体装置１Ｂの特徴は、ソースリードを構成する３本のリード４（１番リード〜３番リード）とソースパッド７を複数本のＡｌリボン１０で電気的に接続したことにある。ソースパッド７に接続するＡｌリボン１０の本数は特に限定されないが、図１３は、２本のＡｌリボン１０を接続した例を示している。
半導体装置（ＳＯＰ８）は、その品種あるいは世代によってシリコンチップ３の寸法が異なり、これに伴ってソースパッド７の面積も異なってくる。そのため、ソースパッド７の面積に応じて、その都度、幅の異なる複数種類のＡｌリボン１０を用意すると、Ａｌリボン１０の管理が煩雑になる。これに対して、比較的幅の狭いＡｌリボン１０を１種類用意し、ソースパッド７の面積に応じてＡｌリボン１０の接続本数を変えるようにすれば、Ａｌリボン１０の管理が煩雑になることはない。
複数本のＡｌリボン１０をソースパッド７に接続する際は、図１４に示すように、１本のボンディングツール１２で複数本のＡｌリボン１０を同時にボンディングすることにより、効率のよいボンディングが可能となる。
このように、ソースリードを構成するリード４とソースパッド７を複数本のＡｌリボン１０で接続することにより、ボンディング面積がさらに大きくなるので、半導体装置１Ｂの低抵抗化を促進することができる。
（実施の形態３）
図１５は、本実施の形態の半導体装置（ＳＯＰ８）１Ｃの内部構造を示す平面図である。本実施の形態の半導体装置１Ｃの特徴は、シリコンチップ３の主面に形成されるゲートパッド８の面積を拡大し、ソースパッド７とリード４のみならず、ゲートパッド８とリード４（ゲートリード）もＡｌリボン１０で接続したことにある。
本実施の形態によれば、ゲートパッド８とリード４をＡｕワイヤ１１で接続する場合に比べて製造工程を簡略化することができる。
（実施の形態４）
図１６は、本実施の形態の半導体装置（ＳＯＰ８）１Ｄの内部構造を示す平面図である。本実施の形態の半導体装置１Ｄの特徴は、モールド樹脂２の外部に露出しているリード４のうち、ソースリードを幅の広い１本のリードで構成したことにある。
本実施の形態によれば、ソースリードの幅を広くすることにより、オン抵抗をさらに低減することができる。また、モールド樹脂２の外部に露出しているリード４の幅を広くすることにより、放熱性が向上するので、熱抵抗の小さい半導体装置１Ｄを実現することができる。
（実施の形態５）
図１７は、本実施の形態の半導体装置（ＳＯＰ８）１Ｅの内部構造を示す平面図である。本実施の形態の半導体装置１Ｅの特徴は、ダイパッド部４Ｄとリード４（１番リードおよび２番リード）をＡｌリボン１０で接続したことにある。この場合、１番リード、２番リードおよび５番リードから８番リードまではドレインリード、３番リードがソースリード、４番リードがゲートリードとなる。
本実施の形態によれば、ダイパッド部４Ｄの熱をＡｌリボン１０を通じてリード４の一部（１番リードおよび２番リード）に逃がすことができるので放熱性が向上し、熱抵抗の小さい半導体装置１Ｅを実現することができる。
（実施の形態６）
図１８〜図２１は、本実施の形態の半導体装置を示す図であり、図１８はパッケージの上面を示す平面図、図１９はパッケージの下面を示す平面図、図２０は内部構造を示す平面図、図２１は図２０のＣ−Ｃ線に沿った断面図である。
本実施の形態の半導体装置１Ｆは、小型面実装パッケージの一種であるＶＳＯＮ８に適用したものである。エポキシ系樹脂からなるモールド樹脂４０の底部には、ＶＳＯＮ８の外部接続端子を構成する８本のリード４１のアウターリード部が露出している。図１８に示す８本のリード４１のうち、１番リードから３番リードまではエミッタリード、４番リードはゲートリード、５番リードから８番リードまではコレクタリードである。
前記実施の形態１〜５のＳＯＰ８は、モールド樹脂２の外形寸法が長辺×短辺＝４．９ｍｍ×３．９５ｍｍであるのに対し、ＶＳＯＮ８は、モールド樹脂４０の外形寸法が長辺×短辺＝４．４ｍｍ×３．０ｍｍである。このモールド樹脂４０の内部には、後述する絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:ＩＧＢＴ）が形成されたシリコンチップ４２が封止されている。
図２０に示すように、シリコンチップ４２は、コレクタリードを構成する４本のリード４１（５番リード〜８番リード）と一体に形成されたダイパッド部４１Ｄの上に、その主面を上に向けた状態で搭載されている。シリコンチップ４２の裏面は、ＩＧＢＴのコレクタを構成しており、Ａｇペースト５を介してダイパッド部４１Ｄの上面に接合されている。ダイパッド部４１Ｄおよび８本のリード４１（１番リード〜８番リード）は、前記ＳＯＰ８のダイパッド部４Ｄおよびリード４と同じく、ＣｕまたはＦｅ−Ｎｉ合金からなり、それらの表面には、Ｐｄ膜を主成分とし、その上下にＮｉ膜とＡｕ膜とを積層した３層構造（Ｎｉ／Ｐｄ／Ａｕ）のメッキ層（図示せず）が形成されている。
シリコンチップ４２の主面には、エミッタパッド（エミッタ電極）４３とゲートパッド４４が形成されている。エミッタパッド４３とゲートパッド４４は、シリコンチップ４２の最上層に形成されたＡｌ膜を主体とする導電膜によって構成されている。エミッタパッド４３は、ＩＧＢＴのオン抵抗を低減するために、ゲートパッド４４よりも広い面積で構成されている。同様の理由から、シリコンチップ４２の裏面は、その全面がＩＧＢＴのドレイン電極を構成している。
図２０に示すように、本実施の形態の半導体装置１Ｆは、エミッタリードを構成する３本のリード４１（１番リード〜３番リード）のうち、２本のリード４１（１番リードおよび２番リード）がモールド樹脂４０の内部で連結されており、この連結された部分とエミッタパッド４３とがＡｌリボン４５によって電気的に接続されている。一方、エミッタリードを構成するもう１本のリード４１（３番リード）は、上記２本のリード４１（１番リードおよび２番リード）と分離され、１本のＡｕワイヤ４６によってエミッタパッド４３と電気的に接続されている。また、ゲートリードを構成する１本のリード４１（４番リード）とゲートパッド４４は、１本のＡｕワイヤ４６によって電気的に接続されている。
エミッタリードを構成する上記３本のリード４１（１番リード〜３番リード）のうち、Ａｕワイヤ４６によってエミッタパッド４３に接続された３番リードは、ゲート駆動用のセンス端子を構成し、Ａｌリボン４５によってエミッタパッド４３に接続された１番リードおよび２番リードは、フォース端子を構成している。
図２２に示すように、ＩＧＢＴのゲート電極とエミッタリードの間にゲート電圧を印加した際、エミッタリードに接続されたワイヤに電流が流れることによって電圧降下が発生し、この電圧降下の分、シリコンチップ表面とエミッタリードの間に電位差が発生する。そのため、実際にシリコンチップに入力される電圧は、上記電位差に相当する分、低くなる。この影響は、大電流または低電圧駆動になるほど顕著になる。
その対策として、本実施の形態では、前述したように、エミッタリードをセンス端子（３番リード）とフォース端子（１番リードおよび２番リード）とに分割し、センス端子（３番リード）はＡｕワイヤ４６を介してエミッタパッド４３に接続し、フォース端子（１番リード、２番リード）はＡｌリボン４５を介してエミッタパッド４３に接続する。このようにすると、ゲート電極とエミッタリードの間にゲート電圧を印加した際、センス端子（３番リード）よりも低抵抗のフォース端子（１番リード、２番リード）側に電流が流れ、高抵抗のセンス端子（３番リード）側にはほとんど電流が流れなくなる。その結果、ゲート電極とエミッタリードの間に電位差が生じなくなるので、ゲート電極とエミッタリードの間に印加されたゲート電圧は、ほぼ損失なくシリコンチップに入力される。
他方、エミッタリードをセンス端子（３番リード）とフォース端子（１番リードおよび２番リード）とに分割した場合は、１番リードと２番リードの連結部の面積が小さくなる。そのため、幅の広いＡｌリボン４５の長辺とシリコンチップ４２の長辺（図２０の左右方向に沿った辺）とが平行に並ぶようにボンディングすることが困難となる。これは、図２０に示すリード４１の１、２番リードとエミッタパッド４３との位置関係や、エミッタパッド４３の面積、特に、図２０の上下方向の幅が小さいことによる。
この場合、図２０に示すＡｌリボン４５よりも幅の狭いＡｌリボンを使用すれば、Ａｌリボンの長辺とシリコンチップ４２の長辺とが平行に並ぶようにボンディングすることが可能となるが、幅の狭いＡｌリボンを使用したのではリード４１との接触面積が小さくなるので両者の接触抵抗が大きくなる。
そこで、本実施の形態では、図２０に示すように、Ａｌリボン４５をシリコンチップ４２の辺またはモールド樹脂４０の辺に対して斜めにボンディングすることによって、面積の小さいエミッタパッド４３の表面に幅の広いＡｌリボン４５をボンディングできるようにしている。さらに、図２０に示すように、Ａｌリボン４５の一端部がボンディングされる連結部の幅（Ａ）をリード４１の一般的な基準幅（Ｂ）よりも広くすることにより、Ａｌリボン４５を斜めにレイアウトした場合でも、Ａｌリボン４５とリード４１を安定に接続することができる。
また、面積が小さいリード４１の連結部に幅の広いＡｌリボン４５をボンディングする場合は、ボンディング装置のクランパとリード４１の接触面積も小さくなるので、クランパでリード４１を確実に固定することが困難となり、Ａｌリボン４５とリード４１の接着力が低下する恐れがある。そこで、本実施の形態では、図２０に示すように、フォース端子を構成するリード４１（１番リードおよび２番リード）の一部を、センス端子を構成するリード４１（３番リード）とダイパッド部４１Ｄとの間に延在させることによって、フォース端子を構成するリード４１の面積を大きくする。
これにより、図２３に示すように、ボンディング装置のクランパ４７とリード４１（１番リードおよび２番リード）の接触面積が大きくなり、リード４１をクランパ４７で確実に固定することが可能となる。従って、リード４１（１番リードおよび２番リード）の表面にＡｌリボン４５をウェッジボンディングする際、ボンディングツールの振動エネルギーがＡｌリボン４５に確実に伝達されるので、Ａｌリボン４５とリード４１の接着力が向上する。
次に、上記シリコンチップ４２に形成されたＩＧＢＴについて説明する。図２４は、ＩＧＢＴの一例であるｎチャネル型のトレンチゲート型ＭＯＳＦＥＴを示すシリコンチップ４２の要部断面図である。
ｐ型コレクタ層６０の上部には、ｎ型エピタキシャル層が形成されている。ｎ型エピタキシャル層は、ｎ型バッファ層６１とその上部のｎ型ドリフト層６２とで構成されている。ｎ型ドリフト層６２の上部には、ｐ型ウエル６３とｐ型ベース層６４とが形成されており、ｐ型ベース層６４の一部には、このｐ型ベース層６４を貫通してｎ型ドリフト層６２に達する複数の溝が形成されている。
上記複数の溝の内壁には酸化シリコン膜からなるゲート絶縁膜６５が形成されており、ゲート絶縁膜６５の内側にはゲート電極６６が形成されている。また、ｐ型ウエル６３の上部には酸化シリコン膜６７を介して、ゲート引き出し電極６６Ａが形成されている。ゲート電極６６とゲート引き出し電極６６Ａは、ｎ型多結晶シリコン膜からなり、図に示さない領域で互いに接続されている。
上記複数の溝の周囲のｐ型ベース層６４の表面には、ｎ型エミッタ層６８とｐ型コンタクト層６９とが形成されている。ｎ型エミッタ層６８、ｐ型ベース層６４およびｎ型ドリフト層６２は、を構成している。
ｎチャネル型ＭＯＳＦＥＴの上部には、酸化シリコン膜７０を介してエミッタパッド４３が形成されている。エミッタパッド４３は、酸化シリコン膜７０に形成されたコンタクトホールを通じてｐ型コンタクト層６９に接続されている。また、ゲート引き出し電極６６Ａの上部には、酸化シリコン膜７０を介してゲートパッド４４が形成されている。ゲートパッド４４は、酸化シリコン膜７０に形成されたコンタクトホールを通じてゲート引き出し電極６６Ａに接続されている。エミッタパッド４３およびゲートパッド４４は、例えばＷＳｉ（タングステンシリサイド）膜とＡｌ（アルミニウム）合金膜との積層膜で構成されている。
シリコンチップ４２の表面は、エミッタパッド４３およびゲートパッド４４が形成された領域を除いて、パッシベーション膜７１で覆われている。パッシベーション膜７１は、例えば酸化シリコン膜と窒化シリコン膜との積層膜で構成されている。一方、シリコンチップ４２の裏面には、ｐ型コレクタ層６０に接するコレクタ電極７２が形成されている。
図２５は、本実施の形態の半導体装置１Ｆを用いた回路の一例である。図中の符号７３はＩＧＢＴドライブＩＣ、７４はＸｅ（キセノン）管、７５はトリガ変圧器である。
（実施の形態７）
図２６〜図２９は、本実施の形態の半導体装置を示す図であり、図２６はパッケージの内部構造を示す平面図、図２７は図２６のＤ−Ｄ線に沿った断面図、図２８は図２６のＥ−Ｅ線に沿った断面図、図２９は図２６のＦ−Ｆ線に沿った断面図である。
本実施の形態の半導体装置１Ｇは、小型面実装パッケージの一種であるＷＰＡＫに適用したものである。エポキシ系樹脂からなるモールド樹脂５０の外部には、ＷＰＡＫの外部接続端子を構成する８本のリード５１のアウターリード部が露出している。図２６に示すリード５１のうち、１番リードから３番リードまではソースリード、４番リードはゲートリード、５番リードから８番リードまではドレインリードである。
ＷＰＡＫは、モールド樹脂５０の外形寸法が長辺×短辺＝５．９ｍｍ×４．９ｍｍである。モールド樹脂５０の内部には、前記実施の形態１と同じく、パワーＭＯＳＦＥＴが形成されたシリコンチップ５２が封止されている。ＷＰＡＫの特徴の一つは、パッケージの熱抵抗を低減するために、シリコンチップ５２が搭載されたダイパッド部５１Ｄの裏面をモールド樹脂５０の外部に露出させ、ダイパッド部５１Ｄをヒートシンクとして機能させたことにある。
シリコンチップ５２は、ドレインリードを構成する４本のリード５１（５番リード〜８番リード）と一体に形成されたダイパッド部５１Ｄの上に、その主面を上に向けた状態で搭載されている。シリコンチップ５２の裏面は、パワーＭＯＳＦＥＴのドレインを構成しており、Ａｇペースト５を介してダイパッド部５１Ｄの上面に接合されている。ダイパッド部５１Ｄおよび８本のリード５１（１番リード〜８番リード）は、ＣｕまたはＦｅ−Ｎｉ合金からなり、それらの表面には、Ｐｄ膜を主成分とし、その上下にＮｉ膜とＡｕ膜とを積層した３層構造（Ｎｉ／Ｐｄ／Ａｕ）のメッキ層（図示せず）が形成されている。
シリコンチップ５２の主面には、ソースパッド（ソース電極）５３とゲートパッド５４が形成されている。ソースパッド５３とゲートパッド５４は、シリコンチップ５２の最上層に形成されたＡｌ膜を主体とする導電膜によって構成されている。ソースパッド５３は、パワーＭＯＳＦＥＴのオン抵抗を低減するために、ゲートパッド５４よりも広い面積で構成されている。同様の理由から、シリコンチップ５２の裏面は、その全面がパワーＭＯＳＦＥＴのドレイン電極を構成している。
本実施の形態の半導体装置１Ｇは、前記実施の形態１の半導体装置（ＳＯＰ８）１Ａと同じく、ソースリードを構成する３本のリード５１（１番リード〜３番リード）がモールド樹脂５０の内部で連結されており、この連結された部分とソースパッド５３とがＡｌリボン５５によって電気的に接続されている。一方、ゲートリードを構成する１本のリード５１（４番リード）とゲートパッド５４は、１本のＡｕワイヤ５６によって電気的に接続されている。
前述したように、ＷＰＡＫは、シリコンチップ５２が搭載されたダイパッド部５１Ｄの裏面をモールド樹脂５０の外部に露出させた構造になっている。そのため、モールド樹脂５０とダイパッド部５１Ｄ（およびリード５１）の熱膨張係数差に起因して両者の界面に隙間が生じると、この隙間を通じてモールド樹脂５０の内部に水分などの異物が侵入し、Ａｇペースト５を劣化させるという問題が生じ易い。特に、パワーＭＯＳＦＥＴは、シリコンチップ５２の裏面がドレイン電極を構成しているため、Ａｇペースト５が劣化することによってドレイン抵抗の増加を引き起こす。
その対策として、本実施の形態では、図２６に示すように、例えばダイパッド部５１Ｄの一辺（ドレインリードが形成された一辺）に沿って複数の突起部５７を設け、それぞれの突起部５７に、図２８に拡大して示すような段差５７ｓを形成する。また、他の対策として、ダイパッド部５１Ｄの三辺（突起部５７が形成された一辺を除く三辺）に沿って、図２８に拡大して示すようなハーフエッチング部５８を形成する。上記段差５７ｓは、例えば突起部５７をプレス加工することによって形成することができる。また、ハーフエッチング部５８は、エッチングマスクを使用した公知のハーフエッチング技術を用いて形成することができる。
ダイパッド部５１Ｄの周縁部に上記のような段差５７ｓやハーフエッチング部５８を形成した場合は、モールド樹脂５０とダイパッド部５１Ｄの熱膨張係数差に起因する両者の界面剥離（界面のずれ）の進行が段差５７ｓやハーフエッチング部５８によって阻止されるため、界面剥離が生じ難くなるという効果が得られる。
モールド樹脂５０とダイパッド部５１Ｄの界面剥離を防止する対策の他の例を図３０〜図３２に示す。図３０はパッケージの内部構造を示す平面図、図３１は図３０のＧ−Ｇ線に沿った断面図、図３２は図３０のＨ−Ｈ線に沿った断面図である。なお、図３０は、シリコンチップ５２、Ａｌリボン５５およびＡｕワイヤ５６の図示を省略している。
この例では、ダイパッド部５１Ｄの三辺（突起部５７が形成された一辺を除く三辺）に沿って、複数の突起部５９を形成し、それぞれの突起部５９に、図３２に拡大して示すような屈曲部５９ｂを形成する。屈曲部５９ｂは、例えば突起部５９を曲げ加工することによって形成することができる。
ダイパッド部５１Ｄの周縁部に上記のような屈曲部５９ｂを形成した場合は、段差５７ｓやハーフエッチング部５８を形成した場合と同様、モールド樹脂５０とダイパッド部５１Ｄの熱膨張係数差に起因する両者の界面剥離（界面のずれ）の進行が屈曲部５９ｂによって阻止されるため、界面剥離が生じ難くなるという効果が得られる。
上記した段差５７ｓ、ハーフエッチング部５８および屈曲部５９ｂは、いずれか一種を単独で形成してもよく、二種以上を組み合わせて形成してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば図３３に示すように、前記実施の形態１のＳＯＰ８において、ソースリードを構成する３本のリード４（１番リード〜３番リード）の連結部の幅（Ａ）は、モールド樹脂２の外部に露出した部分（アウターリード）の幅（Ｂ）よりも広くすることが望ましい。これにより、Ａｌリボン１０とリード４の接触面積を大きくすることができるので、両者の接触抵抗を小さくすることができる。これは、実施の形態６のＶＳＯＮ８および実施の形態７のＷＰＡＫにおいても同様である。
また、前記実施の形態４では、モールド樹脂２の外部に露出しているリード４のうち、ソースリードを幅の広い１本のリードで構成することによってオン抵抗の低減と放熱性の向上を図った（図１６参照）が、例えば図３４に示すように、ソースリードとドレインリードをそれぞれ幅の広い１本のリードで構成することによって、上記の効果をさらに高めることができる。
また、前記図７に示したように、シリコンチップ３の表面には、多数のパワーＭＯＳＦＥＴが形成されている。そこで、例えば図３５に示すように、ソースパッド７の表面にほぼ均等にＡｌリボン１０を配置することによって、Ａｌリボン１０とパワーＭＯＳＦＥＴとの距離のばらつきを最小化し、Ａｌリボン１０とパワーＭＯＳＦＥＴとを接続するソースパッド７の抵抗を低減することができる。
また、前記実施の形態では、Ａｇペーストを使ってダイパッド部上にシリコンチップを搭載したが、Ａｇペースト以外のペレット付け材料、例えばＰｂフリー半田などを使ってダイパッド部上にシリコンチップを搭載することもできる。
また、前記実施の形態では、リードフレーム（ダイパッド部４Ｄおよびリード４）の表面にＰｄ膜を主成分とするメッキ層を形成したが、これに限定されるものではなく、例えば前記表２に示すように、Ａｌリボンが接続されるソースリードの表面にＮｉまたはＰｄのいずれかのメッキ（またはＣｕベア）を使用し、Ａｕワイヤが接続されるゲートリードの表面にＡｇまたはＰｄのいずれかのメッキ（またはＣｕベア）を使用し、Ａｇペーストが塗布されるダイパッド部の表面にＡｇまたはＰｄのいずれかのメッキを使用するなど、ソースリード、ゲートリードおよびダイパッド部のそれぞれの表面に最適のメッキを施すこともできる。
また、前記実施の形態では、ＳＯＰ８、ＶＳＯＮ８あるいはＷＰＡＫに適用した半導体装置について説明したが、低抵抗が要求される各種の小型面実装パッケージに適用することができる。また、シリコンチップに形成される素子は、パワーＭＯＳＦＥＴやＩＧＢＴに限定されるものではない。
また、前記実施の形態では、面積の広いパッド（ソースパッドまたはエミッタパッド）とリードを接続する結線材料としてＡｌリボンを用いたが、ＡｕあるいはＣｕ合金のような電気抵抗の小さい他の金属材料で構成されたリボンを用いることもできる。
本発明は、携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用される半導体装置に利用することができる。
本発明の実施の形態１である半導体装置の外観を示す平面図である。 本発明の実施の形態１である半導体装置の外観を示す側面図である。 本発明の実施の形態１である半導体装置の内部構造を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 図３のＢ−Ｂ線に沿った断面図である。 シリコンチップに形成されたパワーＭＯＳＦＥＴを示す要部断面図である。 シリコンチップに形成されたソースパッド、ゲートパッドおよびゲート配線を含む最上層の導電膜と下層のゲート電極とを示す平面図である。 本発明の実施の形態１である半導体装置の製造工程の一例を示すフロー図である シリコンチップのソースパッドにＡｌリボンをウェッジボンディングする際にＡｇペーストに振動エネルギーが加わる様子を説明する図である。 Ａｇペーストの最適な弾性率を導出するための選択指針式を説明する図である。 ４種類のＡｇペーストの選択指針式とクラック耐性実験の結果を示すグラフである。 Ａｇペーストの弾性率の剪断強度依存性を測定した結果を示すグラフである。 本発明の実施の形態２である半導体装置の内部構造を示す平面図である。 １本のボンディングツールで複数本のＡｌリボンを同時にボンディングする工程を示す要部斜視図である。 本発明の実施の形態３である半導体装置の内部構造を示す平面図である。 本発明の実施の形態４である半導体装置の内部構造を示す平面図である。 本発明の実施の形態５である半導体装置の内部構造を示す平面図である。 本発明の実施の形態６である半導体装置の外観を示す平面図である。 本発明の実施の形態６である半導体装置の外観を示す平面図である。 本発明の実施の形態６である半導体装置の内部構造を示す平面図である。 図２０のＣ−Ｃ線に沿った断面図である。 本発明の実施の形態６である半導体装置の動作を概略的に説明する図である。 本発明の実施の形態６である半導体装置の製造工程において、クランプとリードの接触領域を示す要部平面図である。 シリコンチップに形成されたＩＧＢＴを示す要部断面図である。 本発明の実施の形態６である半導体装置のを用いた回路の一例を示す図である。 本発明の実施の形態７である半導体装置の内部構造を示す平面図である。 図２６のＤ−Ｄ線に沿った断面図である。 図２６のＥ−Ｅ線に沿った断面図である。 図２６のＦ−Ｆ線に沿った断面図である。 本発明の実施の形態７である半導体装置の内部構造を示す平面図である。 図３０のＧ−Ｇ線に沿った断面図である。 図３０のＨ−Ｈ線に沿った断面図である。 本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。 本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。 本発明の他の実施の形態である半導体装置の内部構造を示す平面図である。
符号の説明
１Ａ〜１Ｇ 半導体装置
２ モールド樹脂
３ シリコンチップ
４ リード
４Ｄ ダイパッド部
５ Ａｇペースト
７ ソースパッド（ソース電極）
８ ゲートパッド
１０ Ａｌリボン
１１ Ａｕワイヤ
１２ ボンディングツール
２０ ｎ＋型単結晶シリコン基板
２１ ｎ−型単結晶シリコン層
２２ ｐ型ウエル
２３ 酸化シリコン膜
２４ 溝
２５ 酸化シリコン膜（ゲート酸化膜）
２６Ａ 多結晶シリコン膜（ゲート電極）
２６Ｂ ゲート引き出し電極
２７ ｐ−型半導体領域
２８ ｐ型半導体領域
２９ ｎ＋型半導体領域（ソース）
３０、３１ 酸化シリコン膜
３２、３３ 接続孔
３４ ゲート配線
３５ ｐ＋型半導体領域
３６、３７、３８ Ａｌ配線
４０ モールド樹脂
４１ リード
４１Ｄ ダイパッド部
４２ シリコンチップ
４３ エミッタパッド（エミッタ電極）
４４ ゲートパッド
４５ Ａｌリボン
４６ Ａｕワイヤ
４７ クランパ
５０ モールド樹脂
５１ リード
５１Ｄ ダイパッド部
５２ シリコンチップ
５３ ソースパッド
５４ ゲートパッド
５５ Ａｌリボン
５６ Ａｕワイヤ
５７ 突起部
５７ｓ 段差
５８ ハーフエッチング部
５９ 突起部
５９ｂ 屈曲部
６０ ｐ型コレクタ層
６１ ｎ型バッファ層
６２ ｎ型ドリフト層
６３ ｐ型ウエル
６４ ｐ型ベース層
６５ ゲート絶縁膜
６６ ゲート電極
６６Ａ ゲート引き出し電極
６７ 酸化シリコン膜
６８ ｎ型エミッタ層
６９ ｐ型コンタクト層
７０ 酸化シリコン膜
７１ パッシベーション膜
７２ コレクタ電極
７３ ＩＧＢＴドライブＩＣ
７４ Ｘｅ管
７５ トリガ変圧器

Claims (19)

  1. リードフレームのダイパッド部上に搭載された半導体チップが樹脂パッケージによって封止され、前記樹脂パッケージの外部に前記リードフレームのアウターリード部が露出した半導体装置であって、
    前記リードフレームは、ゲートリード、ソースリード、ドレインリード、および前記ドレインリードと一体に形成されたダイパッド部からなり、
    前記半導体チップの主面には、パワーＭＯＳＦＥＴのゲート電極に接続されたゲートパッドと、前記パワーＭＯＳＦＥＴのソースに接続され、かつ前記ゲートパッドよりも面積の大きいソースパッドとが形成され、
    前記パワーＭＯＳＦＥＴのドレインを構成する前記半導体チップの裏面は、Ａｇペーストによって前記ダイパッド部上に接合され、
    前記ソースリードと前記ソースパッドは、Ａｌリボンによって接続されていることを特徴とする半導体装置。
  2. 前記Ａｇペーストの弾性率（Ｐａ）は、
    Ｐａ＜２．６×Ａｇペーストの接着厚さ／Ａｌリボン超音波ボンディング可能変位×Ａｇペーストの剪断強度
    なる関係を満たすことを特徴とする請求項１記載の半導体装置。
  3. 前記Ａｇペーストの弾性率は０．２〜５．３ＧＰａの範囲であり、剪断強度は８．５ＭＰａ以上であることを特徴とする請求項１記載の半導体装置。
  4. 前記ソースリードと前記ソースパッドは、複数本のＡｌリボンによって接続されていることを特徴とする請求項１記載の半導体装置。
  5. 前記ゲートリードと前記ゲートパッドは、Ａｕワイヤによって接続されていることを特徴とする請求項１記載の半導体装置。
  6. 前記ゲートリードと前記ゲートパッドは、Ａｌリボンによって接続されていることを特徴とする請求項１記載の半導体装置。
  7. 前記ソースパッドを構成する導電膜の膜厚は、３μｍ以上であることを特徴とする請求項１記載の半導体装置。
  8. 複数本の前記ソースリードのアウターリード部が一体に接続されていることを特徴とする請求項１記載の半導体装置。
  9. 複数本の前記ドレインリードの一部と前記ダイパッド部は、Ａｌリボンによって接続されていることを特徴とする請求項１記載の半導体装置。
  10. 前記リードフレームの表面には、Ｐｄを主成分とするメッキ層が形成されていることを特徴とする請求項１記載の半導体装置。
  11. リードフレームのダイパッド部上に搭載された半導体チップが樹脂パッケージによって封止され、前記樹脂パッケージの外部に前記リードフレームのアウターリード部が露出した半導体装置であって、
    前記リードフレームは、ゲートリード、エミッタリード、コレクタリード、および前記コレクタリードと一体に形成されたダイパッド部からなり、
    前記半導体チップの主面には、ＩＧＢＴのゲート電極に接続されたゲートパッドと、前記ＩＧＢＴのエミッタに接続され、かつ前記ゲートパッドよりも面積の大きいエミッタパッドとが形成され、
    前記ＩＧＢＴのドレインを構成する前記半導体チップの裏面は、Ａｇペーストによって前記ダイパッド部上に接合され、
    前記エミッタリードと前記エミッタパッドは、Ａｌリボンによって接続されていることを特徴とする半導体装置。
  12. 前記エミッタリードと前記エミッタパッドを接続する前記Ａｌリボンは、前記樹脂パッケージの辺に対して斜め方向に延在していることを特徴とする請求項１１記載の半導体装置。
  13. 前記ゲートリードと前記ゲートパッドは、Ａｕワイヤによって接続されていることを特徴とする請求項１１記載の半導体装置。
  14. 前記エミッタリードと前記エミッタパッドを接続する前記Ａｌリボンは、前記樹脂パッケージの辺に対して斜め方向に延在し、前記ゲートリードと前記ゲートパッドを接続する前記Ａｕワイヤは、前記樹脂パッケージの辺に対して斜め方向に延在していることを特徴とする請求項１３記載の半導体装置。
  15. 前記エミッタリードは、フォース端子とゲート駆動用のセンス端子とで構成され、前記フォース端子を構成するエミッタリードと、前記センス端子を構成するエミッタリードは、互いに分離して形成されていることを特徴とする請求項１１記載の半導体装置。
  16. 前記フォース端子を構成するエミッタリードの一部は、前記センス端子を構成するエミッタリードと前記ダイパッド部との間に延在していることを特徴とする請求項１５記載の半導体装置。
  17. リードフレームのダイパッド部上に搭載された半導体チップが樹脂パッケージによって封止され、前記樹脂パッケージの外部に前記リードフレームのアウターリード部と前記ダイパッド部の裏面とが露出した半導体装置であって、
    前記リードフレームは、ゲートリード、ソースリード、ドレインリード、および前記ドレインリードと一体に形成されたダイパッド部からなり、
    前記半導体チップの主面には、パワーＭＯＳＦＥＴのゲート電極に接続されたゲートパッドと、前記パワーＭＯＳＦＥＴのソースに接続され、かつ前記ゲートパッドよりも面積の大きいソースパッドとが形成され、
    前記パワーＭＯＳＦＥＴのドレインを構成する前記半導体チップの裏面は、Ａｇペーストによって前記ダイパッド部上に接合され、
    前記ソースリードと前記ソースパッドは、Ａｌリボンによって接続され、
    前記ゲートリードと前記ゲートパッドは、Ａｕワイヤによって接続され、
    前記ダイパッド部の周縁部には、前記ダイパッド部と一体に構成された突起部が設けられ、
    前記突起部には、段差または屈曲部が設けられていることを特徴とする半導体装置。
  18. 前記ダイパッド部の周縁部には、前記段差または屈曲部に代えて、もしくは前記段差または屈曲部と共にハーフエッチング部が設けられていることを特徴とする請求項１７記載の半導体装置。
  19. 前記樹脂パッケージの内部に封止された前記ソースリードの幅は、前記樹脂パッケージの外部に露出した部分の幅よりも広いことを特徴とする請求項１または１７記載の半導体装置。
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