JP2012105522A - スイッチング電源装置 - Google Patents

Abstract

【課題】入力電圧の増加に対し同期整流器を確実に保護すると共に電源停止時の回生電流の増加を回避して保護する。
【解決手段】同期整流型フライバックコンバ−タを用いたスイッチング電源装置に、スイッチングＦＥＴ２０をオフした場合に出力トランス１２の駆動コイル１８に発生する負極性の誘起電圧から生成した駆動信号の同期整流ＦＥＴ２４のゲートへの供給を阻止すると共に、電源停止によりスイッチングＦＥＴ２０をオフした場合に駆動コイル１８に発生する正極性の誘起電圧から生成した駆動信号を減少させて所定時間後に同期整流ＦＥＴ２４をオフする同期整流駆動回路３０を設ける。
【選択図】図１

Description

本発明は、同期整流型フライバックコンバ−タを用いたスイッチング電源装置に関する。

従来、この種の同期整流型フライバックコンバ−タを用いたスイッチング電源装置としては、例えば図７に示すものがある。

図７において、１００は入力電源であり、出力トランス１１２の１次側には１次コイル１１４が設けられてスイッチングＦＥＴ１２０を直接接続し、２次側には１次側コイル１１４と極性を逆にする２次コイル１１６と駆動コイル（補助コイル）１１８を設けている。

２次コイル１１６と駆動コイル１１８のコイル接続点は２次側同期整流器としての同期整流ＦＥＴ１２４のソ−ス端子Ｓに接続され、そのドレイン端子Ｄは平滑コンデンサ１２６のプラス側に接続されている。駆動コイル１１８の他端は電流制限抵抗１３６を介して同期整流ＦＥＴ１２４のゲ−ト端子Ｇに接続され、同期整流駆動回路を構成している。

制御回路１２８は出力電圧Ｖｏを安定化するためのＰＷＭ制御信号を絶縁ドライバ回路１２２に出力し、絶縁ドライバ回路１２２はスイッチングＦＥＴ１２０のゲート端子Ｇとソース端子Ｓ間に制御信号Ｅ１１を出力し、制御信号Ｅ１１がハイレベル（Ｈ）になるとスイッチングＦＥＴ１２０がオンし、制御信号Ｅ１１がローレベル（Ｌ）になるとスイッチングＦＥＴ１２０がオフする。

図８は従来の同期整流型フライバックコンバータの各部の動作波形を示したタイムチャートであり、図８（Ａ）は制御信号Ｅ１１の電圧波形、図８（Ｂ）はスイッチングＦＥＴ１２０のドレイン・ソース間電圧Ｖｄｓ１１、図８（Ｃ）は１次コイル１１４に発生する電圧、図８（Ｄ）は２次側コイル１１６に発生する電圧、図８（Ｅ）は駆動コイル１１８に発生する電圧、図８（Ｆ）は同期整流ＦＥＴ１２４のゲ−ト・ソース間電圧Ｖｇｓ１２、図８（Ｇ）は同期整流ＦＥＴ１２４のドレイン・ソース間電圧Ｖｄｓ１２、更に図８（Ｈ）は２次コイル１１６に流れる電流を示している。なお、スイッチングＦＥＴ１２０のドレイン・ソース間電圧Ｖｄｓ１１、１次コイル１１４に発生する電圧、２次側コイル１１６に発生する電圧、駆動コイル１１８に発生する電圧と同期整流ＦＥＴ１２４のドレイン・ソース間電圧Ｖｄｓ１２は、スイッチングにより発生するリンギング電圧を含めた概略波形を示している。

フライバックコンバ−タは１次側のスイッチングＦＥＴ１２０と２次側の同期整流ＦＥＴ１２４が交互にオンとオフを繰り返し、出力トランス１１２のエネルギ−の蓄積と放出を繰り返すことにより１次側から２次側にエネルギ−を伝える。

出力トランス１１２にエネルギ−を蓄積するために１次側のスイッチングＦＥＴ１２０をオンしたとき２次側の同期整流ＦＥＴ１２４はオフとなり、出力トランス１１２からエネルギ−を放出するために１次側のスイッチングＦＥＴ１２０をオフしたときは２次側の同期整流ＦＥＴ１２４がオンとなるように駆動される。

２次側の同期整流ＦＥＴ１２４のオンとオフの制御は以下のように行われる。同期整流ＦＥＴ１２４は、駆動コイル１１８の極性が１次コイル１１４と逆なため、１次側のスイッチングＦＥＴ１２０がオフのときに駆動コイル１１８にプラス極性の電圧が発生し、電流制限抵抗１３６を介して同期整流ＦＥＴ１２４のゲ−ト端子Ｇにゲートバイアス電圧として印加され、スレッショルド電圧を超えることによって同期整流ＦＥＴ１２４がオンする。

同期整流ＦＥＴ１２４のゲ−ト端子Ｇに印加されるプラス方向のゲート・ソース間電圧Ｖｇｓ１２は、図８（Ｆ）に示すように、２次コイル１１６の巻数Ｎ２と駆動コイル１１８の巻数Ｎ３及び出力電圧Ｖｏによって
Ｖｇｓ１２＝Ｖｏ×Ｎ３／Ｎ２ （１）
で示され、出力電圧Ｖｏに比例した電圧が印加される。ここで出力電圧Ｖｏは制御回路１２８により安定化されているため、同期整流ＦＥＴ１２４のゲ−ト端子Ｇに印加されるプラス電圧は結果的に一定の電圧となる。

続いて１次側のスイッチングＦＥＴ１２０がオンすると、駆動コイル１１８にマイナス極性の電圧が発生し、電流制限抵抗１３６を介して同期整流ＦＥＴ１２４のゲ−ト端子Ｇにゲートバイアス電圧として印加され、同期整流ＦＥＴ１２４のオン時にゲ−ト端子Ｇに蓄積されていた電荷が引き抜かれ（放電）、スレッショルド電圧を下回ることによりオフする。

同期整流ＦＥＴ１２４のゲ−ト端子Ｇに印加されるマイナス極性のゲート・ソース間電圧Ｖｇｓ１２は、図８（Ｆ）に示すように、１次コイル１１４の巻数Ｎ１と駆動コイル１１８の巻数Ｎ３及び入力電圧Ｖｉによって決り、
Ｖｇｓ１２＝Ｖｉ×Ｎ３／Ｎ１ （２）
で示され、入力電圧Ｖｉに比例した電圧となる。

スイッチング電源装置は入力電圧Ｖｉの変動を許容しているため、同期整流ＦＥＴ１２４のゲ−ト端子Ｇに印加されるマイナス極性のゲート・ソース間電圧Ｖｇｓ１２は、入力電圧Ｖｉの変動に応じて変化する。

また、同期整流型フライバックコンバ−タを用いた従来のスイッチング電源装置としては、図９に示した様に、平滑コンデンサ１２６のマイナス側に接続される二次コイル端子に、同期整流ＦＥＴ１２４を備えて同期整流駆動回路を構成している例もある。この場合においても動作原理は図７に示したスイッチング電源装置と同様である。

特開２００１−２９２５７０号公報 特開２００７−３３６６３５号公報

しかしながら、このような従来の同期整流型フライバックコンバータを用いたスイッチング電源装置にあっては、同期整流ＦＥＴ１２４の駆動回路として、駆動コイル１１８の誘起電圧を電流制限抵抗１３６のみを介してゲート端子Ｇにゲートバイアス電圧として印加して駆動する回路となっていたため、入力電圧Ｖｉに高い電圧が印加された場合に、同期整流ＦＥＴ１２４の破壊につながる恐れがある。

図１０（Ａ）〜（Ｇ）は、図７に示したスイッチング電源装置において、入力電圧Ｖｉに高い電圧が印加された場合の各部の動作波形を示しており、スイッチングＦＥＴ１２０のオンに伴い駆動コイル１１８に高いマイナス極性の電圧が発生し、電流制限抵抗１３６を介して同期整流ＦＥＴ１２４のゲ−ト端子Ｇに前記（２）式で示される高いマイナス電圧が図１０（Ｆ）に示すように印加され、同期整流ＦＥＴ１２４のゲ−ト端子の定格電圧を超え、破壊につながる。

一般的に、同期整流ＦＥＴ１２４のゲ−ト端子定格電圧は２０ボルト程度であり、スイッチング電源装置の入力電圧Ｖｉの下限時に、同期整流ＦＥＴ１２４のマイナス電圧を、例えば５ボルト程度に設定したとしても、入力電圧Ｖｉが４倍となった時点で同期整流ＦＥＴ１２４のゲ−ト端子定格電圧を超えてしまい、破壊してしまう。

これを防止するため１１図に示すように、同期整流ＦＥＴ１２４のゲ−ト端子Ｇとソ−ス端子Ｓ間に、ゲ−ト端子Ｇ側がカソ−ドとなるようダイオ−ド１４０を挿入接続して逆電圧を印加させないようにする方法があるが、電流制限抵抗１３６の損失が増大してしまい、効率が低下する問題がある。

また従来の同期整流型フライバックコンバータにあっては、同期整流ＦＥＴ１２４の駆動回路として、駆動コイル１１８の誘起電圧を電流制限抵抗１３６のみを介してゲート端子Ｇにゲートバイアス電圧として印加して駆動する回路となっていたため、図１２（Ａ）〜（Ｈ）の動作波形に示すように、フライバックコンバ−タは１次側のスイッチングＦＥＴ１２０がオンの場合、２次側の同期整流ＦＥＴ１２４はオフとなり、オンとオフが逆転した動作であり、時刻ｔ１で電源を停止した場合、駆動回路１２２からの制御信号Ｅ１１がローレベルとなり、１次側のスイッチングＦＥＴ１２０をオフさせた状態で停止する。

このとき駆動コイル１１８にはプラス方向の電圧が発生しており、同期整流ＦＥＴ１２４はオンした状態となる。このため同期整流ＦＥＴ１２４と出力トランス１１２の２次コイル１１６が電圧源に接続された状態となり、図１２（Ｈ）に示すように、２次コイル１１６に回生電流が流れ続ける。この状態が続くとトランスコアが励磁され続けることとなるため磁束が増大し、ついにはトランスコアの飽和磁束密度を超え、出力トランス１１２が飽和し、インダクタンスとしての特性がなくなり大電流が流れる。この電流により、同期整流ＦＥＴ１２４の破壊、出力トランス１１２の２次コイル１１６の焼損につながる。

これを防ぐために、出力トランス１１２の外形を大きくして、飽和磁束密度を上げる方法があるが、スイッチング電源装置の外形が大きくなってしまう問題点がある。

本発明は、入力電圧の増加に対し同期整流器を確実に保護すると共に電源停止時の回生電流の増加を回避して保護する同期整流型フライバックコンバータを用いたスイッチング電源装置を提供することを目的とする。

本発明は、
１次側に設けた１次コイル、１次コイルと逆極性となるように２次側に設けた２次コイル及び駆動コイルを備えた出力トランスと、
出力トランスの１次コイルに直列接続され、制御回路からの制御信号に基づいてオン、オフ制御される１次側スイッチング素子と、
１次側スイッチング素子のオン、オフ制御に対し逆相となるようにオフ、オン制御されて前記２次コイルの誘起電圧を同期整流して平滑コンデンサに出力する２次側同期整流器と、
から成る同期整流型フライバックコンバ−タを用いたスイッチング電源装置に於いて、
駆動コイルの誘起電圧から生成した駆動信号により１次側スイッチング素子のオン、オフ制御に対し逆相となるように２次側同期整流器をオフ、オン制御し、１次側スイッチング素子をオンした場合に駆動コイルに発生する負極性の誘起電圧から生成した駆動信号の２次側同期整流器への供給を阻止すると共に、電源停止により１次側スイッチング素子をオフした場合に駆動コイルに発生する正極性の誘起電圧から生成した同期整流器への駆動信号を減少させて所定時間後に２次側同期整流器をオフする同期整流駆動回路を設けたことを特徴とする。

ここで、２次側同期整流器は同期整流ＦＥＴであり、
同期整流駆動回路は、
駆動コイルの出力端子と同期整流ＦＥＴのゲート端子の間に、正極性の誘起電圧でオンし負極性の誘起電圧でオフするダイオード、正極性の誘起電圧で充電されるコンデンサ及び駆動信号の電流を調整する第１抵抗を直列接続すると共に、同期整流ＦＥＴのゲート端子と駆動コイルのコイル接続点との間に放電用の第２抵抗を接続したゲート回路と、
コンデンサの両端の各々からコイル接続点の間に接続した一対の放電用スイッチング素子と、
制御回路からの制御信号に基づいて、１次側スイッチング素子がオフして駆動コイルに正極性電圧が誘起した場合は一対の放電用スイッチング素子をオフし、１次側スイッチング素子がオフして駆動コイルに負極性電圧が誘起した場合は一対の放電用スイッチング素子をオンして前記ゲート回路のコンデンサを放電リセットする放電リセット回路と、
を設ける。

同期整流駆動回路、ゲート回路、一対の放電用スイッチング素子および放電リセット回路は、前記２次コイルの正極側に設けてもよいし負極側に設けてもよい。

また、同期整流回路は、
駆動コイルの出力端子と同期整流ＦＥＴのゲート端子の間に、正極性の誘起電圧でオンし負極性の誘起電圧でオフするダイオード、正極性の誘起電圧で充電されるコンデンサ及び駆動信号の電流を調整する第１抵抗を直列接続すると共に、同期整流ＦＥＴのゲート端子と駆動コイルのコイル接続点との間に放電用の第２抵抗を接続したゲート回路と、
ダイオード側のコンデンサ端子と駆動コイル接続点の間に接続した放電用スイッチング素子と、
第１抵抗側のコンデンサ端子と駆動コイル接続点の間に接続したダイオードと、
制御回路からの制御信号に基づいて、１次側スイッチング素子がオフして駆動コイルに正極性電圧が誘起した場合は放電用スイッチング素子をオフし、１次側スイッチング素子がオフして駆動コイルに負極性電圧が誘起した場合は放電用スイッチング素子をオンしてゲート回路のコンデンサを放電リセットする放電リセット回路と、
を設けた構成であってもよい。

この場合においても同期整流駆動回路、ゲート回路、一対の放電用スイッチング素子および放電リセット回路は、前記２次コイルの正極側に設けてもよいし負極側に設けてもよい。

本発明によれば、１次側スイッチング素子をオンした場合に駆動コイルに発生する負極性の誘起電圧から生成した駆動信号の２次側同期整流器への供給を阻止するようにしたため、２次側の同期整流器となる同期整流ＦＥＴのゲ−トに逆電圧を印加させずに同期整流が可能であり、入力電圧が高くなっても同期整流ＦＥＴのゲ−ト端子定格電圧を超えることがないため、入力電圧範囲の広いスイッチング電源装置を実現できる。

また、電源停止により１次側スイッチング素子をオフした場合に駆動コイルに発生する正極性の誘起電圧から生成した駆動信号を減少させて所定時間後に２次側同期整流器をオフするようにしため、同期整流型フライバックコンバ−タを停止する時の回生電流を抑制して出力トランスの飽和を防止し、出力トランスを飽和させないようにトランスサイズを大きくする必要がなくなり、小さな出力トランスを使用することで、スイッチング電源装置の小型化を実現できる。

本発明による同期整流型フライバックコンバータを用いたスイッチング電源装置の実施形態を示した回路図 図１の実施形態における各部の動作波形を示したタイムチャート 図１の実施形態における電源停止時の各部の動作波形を示したタイムチャート 本発明による他の同期整流型フライバックコンバータを用いたスイッチング電源装置の実施形態を示した回路図 本発明による同期整流型フライバックコンバータを負極側に用いたスイッチング電源装置の実施形態を示した回路図 本発明による他の同期整流型フライバックコンバータを負極側に用いたスイッチング電源装置の実施形態を示した回路図 同期整流型フライバックコンバータを用いた従来のスイッチング電源装置を示した回路図 図７の従来回路における各部の動作波形を示したタイムチャート 同期整流型フライバックコンバータを負極側に備えた従来のスイッチング電源装置を示した回路図 図７の従来回路で入力電圧が高くなった場合の各部の動作波形を示したタイムチャート 同期整流ＦＥＴの破壊防止回路を設けた従来のスイッチング電源装置を示した回路図 図７の従来回路における電源停止時の各部の動作波形を示したタイムチャート

図１は本発明による同期整流型フライバックコンバ−タ（絶縁型）を用いたスイッチング電源装置の実施形態を示した回路図である。

図１において、１０は入力電源であり、出力トランス１２の１次側には１次コイル１４が設けられてスイッチング素子としてスイッチングＦＥＴ２０を直接接続し、２次側には１次側コイル１４と極性を逆にする２次コイル１６と駆動コイル（補助コイル）１８を設けている。

２次コイル１６と駆動コイル１８のコイル接続点は２次側同期整流器としての同期整流ＦＥＴ２４のソ−ス端子Ｓに接続され、そのドレイン端子Ｄは平滑コンデンサ２６のプラス側に接続されている。駆動コイル１８の他端は同期整流駆動回路３０を介して同期整流ＦＥＴ２４のゲ−ト端子Ｇに接続されている。

制御回路２８は出力電圧Ｖｏを安定化するためのＰＷＭ制御信号を絶縁ドライブ回路２２に出力し、絶縁ドライブ回路２２はスイッチングＦＥＴ２０のゲート端子Ｇとソース端子Ｓ間に制御信号Ｅ１を出力し、制御信号Ｅ１がハイレベル（Ｈ）になるとスイッチングＦＥＴ２０がオンし、制御信号Ｅ１がローレベル（Ｌ）になるとスイッチングＦＥＴ２０がオフする。絶縁ドライバ回路２２はフォトカプラなどにより１次側と２次側を絶縁分離している。

同期整流駆動回路３０は、駆動コイル１８の他端と同期整流ＦＥＴ２４のゲ−ト端子Ｇの間に、ダイオード３２、コンデンサ３４及び第１抵抗３６、更に、同期整流ＦＥＴ２４のゲート端子Ｇとソース端子Ｓとの間には第２抵抗３８を直列に接続している。１次側のスイッチングＦＥＴ２０のオフで駆動コイル１８に発生したプラス極性（正極性）の電圧を、第１抵抗３６と第２抵抗３８の抵抗分割に基づくゲートバイアス信号として同期整流ＦＥＴ２４のゲ−ト端子Ｇに印加してオンする。

ここで、ダイオード３２は駆動コイル１８の他端にダイオ−ド３２のアノ−ド端子を接続し、カソ−ド端子はコンデンサ３４の一端に接続しており、１次側のスイッチングＦＥＴ２０のオンで駆動コイル１８に発生したマイナス極性（負極性）の電圧に基づくゲートバイアス信号の同期整流ＦＥＴ２４のゲ−ト端子Ｇに対する印加を阻止する。

コンデンサ３４は、１次側のスイッチングＦＥＴ２０のオフで駆動コイル１８に発生したプラス極性（正極性）の電圧により充電される。第１抵抗から同期整流ＦＥＴ２４のゲ−ト端子Ｇ電流が流れる。第２抵抗は、駆動コイル１８の他端に、第１抵抗と直列接続されることにより、駆動コイル１８で発生した電圧を抵抗分割してスイッチングＦＥＴ２４のゲート端子Ｇに印加している。また、第１抵抗と第２抵抗は直列接続されているから、コンデンサ３４に流れ込む電荷量を制限し、コンデンサ３４に電荷が溜まるにつれて徐々に電流が減少する。即ち、コンデンサ３４の容量と同期整流ＦＥＴ２４の寄生容量及び第１抵抗３６と第２抵抗３８を加えた抵抗値で決まる時定数に従って減少する。このため、同期整流ＦＥＴ２４のゲ−ト端子Ｇに印加されるゲートバイアス電圧は、電流の減少と共に減衰する。

コンデンサ３４の両端のそれぞれには一対の放電用スイッチング素子としての放電用ＦＥＴ４０，４２のドレイン端子Ｄが接続され、それぞれのソ−ス端子Ｓは２次コイル１６と駆動コイル１８のコイル接続点に接続している。放電用ＦＥＴ４０，４２のゲ−ト端子Ｇには絶縁型の放電リセット回路４４からの制御信号Ｅ２が与えられている。

放電リセット回路４４は絶縁ドライブ回路２２からの制御信号Ｅ１を入力し、１次側のスイッチングＦＥＴ２０をオンして駆動コイル１８にマイナス極性（負極性）の電圧を発生するタイミングで制御信号Ｅ２を出力して放電用ＦＥＴ４０，４２を同時にオンし、コンデンサ３４の両端を接続する放電回路を形成してコンデンサ３４の電荷を放電リセットし、次の充電に備える。放電リセット回路４４が出力する制御信号Ｅ２は、絶縁ドライブ回路２２の出力する制御信号Ｅ１を微分して正極成分のみを取り出したパルス信号となる。

次に図１の実施形態の動作を図２に示す各部の動作波形を参照して説明する。ここで図２（Ａ）は制御信号Ｅ１の電圧波形、図２（Ｂ）はスイッチングＦＥＴ２０のドレイン・ソース間電圧Ｖｄｓ１、図２（Ｃ）は１次コイル１４に発生する電圧、図２（Ｄ）は２次側コイル１６に発生する電圧、図２（Ｅ）は駆動コイル１８に発生する電圧、図２（Ｆ）は同期整流ＦＥＴ２４のゲ−ト・ソース間電圧Ｖｇｓ２、図２（Ｇ）は同期整流ＦＥＴ２４のドレイン・ソース間電圧Ｖｄｓ２、図２（Ｈ）は２次コイル１８に流れる電流、更に図２（Ｉ）は放電リセット回路４４から出力する制御信号Ｅ２を示している。

制御回路２８は出力電圧Ｖｏを入力して基準電圧との誤差を検出し、誤差をなくすようなパルス幅を制御したＰＷＭ制御信号を生成して絶縁ドライブ回路２２に出力し、絶縁ドライブ回路２２はフォトカプラなどによる絶縁結合を介して図２（Ａ）に示す制御信号Ｅ１を１次側のスイッチングＦＥＴ２０に出力してハイレベルでオンし、ローレベルでオフするスイッチングを繰り返している。

スイッチングＦＥＴ２０のオン、オフに伴って出力トランス１２の１次コイル１４への印加電圧は反転を繰り返す。出力トランス１２の２次コイル１６及び駆動コイル１８の極性は１次コイル１４と反対であるので、１次コイル１４に対し２次コイル１６及び駆動コイル１８の発生電圧は反転する。

制御信号Ｅ１がローレベルになると、スイッチングＦＥＴ２０のオフによって駆動コイル１８にプラス極性の電圧が誘起され、同期整流駆動回路３０に設けたダイオ−ド３２、コンデンサ３４及び第１抵抗３６を介して同期整流ＦＥＴ２４のゲ−ト端子Ｇにゲートバイアス電圧が印加され同期整流ＦＥＴ２４がオンとなる。この同期整流ＦＥＴ２４に対するゲ−トバイアス電圧は徐々に低下していくが、制御信号Ｅ１がハイレベルになる前に、同期整流ＦＥＴ２４が動作を停止するスレッショルド電圧Ｖｔｈを下回らないように時定数が調整されている。

続いて制御信号Ｅ１がハイレベルになると、スイッチングＦＥＴ２０がオンし、出力トランス１２の駆動コイル１８にはマイナス極性の電圧が誘起されるが、同期整流駆動回路３０に設けたダイオ−ド３２への逆方向への電圧印加となるため、同期整流ＦＥＴ２４のゲ−ト端子Ｇへゲートバイアス電圧が印加されない。

また、制御信号Ｅ１がハイレベルになると同時に、放電リセット制御回路４４から図２（Ｉ）に示す制御信号（パルス信号）Ｅ２が発生し、放電用ＦＥＴ４０及び放電用ＦＥＴ４２を同時にオンし、放電用ＦＥＴ４０が同期整流ＦＥＴ２４のゲ−ト電荷を引き抜きオフ状態とする。放電用ＦＥＴ４２もオンするため、コンデンサ３４に充電していた電荷を放電してリセットする。これにより次に制御信号Ｅ１がローレベルとなった場合に、同期整流駆動回路３０に設けたダイオ−ド３２、コンデンサ３４及び第１抵抗３６を介して同期整流ＦＥＴ２４のゲ−ト端子Ｇにゲートバイアス電圧を印加することが可能となり、同期整流を繰り返すことができる。

このようして同期整流ＦＥＴ２４のゲート端子Ｇに対するマイナス電圧印加を阻止した同期整流動作を行うことで、入力電圧Ｖｉが高くなった時の定格を越えるマイナス電圧の印加による同期整流ＦＥＴ２４の破壊を確実に防止し、広い入力電圧範囲で動作することができる。

次に電源を停止した場合の動作を図３の各部の動作波形を参照して説明する。図３にあっては、図２の場合と同様に同期整流動作を実施しており、時刻ｔ１で電源の停止を行ったとすると、絶縁ドライブ回路２２からの制御信号Ｅ１がローレベルになり、１次側のスイッチングＦＥＴ２０がオフ状態となり、このため出力トランス１２の駆動コイル１８にプラス極性の電圧が発生し、同期整流駆動回路３０のダイオード３２、コンデンサ３４及び第１抵抗３６を介して同期整流ＦＥＴ２４のゲ−ト端子Ｇにゲートバイアス電圧が印加され、同期整流ＦＥＴ２４がオン状態となる。

コンデンサ３２及び同期整流ＦＥＴ２４のゲートに充電された電荷は、第１抵抗３６と第２抵抗３８により徐々に放電し、ゲートバイアス電圧は放電と共に減衰し、トランスコアが飽和する前の時刻ｔ２でスレッショルド電圧Ｖｔｈを下回り、同期整流ＦＥＴ２４がオフ状態となる。これにより電源停止状態で出力トランス１２の２次コイル１６に流れる回生電流をカットして出力トランス１２の飽和を防ぐことができ、電源停止後に大電流が流れることを確実に防止できる。

図４は、本発明による他の同期整流駆動回路３１を用いた同期整流型フライバックコンバ−タ（絶縁型）によるスイッチング電源装置の実施形態を示した回路図である。図４に示した同期整流駆動回路３１は、図１に示した同期整流駆動回路３０における一対の放電用ＦＥＴ４０、４２の一方の放電用ＦＥＴ４０を、ダイオード４６（第２）に替えている。

ダイオード４６（第２）は、コンデンサ３４と第１抵抗３６間にカソ−ド端子を接続し、アノ−ド端子は同期整流ＦＥＴ２４のソース端子に接続して、同期整流ＦＥＴ２４への逆電圧の印加を防止している。

ダイオード３２（第１）、コンデンサ３４、第１抵抗３６及び第２抵抗３８を接続したゲート回路は、同期整流駆動回路３０と同様であるが、コンデンサ３４の第１抵抗３６側にのみ、放電用ＦＥＴ４２が接続されている。放電用ＦＥＴ４２のゲート端子Ｄには放電リセット回路４４が接続され、放電リセット回路４４からの制御信号Ｅ２が与えられる。

放電リセット回路４４から与えられる制御信号Ｅ２は、１次側のスイッチングＦＥＴ２０をオンして駆動コイル１８にマイナス極性（負極性）の電圧を発生するタイミングで出力して放電用ＦＥＴ４２をオンして放電回路を形成する。このとき、ダイオード４６（第２）によりスイッチングＦＥＴ２４のゲート端子に逆極性の電圧が印加するのを防止する。放電用ＦＥＴ４２のオンによる放電回路で、コンデンサ３４の電荷を放電リセットし、次の充電に備える。

同期整流動作中に電源を停止した場合は、同期整流駆動回路３０と同様に、絶縁ドライブ回路２２からの制御信号Ｅ１がローレベルとなることで１次側のスイッチングＦＥＴ２０がオフ状態となり、このため出力トランス１２の駆動コイル１８にプラス極性の電圧が発生し、同期整流駆動回路３１のダイオード３２（第１）、コンデンサ３４及び第１抵抗３６を介して同期整流ＦＥＴ２４のゲ−ト端子Ｇにゲートバイアス電圧が印加され、同期整流ＦＥＴ２４がオン状態となる。

コンデンサ３４及び同期整流ＦＥＴ２４のゲートに充電された電荷は、第１抵抗３６と第２抵抗３８により徐々に放電し、ゲートバイアス電圧は放電と共に減衰し、トランスコアが飽和する前にスレッショルド電圧Ｖｔｈを下回り、同期整流ＦＥＴ２４がオフ状態となる。これにより電源停止状態で出力トランス１２の２次コイル１６に流れる回生電流をカットして出力トランス１２の飽和を防ぐことができ、電源停止後に大電流が流れることを確実に防止できる。

図５は、図９に示した平滑コンデンサ１２６のマイナス側に接続される二次コイル端子に、同期整流ＦＥＴ１２４を備えたスイッチング電源装置に、同期整流駆動回路３０を適用したスイッチング電源装置を示している。

図５において、２次コイル１６の端子は平滑コンデンサ２６のプラス側に接続され、２次コイル１６の他端子は、スイッチングＦＥＴ２４のドレイン端子Ｄに接続され、スイッチングＦＥＴ２４のソース端子Ｓから平滑コンデンサ２６のマイナス側に接続されている。駆動コイル１８のコイル接続点は、ダイオード３２、コンデンサ３４と第１抵抗３６を介して同期整流ＦＥＴ２４のゲート端子Ｇに接続されている。駆動コイル１８の他端は電流制限抵抗３６を介して同期整流ＦＥＴ２４のソース端子Ｓに接続され、同期整流駆動回路３０を構成している。

この様な回路構成であっても、電源停止状態で出力トランス１２の２次コイル１６に流れる回生電流をカットして出力トランス１２の飽和を防ぐことができ、電源停止後に大電流が流れることを確実に防止できる。

図６は、図５に示した回路構成に対して、一対の放電用ＦＥＴ４０、４２を用いた同期整流駆動回路３０から、放電用ＦＥＴ４２とダイオード４６（第２）を用いた同期整流駆動回路３１にした図である。この場合においても、図４で説明したと同様の機能と動作が実現でき、電源停止後に大電流が流れることを確実に防止できる。

なお、上記の実施形態にあっては、同期整流型フライバックコンバータを用いたスイッチング電源装置を例にとるものであったが、本発明は同期整流型フライバックコンバータそのものを含むものである。

また上記の実施形態にあっては、絶縁ドライブ回路２２で１次側と２次側を絶縁分離しているが、制御回路２８側で絶縁分離を行っても良い。

また本発明はその目的と利点を損なうことのない適宜の変形を含み、また上記の実施形態に示した数値による限定は受けない。

１０：入力電源
１２：出力トランス
１４：１次コイル
１６：２次コイル
１８：駆動コイル
２０：スイッチングＦＥＴ
２２：絶縁ドライブ回路
２４：同期整流ＦＥＴ
２６：平滑コンデンサ
２８：制御回路
３０、３１：同期整流駆動回路
３２、４６：ダイオード
３４：コンデンサ
３６：第１抵抗
３８：第２抵抗
４０、４２：放電用ＦＥＴ
４４：放電リセット回路

Claims (7)

1. １次側に設けた１次コイル、前記１次コイルと逆極性となるように２次側に設けた２次コイル及び駆動コイルを備えた出力トランスと、
   前記出力トランスの１次コイルに直列接続され、制御回路からの制御信号に基づいてオン、オフ制御される１次側スイッチング素子と、
   前記１次側スイッチング素子のオン、オフ制御に対し逆相となるようにオフ、オン制御されて前記２次コイルの誘起電圧を同期整流して平滑コンデンサに出力する２次側同期整流器と、
   から成る同期整流型フライバックコンバ−タを用いたスイッチング電源装置に於いて、
   前記駆動コイルの誘起電圧から生成した駆動信号により前記１次側スイッチング素子のオン、オフ制御に対し逆相となるように前記２次側同期整流器をオフ、オン制御し、前記１次側スイッチング素子をオンした場合に前記駆動コイルに発生する負極性の誘起電圧から生成した駆動信号の前記２次側同期整流器への供給を阻止すると共に、電源停止により１次側スイッチング素子をオフした場合に駆動コイルに発生する正極性の誘起電圧から生成した前記２次側同期整流器への駆動信号を減少させて所定時間後に２次側同期整流器をオフする同期整流駆動回路を設けたことを特徴とするスイッチング電源装置。
   
2. 請求項１記載のスイッチング電源装置に於いて、
   前記２次側同期整流器は同期整流ＦＥＴであり、
   前記同期整流駆動回路は、
   前記駆動コイルの出力端子と前記同期整流ＦＥＴのゲート端子の間に、正極性の誘起電圧でオンし負極性の誘起電圧でオフするダイオード、正極性の誘起電圧で充電されるコンデンサ及び前記駆動信号の電流を調整する第１抵抗を直列接続すると共に、前記同期整流ＦＥＴのゲート端子と前記駆動コイルのコイル接続点との間に第２抵抗を接続したゲート回路と、
   前記コンデンサの両端の各々から前記コイル接続点の間に接続した一対のスイッチング素子と、
   前記制御回路２８からの制御信号に基づいて、前記１次側スイッチング素子がオフして前記駆動コイル１８に正極性電圧が誘起した場合は前記一対の放電用スイッチング素子をオフし、前記１次側スイッチング素子がオフして前記駆動コイル１８に負極性電圧が誘起した場合は前記一対の放電用スイッチング素子をオンして前記ゲート回路のコンデンサを放電リセットする放電リセット回路と、
   を設けたことを特徴とするスイッチング電源装置。
   
3. 請求項２記載のスイッチング電源装置に於いて、
   前記同期整流駆動回路を構成する前記ゲート回路、前記一対の放電用スイッチング素子および放電リセット回路を、前記２次コイルの正極側に設けたことを特徴とするスイッチング電源装置。
   
4. 請求項２記載のスイッチング電源装置に於いて、
   前記同期整流駆動回路を構成する前記ゲート回路、前記一対の放電用スイッチング素子および放電リセット回路を、前記２次コイルの負極側に設けたことを特徴とするスイッチング電源装置。
   
5. 請求項１記載のスイッチング電源装置に於いて、
   前記２次側同期整流器は同期整流ＦＥＴであり、
   前記同期整流駆動回路は、
   前記駆動コイルの出力端子と前記同期整流ＦＥＴのゲート端子の間に、正極性の誘起電圧でオンし負極性の誘起電圧でオフする第１ダイオード、正極性の誘起電圧で充電されるコンデンサ及び前記駆動信号の電流を調整する第１抵抗を直列接続すると共に、前記同期整流ＦＥＴのゲート端子と前記駆動コイルのコイル接続点との間に第２抵抗を接続したゲート回路と、
   第１ダイオード側のコンデンサ端子と前記コイル接続点の間に接続した放電用スイッチング素子と、
   第１抵抗側の前記コンデンサ端子と前記コイル接続点の間に接続した第２ダイオードと、
   前記制御回路からの制御信号に基づいて、前記１次側スイッチング素子がオフして前記駆動コイルに正極性電圧が誘起した場合は前記放電用スイッチング素子をオフし、前記１次側スイッチング素子がオフして前記駆動コイルに負極性電圧が誘起した場合は前記放電用スイッチング素子をオンして前記ゲート回路のコンデンサを、前記放電用スイッチング素子を介して放電リセットする放電リセット回路と、
   を設けたことを特徴とするスイッチング電源装置。
   
6. 請求項５記載のスイッチング電源装置に於いて、
   前記同期整流駆動回路を構成する前記ゲート回路、前記放電用スイッチング素子、前記第２ダイオードおよび前記放電リセット回路を、前記２次コイルの正極側に設けたことを特徴とするスイッチング電源装置。
   
7. 請求項５記載のスイッチング電源装置に於いて、
   前記同期整流駆動回路を構成する前記ゲート回路、前記放電用スイッチング素子、前記第２ダイオードおよび放電リセット回路を、前記２次コイルの負極側に設けたことを特徴とするスイッチング電源装置。

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