JP2010165803A - 半導体記憶装置の製造方法及び半導体記憶装置 - Google Patents
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Abstract
【課題】隣接メモリセル間にショートの原因となる残渣が残らない半導体記憶装置の製造方法及び半導体記憶装置を提供する。
【解決手段】半導体基板上に第１の配線層を形成し、この上にメモリセル層を形成し、形成された第１の配線層及びメモリセル層に第１の方向に延びる複数の第１の溝を形成して第１の配線を形成すると共にメモリセル層を第１の溝で分離し、第１の溝に層間膜を埋め込んで積層体を形成し、積層体の上に第２の配線層を形成し、第２の配線層が形成された積層体に第１の方向と交差する第２の方向に延び、深さが層間膜の上面に達する複数の第２の溝を形成して第２の配線を形成し、層間膜を第２の溝に露出した部分から内部に向けて等方的に除去し、第２の溝を第１の配線の上面に達するまで異方性エッチングにより掘り下げて第１及び第２の配線の交差部に第１及び第２の溝で分離された柱状のメモリセルを形成する。
【選択図】図４
【解決手段】半導体基板上に第１の配線層を形成し、この上にメモリセル層を形成し、形成された第１の配線層及びメモリセル層に第１の方向に延びる複数の第１の溝を形成して第１の配線を形成すると共にメモリセル層を第１の溝で分離し、第１の溝に層間膜を埋め込んで積層体を形成し、積層体の上に第２の配線層を形成し、第２の配線層が形成された積層体に第１の方向と交差する第２の方向に延び、深さが層間膜の上面に達する複数の第２の溝を形成して第２の配線を形成し、層間膜を第２の溝に露出した部分から内部に向けて等方的に除去し、第２の溝を第１の配線の上面に達するまで異方性エッチングにより掘り下げて第１及び第２の配線の交差部に第１及び第２の溝で分離された柱状のメモリセルを形成する。
【選択図】図４
Description
本発明は、クロスポイント型メモリセルを用いる半導体記憶装置の製造方法及び半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。具体的には、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１）。
この抵抗変化型メモリは、トランジスタに変えてショットキーダイオードと可変抵抗素子の直列回路からなるクロスポイント型のメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
このようなクロスポイント型のメモリセルを配線パターンに整合させたセルフアライン方式によって製造する場合、下層配線層の上にメモリセル層を積層してなる積層体に対して、まず、第１の方向に延びる所定のライン・アンド・スペース（以下、「Ｌ／Ｓ」と呼ぶ。）の溝加工を施して複数の第１の溝を形成し、積層体を第１の溝によって分離した後に、第１の溝をＳｉＯ２からなる層間絶縁膜で埋め、その上に上層配線層を形成する。そして、上層配線層及び層間絶縁膜が埋められた積層体に対して、第１の方向と直交する第２の方向に延びる所定のＬ／Ｓの溝加工を施して、深さが下層配線層の上面に達する複数の第２の溝を形成する。これにより、互いに直交する配線間にクロスポイント型のメモリセルを形成する。
しかし、上述した製造方法では、メモリセル層を形成する材料と層間絶縁膜を形成するＳｉＯ２との選択比を１：１にすることが困難であるため、第２の溝形成時に、層間絶縁膜に対してメモリセル層のエッチングが先行し、残った層間絶縁膜がマスクになって、層間絶縁膜の側壁下部にメモリセル材料の残渣が残り、隣接メモリセル間でショートが発生するおそれが生じるという問題がある。
本発明は、上記問題に鑑み、隣接メモリセル間にショートの原因となる残渣が残らない半導体記憶装置の製造方法及びこの製造方法によって得ることが可能な半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上に第１の配線層を形成する工程と、前記第１の配線層の上にメモリセルを構成するメモリセル層を形成する工程と、形成された前記第１の配線層及びメモリセル層に第１の方向に延びる複数の第１の溝を形成して前記第１の方向に延びる第１の配線を形成すると共に前記メモリセル層を前記第１の溝によって分離する工程と、前記第１の溝に層間膜を埋め込んで積層体を形成する工程と、前記積層体の上に第２の配線層を形成する工程と、前記第２の配線層が形成された積層体に前記第１の方向と交差する第２の方向に延び、深さが前記層間膜の上面に達する複数の第２の溝を形成して前記第２の方向に延びる第２の配線を形成する工程と、前記層間膜を前記第２の溝に露出した部分から内部に向けて等方的に除去する工程と、前記層間膜を等方的に除去する工程の後、前記第２の溝を前記第１の配線の上面に達するまで掘り下げて前記第１及び第２の配線の交差部に前記第１及び第２の溝で分離された柱状のメモリセルを形成する工程とを備えたことを特徴とする。
本発明の他の態様に係る半導体記憶装置は、第１の方向に延びる複数の第１の配線と、前記第１の方向と交差する第２の方向に延びる複数の第２の配線と、前記第１及び第２の配線の交差部で両配線間に接続された複数の柱状のメモリセルとを有し、隣接する前記メモリセル間は空隙であることを特徴とする。
本発明によれば、隣接メモリセル間にショートの原因となる残渣が残らない半導体記憶装置の製造方法及びこの製造方法によって得ることが可能な半導体記憶装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体メモリのクロスポイント型セルアレイの一部を示す斜視図であり、図２（ａ）は、図１におけるI−I´線で切断して矢印方向に見たメモリセル１つ分の断面図、同図（ｂ）は上記メモリセルの等価回路図である。
図１は、本発明の第１の実施形態に係る半導体メモリのクロスポイント型セルアレイの一部を示す斜視図であり、図２（ａ）は、図１におけるI−I´線で切断して矢印方向に見たメモリセル１つ分の断面図、同図（ｂ）は上記メモリセルの等価回路図である。
クロスポイント型のメモリセルアレイでは、複数の第１の配線としてワード線ＷＬが平行に配設され、これと交差して複数の第２の配線としてビット線ＢＬが平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ２、ＥＬ３が配置される。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。さらに、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、一致した理論はない（抵抗変化の要因として、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるというもの、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるというものとに、大きく２つに分かれている。）ものの電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）、等を用いることができる。
図３は、ＲｅＲＡＭの例を示す図である。図３に示すＲｅＲＡＭ素子は、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図３の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば、記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
非オーミック素子ＮＯは、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ（Metal-Insulator-Metal）構造、ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ１、ＥＬ２を挿入しても良い。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図２と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
本実施形態の半導体メモリでは、選択されたメモリセルＭＣには、セット時にはセット用電圧パルスが、リセット時にはリセット用電圧パルスが、データリード時には、リード用電圧がそれぞれ印加される。すなわち、選択メモリセルＭＣにつながるワード線ＷＬに“Ｈ”レベル、選択メモリセルＭＣにつながるビット線ＢＬに“Ｌ”レベルを与え、その他のワード線ＷＬには“Ｌ”レベル、その他のビット線ＢＬには“Ｈ”レベルを与える。これにより、選択メモリセルＭＣには、データのセット、リセット又はリードに必要な電圧が印加され、選択メモリセルＭＣに対するデータのセット、リセット又はリードが実行される。また、選択されたメモリセルＭＣ以外のメモリセルＭＣには、逆バイアス電圧又は０Ｖが印加されるので、電流は流れない。
図４は、本実施形態に係る半導体メモリのメモリセルアレイの一部を示す斜視図である。
このメモリセルアレイは、シリコン基板１０１の上に積層されたセルアレイ層ＭＡ１、ＭＡ２を備えた２層構造のメモリセルアレイで、ビット線ＢＬ１が、その上下のセルアレイ層ＭＡ１、ＭＡ２で共有されたものである。
すなわち、シリコン基板１０１上には図示しない周辺回路を構成するトランジスタの不純物拡散層及びゲート電極が形成されている。その上にＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜１０２が積層されている。ＴＥＯＳ膜１０２の上には、第１の配線である第１の方向に延びる複数本のワード線ＷＬ１が形成されている。これらワード線ＷＬ１の上に、セルアレイ層ＭＡ１のメモリセルＭＣを構成する第１電極ＥＬ１、非オーミック素子ＮＯ、第２電極ＥＬ２、可変抵抗素子ＶＲ及び第３電極ＥＬ３がこの順に形成されている。更に、セルアレイ層ＭＡ１のメモリセルＭＣの上にワード線ＷＬ１と直交する第２の方向に延びる複数本のビット線ＢＬ１が形成されている。このビット線ＢＬ１の上には、セルアレイ層ＭＡ２のメモリセルＭＣ´を構成する第４電極ＥＬ３´、可変抵抗素子ＶＲ´、第５電極ＥＬ２´、非オーミック素子ＮＯ´及び第６電極ＥＬ１´がこの順（セルアレイ層ＭＡ１とは逆の順）に形成されている。更に、セルアレイ層ＭＡ２のメモリセルＭＣ´の上にワード線ＷＬ１と同方向に延びる複数本のワード線ＷＬ２が形成されている。メモリセルＭＣ、ＭＣ´は、ワード線ＷＬ１とビット線ＢＬ１の間の交差部及びビット線ＢＬ１とワード線ＷＬ２の間の交差部に、それぞれ上下に延びる柱状に形成されている。なお、以下の製造方法の一態様によっては、結果的に隣接ワード線ＷＬ１間、ビット線ＢＬ１間、ワード線ＷＬ２間、メモリセルＭＣ間及びメモリセルＭＣ´間に、それぞれ空隙が形成されていることもある。この場合には、メモリセルＭＣ間の容量を低減してメモリセルＭＣ間の干渉を防止できるという効果がある。
ワード線ＷＬ２の上には、ＴＥＯＳ膜１１６が形成されている。
なお、図４で示したメモリセルアレイは、２層構造となっているが、ワード線ＷＬ２とＴＥＯＳ膜１１６との間に、第１電極ＥＬ１からビット線ＢＬ１まで、及び第４電極ＥＬ３´からワード線ＷＬ２までを、交互に繰り返し積層させることで、任意の積層数のメモリセルアレイを構成することができる。
［メモリセルアレイの製造方法］
次に、図４に示した２層構造のメモリセルアレイの製造方法について説明する。
次に、図４に示した２層構造のメモリセルアレイの製造方法について説明する。
シリコン基板１０１上にまず必要な周辺回路を構成するトランジスタ等を形成するためのＦＥＯＬ（Front End Of Line）プロセスを実行し、その上にＴＥＯＳ膜１０２を堆積させる。ここで、図示しないビアも形成しておく。
続いて、ワード線ＷＬ１となる第１メタル１０３以降の上部が形成される。
図５Ａ〜図１７Ｂは、上部の形成工程を工程順に示した断面図である。図５Ａ、図６Ａ、・・・、図１７Ａは、ワード線ＷＬ方向を法線とする断面図であり、左図、右図は、それぞれ図４のII−II´（ビット線ＢＬ内）、III−III´（ビット線ＢＬ間）からみた断面図となる。また、図５Ｂ、図６Ｂ、・・・、図１７Ｂは、ビット線ＢＬ方向を法線とする断面図であり、左図、右図は、それぞれ図４のIV−IV´（ワード線ＷＬ内）、V−V´（ワード線ＷＬ間）から見た断面図となる。これら図５Ａ〜図１７Ｂを適宜参照しながら、上部の形成プロセスを説明する。
上述したように、ＴＥＯＳ膜１０２及びビアが形成されたら、その上にワード線ＷＬ１となる層１０３を堆積する。さらにその上に、メモリセルＭＣの材料として第１電極ＥＬ１となる層１０４、非オーミック素子ＮＯとなる層１０５、第２電極ＥＬ２となる層１０６、可変抵抗素子ＶＲとなる層１０７、及び第３電極ＥＬ３となる層１０８を順次堆積する。以上の工程により、図５Ａ、図５Ｂに示す積層体が形成される。
続いて、積層体の上面に図示しないＴＥＯＳ等の所定のＬ／Ｓのハードマスクを形成し、これをマスクとしてＲＩＥ等の第１の異方性エッチングを行い、図６Ａ、図６Ｂに示すように、ワード線ＷＬ１に沿った第１の溝１４１を形成して積層体の分離を行う。
続いて、図７Ａ、図７Ｂに示すように、第１の溝１４１に対し塗布法等を用いて有機系層間膜である第１の層間絶縁膜１６１を埋め込む。この層間絶縁膜１６１として、有機膜、例えばカーボンを含む膜を使う。無機系の膜であると、メモリセル材料との選択比を十分にとることが困難であるが、有機膜を使用すると選択比を十分に大きくとれる。なお、カーボンを含む膜がポーラスでも良い。続いて、ＣＭＰ等による平坦化処理を行い、余分な第１の層間絶縁膜１６１の除去と、第３電極ＥＬ３となる層１０８の露出を行い第１の層間絶縁膜１６１が埋め込まれた積層体を形成する。
続いて、図８Ａ、図８Ｂに示すように、ＣＭＰにより平坦化された層１０８及び第１の層間絶縁膜１６１の上に、ビット線ＢＬ１となるタングステン等からなる層１０９、第４の電極ＥＬ３´となる層１１０、可変抵抗素子ＶＲとなる層１１１、第５電極ＥＬ２´となる層１１２、非オーミック素子ＮＯとなる層１１３、及び第６電極ＥＬ１´となる層１１４を順次堆積する。
続いて、図９Ａ、図９Ｂに示すように、層１１４の上にＴＥＯＳ等のハードマスクを形成し、第１の異方性エッチングの方向と直交する方向に所定のＬ／Ｓで、深さが第３電極ＥＬ３となる層１０８及び第１の層間絶縁膜１６１の上面に達するようＲＩＥ等による第２の異方性エッチングを行う。これにより、ビット線ＢＬ１に沿った第２の溝１４２が形成され、層１１４から層１０９がビット線ＢＬ方向に分離される。
続いて、図１０Ａ、図１０Ｂに示すように、アッシング（アッシング条件：例えば、圧力 ２０ｍＴｏｒｒ、投入電力１２００Ｗ、バイアス ０Ｗ、Ｏ２１８０ｓｃｃｍ）により、第２の溝１４２に露出した下方の第１の層間絶縁膜１６１を、第２の溝１４２下で少なくともワード線ＷＬ１となる層１０３の上面に達するまで除去する。なお、第１の層間絶縁膜１６１の除去は、アッシングに代えて等方性のウェットエッチングにより行っても良いし、ウェットエッチングとアッシングとを組み合わせても良い。ウェットエッチングの場合、ウェット液には、シンナー有機溶剤又はＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液等を用いることができる。ここでは、第１の層間絶縁膜１６１を高さがワード線ＷＬ１となる層１０３の上面以下程度になるように部分的に残して置く。これにより、後の工程におけるＲＩＥによるシリコン基板１０１へのダメージを抑制することができる。また、第２の溝１４２間の下方に位置する第１の層間絶縁膜１６１については、ワード線ＷＬ１となる層１０３の上面を越える部分が残されても構わない。
続いて、図１１Ａ、図１１Ｂに示すように、第２の溝１４２をさらに深さが層１０３の上面に達するまで第２の異方性エッチングと同方向の第３の異方性エッチングにより除去する。これにより、層１０４から層１０８に亘ってワード線ＷＬ１とビット線ＢＬ１のクロスポイントに柱状に分離された下層のメモリセルＭＣが自己整合的に形成される。
ここで、ＲＩＥに連続させて（in situ）アッシングを行って、第１の層間絶縁膜１６１の残渣を完全に取り除くようにしても良い。
続いて、図１２Ａ、図１２Ｂに示すように、第２の溝１４２に対し塗布法等を用いて第１の層間絶縁膜１６１と同質の第２の層間絶縁膜１６２を埋め込む。ここでは、第２の溝１４２間に位置する第１の溝１４１の部分で、アッシング又はウェットエッチングにより第１の層間絶縁膜１６１が除去されて生じている空隙の少なくとも一部にも第２の層間絶縁膜１６２を埋め込んでも構わない。続いて、ＣＭＰ等による平坦化処理を行い、余分な第２の層間絶縁膜１６２の除去と、第６電極ＥＬ１´となる層１１４の露出を行う。
続いて、図１３Ａ、図１３Ｂに示すように、ＣＭＰにより平坦化された層１１４及び第２の層間絶縁膜１６２の上に、ワード線ＷＬ２となるタングステン等からなる層１１５及びＴＥＯＳ膜１１６を堆積する。
続いて、図１４Ａ、図１４Ｂに示すように、第１の異方性エッチングと同方向のＬ／Ｓで、深さが層１１４及び第２の層間絶縁膜１６２の上面に達するような第３の溝１４３を第４の異方性エッチングにより形成する。
続いて、図１５Ａ、図１５Ｂに示すように、第１の層間絶縁膜１６１の除去と同様のアッシング又はウェットエッチングにより第３の溝１４３に露出した第２の層間絶縁膜１６２を第３の溝１４３下で少なくともビット線ＢＬ１となる層１０９の上面に達するまで除去する。ここでも、下地に対するダメージを抑制する観点から第２の層間絶縁膜１６２を一部残して置く。
続いて、図１６Ａ、図１６Ｂに示すように、第３の溝１４３をさらに深さが層１０９の上面に達するまで第４の異方性エッチングと同方向の第５の異方性エッチングにより除去する。これにより、層１１０から層１１４に亘ってビット線ＢＬ１とワード線ＷＬ２のクロスポイントに柱状に分離された上層のメモリセルＭＣ´が自己整合的に形成される。
最後に、図１７Ａ、図１７Ｂに示すように、ＲＩＥに連続させて（in situ）アッシングにより第２の層間絶縁膜１６２の残渣を完全に除去しても良い。この場合には、上記の通り、メモリセルＭＣ間の容量を低減して、メモリセルＭＣ間の干渉を防止できるという効果がある。なお、下層のメモリセルＭＣを形成した後、アッシングにより第１の層間絶縁膜１６１の残渣を取り除かなくても、ここで第１の層間絶縁膜１６１及び第２の層間絶縁膜１６２の残渣を同時に除去すれば、同様にメモリセルＭＣ間の干渉防止の効果を得ることができる。
以上のように、べた膜の積み重ねから互いに直交するＬ／Ｓのパターニングを行うことにより、自己整合的に配線とのずれの無いクロスポイントのメモリセルアレイが形成される。
ちなみに、図１８に示すように、ＳｉＯ２からなる層間絶縁膜１７１とメモリセル材料とを同時に異方性エッチングで除去すると、ＳｉＯ２とメモリセル材料との選択比を１：１にすることが困難であるため、層間絶縁膜１７１が残って、その側壁下部にメモリセル材料の残渣１７２が残ってしまい、ワード線ＷＬに沿った隣接メモリセル間でショートが発生する可能性がある。
この点、本実施形態によれば、柱状のメモリセルを形成する際に層間絶縁膜をワード線ＷＬの上面以下になる程度に除去してから異方性エッチングを行うようにしているため、下層配線に沿ったメモリセル間ショートの原因となる残渣の発生を抑制することができ、メモリセル材料と層間絶縁膜との選択比を整合させる必要がなく加工することができる。
［その他の実施形態］
第１の実施形態では、２層構造のメモリセルアレイの製造方法を説明したが、以上の積層構造の形成を繰り返すことにより、任意の積層数を持つクロスポイント型のメモリセルアレイの形成が可能である。逆に、単層のメモリセルアレイを製造する場合には、上層のメモリセル材料の形成を省略すれば良い。
第１の実施形態では、２層構造のメモリセルアレイの製造方法を説明したが、以上の積層構造の形成を繰り返すことにより、任意の積層数を持つクロスポイント型のメモリセルアレイの形成が可能である。逆に、単層のメモリセルアレイを製造する場合には、上層のメモリセル材料の形成を省略すれば良い。
また、本発明は、メモリセルの構造に関し特に限定されるものではなく、相変化メモリ素子、ＭＲＡＭ素子、ＰＦＲＡＭ、ＲｅＲＡＭ等、種々のクロスポイント型の半導体記憶装置に適用可能である。
１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層、１０１・・・シリコン基板、１０２・・・ＴＥＯＳ膜、１０３、１１５・・・ワード線の層、１０４、１０６、１０８、１１０、１１２、１１４・・・電極の層、１０５、１１３・・・可変抵抗素子の層、１０７、１１１・・・非オーミック素子の層、１０９・・・ビット線の層、１４１、１４２、１４３・・・溝、１６１、１６２・・・層間絶縁膜（有機系層間膜）、１７１・・・層間絶縁膜、１７２・・・メモリセル材料の残渣。
Claims (5)
- 半導体基板上に第１の配線層を形成する工程と、
前記第１の配線層の上にメモリセルを構成するメモリセル層を形成する工程と、
形成された前記第１の配線層及びメモリセル層に第１の方向に延びる複数の第１の溝を形成して前記第１の方向に延びる第１の配線を形成すると共に前記メモリセル層を前記第１の溝によって分離する工程と、
前記第１の溝に層間膜を埋め込んで積層体を形成する工程と、
前記積層体の上に第２の配線層を形成する工程と、
前記第２の配線層が形成された積層体に前記第１の方向と交差する第２の方向に延び、深さが前記層間膜の上面に達する複数の第２の溝を形成して前記第２の方向に延びる第２の配線を形成する工程と、
前記層間膜を前記第２の溝に露出した部分から内部に向けて等方的に除去する工程と、
前記層間膜を等方的に除去する工程の後、前記第２の溝を前記第１の配線の上面に達するまで掘り下げて前記第１及び第２の配線の交差部に前記第１及び第２の溝で分離された柱状のメモリセルを形成する工程と
を備えたことを特徴とする半導体記憶装置の製造方法。 - 前記層間膜を等方的に除去する工程は、
前記層間膜を深さが少なくとも前記第１の配線の上面に達するまで除去する工程である
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。 - 前記層間膜を等方的に除去する工程は、
前記層間膜を前記第１の溝の底部に残しつつ、前記層間膜を深さが前記第１の配線の上面に達するまで除去する工程である
ことを特徴とする請求項１記載の半導体記憶装置の製造方法。 - 前記層間膜は、カーボンを含む膜からなることを特徴とする請求項１記載の半導体記憶装置の製造方法。
- 第１の方向に延びる複数の第１の配線と、
前記第１の方向と交差する第２の方向に延びる複数の第２の配線と、
前記第１及び第２の配線の交差部で両配線間に接続された複数の柱状のメモリセルと
を有し、
隣接する前記メモリセル間は空隙である
ことを特徴とする半導体記憶装置。
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