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KR101128620B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

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KR101128620B1
KR101128620B1 KR1020100020249A KR20100020249A KR101128620B1 KR 101128620 B1 KR101128620 B1 KR 101128620B1 KR 1020100020249 A KR1020100020249 A KR 1020100020249A KR 20100020249 A KR20100020249 A KR 20100020249A KR 101128620 B1 KR101128620 B1 KR 101128620B1
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Abstract

불휘발성 반도체 기억 장치는, 서로 교차하는 복수의 제1 및 제2 배선, 및 이들 복수의 제1 및 제2 배선의 각 교차부에 설치된 메모리 셀을 갖는 메모리 셀 레이어를 복수 적층하여 이루어지는 메모리 셀 어레이를 구비하고, 상기 메모리 셀은, 상기 메모리 셀 어레이의 적층 방향으로 적층된 가변 저항 소자 및 비오믹 소자를 갖고, 상기 메모리 셀 레이어의 하층에서부터 상층에 걸쳐 점차 단면적이 작아지는 테이퍼 형상이며, 소정의 상기 메모리 셀 레이어의 메모리 셀의 상기 가변 저항 소자 및 비오믹 소자의 적층순과, 다른 상기 메모리 셀 레이어의 메모리 셀의 상기 가변 저항 소자 및 비오믹 소자의 적층순이 동일한 것을 특징으로 한다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
<관련 출원>
본 출원은 일본 특허 출원 제2009-69788호(2009년 3월 23일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은 불휘발성 반도체 장치에 관한 것이며, 특히 적층 구조의 메모리 셀 어레이를 갖는 불휘발성 반도체 기억 장치에 관한 것이다.
종래, 전기적으로 재기입 가능한 불휘발성 메모리로서는, 플로팅 게이트 구조를 갖는 메모리 셀을 NAND 접속 또는 NOR 접속하여 메모리 셀 어레이를 구성한 플래시 메모리가 주지이다. 또한, 불휘발성이면서 고속의 랜덤 액세스가 가능한 메모리로서, 강유전체 메모리도 알려져 있다.
한편, 메모리 셀의 한층 더한 미세화를 도모하는 기술로서, 가변 저항 소자를 메모리 셀에 사용한 저항 변화형 메모리가 제안되어 있다. 가변 저항 소자로서는 칼코게나이드 화합물의 결정/아몰퍼스화의 상태 변화에 의해 저항값을 변화시키는 상 변화 메모리 소자, 터널 자기 저항 효과에 의한 저항 변화를 이용하는 MRAM 소자, 도전성 중합체로 저항 소자가 형성되는 중합체 강유전성 RAM(PFRAM)의 메모리 소자, 전기 펄스 인가에 의해 저항 변화를 일으키는 ReRAM 소자 등이 알려져 있다(특허 문헌 1: 일본 특허 공개 제2006-344349호, 단락 0021).
이 저항 변화형 메모리는 트랜지스터 대신에 쇼트키 다이오드와 가변 저항 소자의 직렬 회로에 의해 메모리 셀을 구성할 수 있으므로, 상하의 배선의 교차부에 메모리 셀을 배치한다고 하는 교점 구조를 채용할 수 있다. 이로 인해, 용이하게 형성 가능하고, 한층 더한 고집적화가 도모된다고 하는 이점이 있다(특허 문헌 2: 일본 특허 공개 제2005-522045호). 또한, 이 저항 변화형 메모리를 사용한 메모리 셀 어레이를 적층 구조로 함으로써, 불휘발성 메모리의 대용량화를 실현할 수 있다.
그러나, 이와 같은 적층 구조의 불휘발성 메모리의 프로세스에 있어서, 각 메모리 셀 어레이의 메모리 셀의 적층순이 상이하면, 메모리 셀 어레이마다 메모리 셀의 특성에 변동이 발생하기 때문에, 프로그램 동작, 판독 동작 등에 오동작이 발생하는 원인이 된다.
일본특허공개제2006-344349호 일본특허공개제2005-522045호
본 발명의 과제는 상기 종래 기술을 감안하여 이루어진 것으로, 적층 구조의 메모리 셀 어레이를 갖는 불휘발성 반도체 기억 장치를 제공하는 데에 있다.
본 발명의 일 형태에 관한 불휘발성 반도체 기억 장치는, 서로 교차하는 복수의 제1 및 제2 배선, 및 이들 복수의 제1 및 제2 배선의 각 교차부에 설치된 메모리 셀을 갖는 메모리 셀 레이어를 복수 적층하여 이루어지는 메모리 셀 어레이를 구비하고, 상기 메모리 셀은, 상기 메모리 셀 어레이의 적층 방향으로 적층된 가변 저항 소자 및 비(非)오믹 소자를 갖고, 상기 메모리 셀 레이어의 하층에서부터 상층에 걸쳐 점차 단면적이 작아지는 테이퍼 형상이며, 소정의 상기 메모리 셀 레이어의 메모리 셀의 상기 가변 저항 소자 및 비오믹 소자의 적층순과, 다른 상기 메모리 셀 레이어의 메모리 셀의 상기 가변 저항 소자 및 비오믹 소자의 적층순이 동일한 것을 특징으로 한다.
본 발명의 다른 일 형태에 관한 불휘발성 반도체 기억 장치는, 서로 교차하는 복수의 제1 및 제2 배선, 및 이들 복수의 제1 및 제2 배선의 각 교차부에 설치된 메모리 셀을 갖는 메모리 셀 레이어를 복수 적층하여 이루어지는 메모리 셀 어레이를 구비하고, 상기 메모리 셀은, 상기 메모리 셀 어레이의 적층 방향으로 적층된 가변 저항 소자 및 비오믹 소자를 갖고, 상기 메모리 셀 레이어의 하층에서부터 상층에 걸쳐 점차 단면적이 작아지는 테이퍼 형상이며, 소정의 상기 메모리 셀 레이어의 메모리 셀의 상기 가변 저항 소자 및 비오믹 소자는, 각각 다른 상기 메모리 셀 레이어의 메모리 셀의 상기 가변 저항 소자 및 비오믹 소자와 적층순이 동일하고, 또한 사이즈가 실질적으로 동일한 것을 특징으로 한다.
본 발명의 일 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법은, 반도체 기판을 형성하고, 상기 반도체 기판 상에 제1 층간 절연막을 퇴적하고, 상기 제1 층간 절연막에 제1 방향으로 연장되는 깊이가 상기 반도체 기판의 상면에 이르지 않는 복수의 제1 홈을 형성하고, 상기 제1 홈에 배선 재료를 매립하고, 상기 제1 방향으로 연장되는 복수의 제1 배선을 형성하고, 하층의 메모리 셀을 형성하는 제1 소자의 재료 및 제2 소자의 재료를 순서대로 적층하고, 상기 하층의 메모리 셀을 형성하는 제1 및 제2 소자의 재료에 대하여 이방성의 에칭을 실행하여 상기 제1 배선과 나중에 형성되는 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 배선과의 각 교차부에 기둥 형상의 상기 하층의 메모리 셀을 그 적층 구조의 하층에서부터 상층에 걸쳐 점차 단면적이 작아지는 테이퍼 형상으로 형성하고, 상기 하층의 메모리 셀의 상면보다 위의 높이까지 제2 층간 절연막을 퇴적하고, 상기 제2 층간 절연막에 제2 방향으로 연장되는 깊이가 상기 하층의 메모리 셀의 상면에 이르는 복수의 제2 홈을 형성하고, 상기 제2 홈에 배선 재료를 매립하고, 복수의 상기 제2 배선을 형성하고, 상층의 메모리 셀을 형성하는 상기 제1 소자의 재료 및 제2 소자의 재료를 순서대로 적층하고, 상기 상층의 메모리 셀을 형성하는 제1 및 제2 소자의 재료에 대하여 이방성의 에칭을 실행하여 상기 제2 배선과 나중에 형성되는 상기 제1 방향으로 연장되는 복수의 제3 배선과의 각 교차부에 기둥 형상의 상기 상층의 메모리 셀을 그 적층 구조의 하층에서부터 상층에 걸쳐 점차 단면적이 작아지는 테이퍼 형상으로 형성하고, 상기 상층의 메모리 셀의 상면보다 위의 높이까지 제3 층간 절연막을 퇴적하고, 상기 제3 층간 절연막에 제1 방향으로 연장되는 깊이가 상기 상층의 메모리 셀의 상면에 이르는 복수의 제3 홈을 형성하고, 상기 제3 홈에 배선 재료를 매립하고, 복수의 상기 제3 배선을 형성하는 것을 특징으로 한다
도 1은, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 블록도.
도 2는, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 메모리 셀 어레이의 일부의 사시도.
도 3은, 도 2에서의 I-I'선으로 절단하여 화살표 방향으로 본 메모리 셀 1개분의 단면도.
도 4는, 본 발명의 제1 실시 형태에서의 가변 저항 소자의 일례를 도시하는 모식적인 단면도.
도 5는, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 메모리 셀 어레이 및 그 주변 회로의 회로도.
도 6은, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 단면도.
도 7은, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 8은, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 9는, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 10은, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 11은, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 12는, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 13은, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 도시한 사시도.
도 14는, 본 발명의 제2 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 15는, 본 발명의 제2 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 16은, 본 발명의 제2 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 17은, 본 발명의 제2 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 18은, 본 발명의 제2 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 19는, 본 발명의 제2 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 20은, 본 발명의 제2 실시 형태에 관한 불휘발성 메모리의 메모리 셀의 단면도.
도 21은, 본 발명의 제2 실시 형태에 관한 불휘발성 메모리의 다른 메모리 셀의 단면도.
도 22는, 본 발명의 제3 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 23은, 본 발명의 제3 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 24는, 본 발명의 제3 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 25는, 본 발명의 제3 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 26은, 본 발명의 제3 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 27은, 본 발명의 제3 실시 형태에 관한 불휘발성 메모리의 상층부의 형성 공정을 공정순으로 도시한 사시도.
도 28은, 본 발명의 제3 실시 형태에 관한 불휘발성 메모리의 메모리 셀의 단면도.
도 29는, 비교예에 관한 불휘발성 메모리의 메모리 셀의 단면도.
이하, 도면을 참조하면서, 본 발명에 관한 불휘발성 반도체 기억 장치의 실시 형태에 대하여 상세하게 설명한다.
[제1 실시 형태]
[전체 구성]
도 1은, 본 발명의 제1 실시 형태에 관한 불휘발성 메모리의 블록도이다.
이 불휘발성 메모리는, 후술하는 ReRAM(가변 저항 소자)을 사용한 메모리 셀을 매트릭스 형상으로 배치한 메모리 셀 어레이(1)를 구비한다. 메모리 셀 어레이(1)의 비트선 BL 방향(이하, "칼럼 방향"이라고 칭하기도 함)에 인접하는 위치에는, 메모리 셀 어레이(1)의 비트선 BL을 제어하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입, 및 메모리 셀로부터의 데이터 판독을 행하는 칼럼 제어 회로(2)가 설치되어 있다. 또한, 메모리 셀 어레이(1)의 제1 배선인 워드선 WL 방향(이하, "로우 방향"이라고 칭하기도 함)에 인접하는 위치에는, 메모리 셀 어레이(1)의 워드선 WL을 선택하고, 메모리 셀의 데이터 소거, 메모리 셀에의 데이터 기입, 및 메모리 셀로부터의 데이터 판독에 필요한 전압을 인가하는 로우 제어 회로(3)가 설치되어 있다.
데이터 입출력 버퍼(4)는, 도시하지 않은 외부의 호스트에 I/O선을 통하여 접속되고, 기입 데이터의 수취, 소거 명령의 수취, 판독 데이터의 출력, 어드레스 데이터나 코맨드 데이터의 수취를 행한다. 데이터 입출력 버퍼(4)는, 수취한 기입 데이터를 칼럼 제어 회로(2)에 보내고, 칼럼 제어 회로(2)로부터 판독한 데이터를 수취하여 외부에 출력한다. 외부로부터 데이터 입출력 버퍼(4)에 공급된 어드레스는, 어드레스 레지스터(5)를 통하여 칼럼 제어 회로(2) 및 로우 제어 회로(3)에 보내진다. 또한, 호스트로부터 데이터 입출력 버퍼(4)에 공급된 코맨드는, 코맨드ㆍ인터페이스(6)에 보내진다. 코맨드ㆍ인터페이스(6)는, 호스트로부터의 외부 제어 신호를 받아, 데이터 입출력 버퍼(4)에 입력된 데이터가 기입 데이터인지 코맨드인지 어드레스인지를 판단하여, 코맨드이면 수취 코맨드 신호로서 상태 머신(7)에 전송한다. 상태 머신(7)은, 이 불휘발성 메모리 전체의 관리를 행하는 것으로, 호스트로부터의 코맨드를 접수, 판독, 기입, 소거, 데이터의 입출력 관리 등을 행한다. 또한, 외부의 호스트는, 상태 머신(7)이 관리하는 상태 정보를 수취하고, 동작 결과를 판단하는 것도 가능하다. 또한, 이 상태 정보는 기입, 소거의 제어에도 이용된다.
또한, 상태 머신(7)에 의해 펄스 발생기(9)가 제어된다. 이 제어에 의해, 펄스 발생기(9)는 임의의 전압, 임의의 타이밍의 펄스를 출력하는 것이 가능해진다. 여기에서, 형성된 펄스는 칼럼 제어 회로(2) 및 로우 제어 회로(3)에서 선택된 임의의 배선에 전송하는 것이 가능하다.
또한, 메모리 셀 어레이(1) 이외의 주변 회로 소자는 배선층에 형성된 메모리 어레이(1)의 바로 아래의 실리콘(Si) 기판에 형성 가능하고, 이에 의해 이 불휘발성 메모리의 칩 면적은, 거의 메모리 셀 어레이(1)의 면적과 동등하게 하는 것도 가능하다.
[메모리 셀 어레이 및 그 주변 회로]
도 2는 메모리 셀 어레이(1)의 일부의 사시도, 도 3은 도 2에서의 I-I'선으로 절단하여 화살표 방향으로 본 메모리 셀 1개분의 단면도이다.
복수개의 제1 배선으로서 워드선 WL0 내지 WL2가 평행하게 배치되고, 이것과 교차하여 복수개의 제2 배선인 비트선 BL0 내지 BL2가 평행하게 배치되고, 이들의 각 교차부에 양쪽 배선에 끼워지도록 메모리 셀 MC가 배치된다. 제1 및 제2 배선은 열에 강하고, 또한 저항값이 낮은 재료가 바람직하며, 예를 들어 W, WSi, NiSi, CoSi 등을 사용할 수 있다.
메모리 셀 MC는, 도 3에 도시한 바와 같이 가변 저항 소자 VR과 비오믹 소자 NO의 직렬 접속 회로로 이루어진다.
가변 저항 소자 VR로서는, 전압 인가에 의해 전류, 열, 화학 에너지 등을 통하여 저항값을 변화시킬 수 있는 것으로, 상하에 배리어 금속 및 접착층으로서 기능하는 전극 EL2, EL3이 배치된다. 전극재로서는 Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN 등이 사용된다. 또한, 배향성을 균일하게 하는 금속막의 삽입도 가능하다. 또한, 별도로 버퍼층, 배리어 금속층, 접착층 등을 삽입하는 것도 가능하다.
가변 저항 소자 VR은, 전이 원소로 되는 양이온을 포함하는 복합 화합물이며 양이온의 이동에 의해 저항값이 변화하는 것(ReRAM)을 사용할 수 있다.
도 4는, 이 가변 저항 소자의 예를 도시하는 도면이다. 이 가변 저항 소자 VR은, 전극층(11, 13)의 사이에 기록층(12)을 배치하여 이루어진다. 기록층(12)은 적어도 2종류의 양이온 원소를 갖는 복합 화합물로 구성된다. 양이온 원소의 적어도 1종류는 전자가 불완전하게 채워진 d궤도를 갖는 전이 원소로 하고, 또한 인접하는 양이온 원소간의 최단 거리는 0.32nm 이하로 한다. 구체적으로는, 화학식 AxMyXz(여기서, A와 M은 서로 다른 원소임)로 표시되고, 예를 들어 스피넬 구조(AM2O4), 일메나이트 구조(AMO3), 델라포사이트 구조(AMO2), LiMoN2 구조(AMN2), 울프라마이트 구조(AMO4), 올리빈 구조(A2MO4), 홀란다이트 구조(AxMO2), 람스델라이트 구조(AxMO2), 페로브스카이트 구조(AMO3) 등의 결정 구조를 갖는 재료에 의해 구성된다.
도 4의 예에서는 A가 Zn, M이 Mn, X가 O이다. 기록층(12) 내의 작은 흰색 동그라미는 확산 이온(Zn), 큰 흰색 동그라미는 음이온(O), 작은 검정색 동그라미는 전이 원소 이온(Mn)을 각각 나타내고 있다. 기록층(12)의 초기 상태는 고저항 상태이지만, 전극층(11)을 고정 전위, 전극층(13)측에 부(-)의 전압을 인가하면, 기록층(12) 중의 확산 이온의 일부가 전극층(13)측으로 이동하고, 기록층(12) 내의 확산 이온이 음이온에 대하여 상대적으로 감소한다. 전극층(13)측으로 이동한 확산 이온은, 전극층(13)으로부터 전자를 수취하고, 금속으로서 석출되기 때문에 금속층(14)을 형성한다. 기록층(12)의 내부에서는 음이온이 과잉으로 되어, 결과적으로 기록층(12) 내의 전이 원소 이온의 가수를 상승시킨다. 이에 의해, 기록층(12)은 캐리어의 주입에 의해 전자 전도성을 갖게 되어 세트 동작이 완료된다. 재생에 관해서는, 기록층(12)을 구성하는 재료가 저항 변화를 일으키지 않을 정도의 미소한 전류값을 흘리면 된다. 프로그램 상태(저저항 상태)를 초기 상태(고저항 상태)로 리셋하기 위해서는, 예를 들어 기록층(12)에 대전류를 충분한 시간 흘려 쥴 가열하여, 기록층(12)의 산화 환원 반응을 촉진하면 된다. 또한, 세트시와 역방향의 전기장을 인가하는 것에 의해서도 리셋 동작이 가능하다.
비오믹 소자 NO는, 예를 들어 (a) 쇼트키 다이오드, (b) PN 접합 다이오드, (c) PIN 다이오드 등의 각종 다이오드, (d) MIM(Metal-Insulator-Metal) 구조, (e) SIS 구조(Silicon-Insulator-Silicon) 등으로 이루어진다. 여기에도 배리어 금속층, 접착층을 형성하는 전극 EL1, EL2를 삽입하여도 된다. 또한, 다이오드를 사용하는 경우에는 그 특성상 유니폴라 동작을 행할 수 있고, 또한 MIM 구조, SIS 구조 등의 경우에는 바이폴라 동작을 행하는 것이 가능하다.
또한, 상술한 메모리 구조를 복수 적층함으로써 3차원 구조로 할 수도 있다.
도 5는, 비오믹 소자 NO로서 다이오드 SD를 사용한 메모리 셀 어레이(1) 및 그 주변 회로의 회로도이다. 여기에서는 설명을 간단하게 하기 위하여, 1층 구조인 것으로서 설명을 진행시킨다.
도 5에 있어서, 메모리 셀 MC를 구성하는 다이오드 SD의 애노드는 워드선 WL에 접속되고, 캐소드는 가변 저항 소자 VR을 통하여 비트선 BL에 접속되어 있다. 각 비트선 BL의 일단부는 칼럼 제어 회로(2)의 일부인 선택 회로(2a)에 접속되어 있다. 또한, 각 워드선 WR의 일단부는 로우 제어 회로(3)의 일부인 선택 회로(3a)에 접속되어 있다.
선택 회로(2a)는, 비트선 BL마다 설치된, 게이트 및 드레인이 공통 접속된 선택 PMOS 트랜지스터 QP0 및 선택 NMOS 트랜지스터 QN0으로 이루어진다. 선택 PMOS 트랜지스터 QP0의 소스는 고전위 전원 Vcc에 접속되어 있다. 선택 NMOS 트랜지스터 QN0의 소스는, 기입 펄스를 인가함과 함께 데이터 판독시에 검출해야 할 전류를 흘리는 비트선측 드라이브 감지선 BDS에 접속되어 있다. 트랜지스터 QP0, QN0의 공통 드레인은 비트선 BL에 접속되고, 공통 게이트에는 각 비트선 BL을 선택하는 비트선 선택 신호 BSi가 공급되어 있다.
또한, 선택 회로(3a)는 워드선 WL마다 설치된, 게이트 및 드레인이 공통 접속된 선택 PMOS 트랜지스터 QP1 및 선택 NMOS 트랜지스터 QN1로 이루어진다. 선택 PMOS 트랜지스터 QP1의 소스는, 기입 펄스를 인가함과 함께 데이터 판독시에 검출해야 할 전류를 흘리는 워드선측 드라이브 감지선 WDS에 접속되어 있다. 선택 NMOS 트랜지스터 QN1의 소스는 저전위 전원 Vss에 접속되어 있다. 트랜지스터 QP1, QN1의 공통 드레인은 워드선 WL에 접속되고, 공통 게이트에는 각 워드선 WL을 선택하는 워드선 선택 신호 /WSi가 공급되어 있다.
또한, 이상은 메모리 셀이 개별적으로 선택되는 데에 적합한 예를 나타내었지만, 선택된 워드선 WL1에 연결되는 복수의 메모리 셀 MC의 데이터를 일괄적으로 판독하는 경우에는, 각 비트선 BL0 내지 BL2에 대하여 개별적으로 감지 증폭기가 배치되고, 각 비트선 BL0 내지 BL2는, 비트선 선택 신호 BS에서, 선택 회로(2a)를 통하여 개별적으로 감지 증폭기에 접속된다.
또한, 메모리 셀 어레이(1)는, 도 5에 도시한 회로와는 다이오드 SD의 극성을 반대로 하여, 비트선 BL측으로부터 워드선 WL측에 전류가 흐르도록 하여도 된다.
도 6은, 상술한 메모리 구조를 1단 포함하는 불휘발성 메모리의 단면도이다. 웰(22)이 형성된 실리콘 기판(21) 상에는 주변 회로를 구성하는 트랜지스터의 불순물 확산층(23) 및 게이트 전극(24)이 형성되어 있다. 그 위에 제1 층간 절연막(25)이 퇴적되어 있다. 이 제1 층간 절연막(25)에는 실리콘 기판(21)의 표면에 도달하는 비어(26)가 적절하게 형성되어 있다. 제1 층간 절연막(25) 상에는, 메모리 셀 어레이의 제1 배선인 워드선 WL을 구성하는 제1 금속(27)이, 예를 들어 W 등의 저저항 금속으로 형성되어 있다. 이 제1 금속(27)의 상층에 배리어 금속(28)이 형성되어 있다. 또한, 제1 금속(27)의 하층에 배리어 금속을 형성하여도 된다. 이들 배리어 금속은 Ti 및 TiN의 양쪽 또는 한쪽에 의해 형성할 수 있다. 배리어 금속(28)의 상방에는 다이오드 등의 비오믹 소자(29)가 형성되어 있다. 이 비오믹 소자(29) 상에는 제1 전극(30), 가변 저항 소자(31) 및 제2 전극(32)이 이 순서대로 형성되어 있다. 이에 의해, 배리어 금속(28)에서부터 제2 전극(32)까지가 메모리 셀 MC로서 구성되어 있다. 또한, 제1 전극(30)의 하부 및 제2 전극(32)의 상부에 배리어 금속이 삽입되어 있어도 되고, 제2 전극(32)의 하측 및 하부 전극의 상측에 배리어 금속, 접착층 등이 삽입되어 있어도 된다. 또한, 제2 전극(32)의 상부에 CMP 등의 스토퍼를 삽입하여도 된다. 인접하는 메모리 셀 MC와 메모리 셀 MC 사이는 제2 층간 절연막(34) 및 제3 층간 절연막(35)으로 매립되어 있다(단, 제2 층간 절연막(34)은 도 6에서는 도시하고 있지 않음). 또한, 메모리 셀 어레이의 각 메모리 셀 MC 상에 워드선 WL과 직교하는 방향으로 연장되는 제2 배선인 비트선 BL을 구성하는 제2 금속(36)이 형성되어 있다. 그 위에 제4 층간 절연막(37) 및 금속 배선층(38)이 형성되고, 저항 변화형 메모리인 불휘발성 메모리가 형성되어 있다. 또한, 다층 구조를 실현하기 위해서는, 배리어 금속(28)에서부터 제2 전극(32)까지의 적층과 메모리 셀 MC 사이의 제2, 제3 층간 절연막(34, 35)의 형성을 필요한 층수분만큼 반복하면 된다.
[불휘발성 메모리의 제조 방법]
다음으로, 도 6에 도시한 본 실시 형태에 관한 불휘발성 메모리의 제조 방법에 대하여 설명한다. 여기에서는 설명을 간단하게 하기 위하여, 메모리 셀 레이어가 1층인 경우에 대하여 설명한다.
실리콘 기판(21) 상에 우선 필요한 주변 회로를 구성하는 트랜지스터 등을 형성하기 위한 FEOL(Front End of Line) 프로세스를 실행하고, 그 위에 제1 층간 절연막(25)을 퇴적시킨다. 또한, 비어(26)도 여기에서 작성해 둔다.
계속해서, 제1 금속(27) 이후의 상층부를 형성한다.
도 7 내지 도 12는, 상층부의 형성 공정을 공정순으로 도시한 사시도이다. 이들 도 7 내지 도 12를 적절하게 참조하면서, 상층부의 형성 프로세스를 설명한다.
상술한 바와 같이, 제1 층간 절연막(25) 및 비어(26)가 형성되면, 그 위에 메모리 셀 레이어의 제1 금속(27)으로 되는 층(27a)(제1 배선 재료)을 퇴적하고, 그 후 메모리 셀 재료로서 배리어 금속(28)으로 되는 층(28a)의 형성, 비오믹 소자(29)로 되는 층(29a)의 퇴적, 제1 전극(30)으로 되는 층(30a)의 퇴적, 가변 저항 소자(31)로 되는 층(31a)의 퇴적, 및 제2 전극(32)으로 되는 층(32a)의 퇴적을 순차적으로 실행한다. 이상의 공정에 의해, 도 7에 도시하는 상층부의 적층체가 형성된다.
계속해서, 적층체의 상면에 도시하지 않은 TEOS 등의 하드 마스크를 형성하고, 이것을 마스크로 하여 제1 이방성 에칭을 행하고, 도 8에 도시한 바와 같은 워드선 WL을 따른 제1 홈(41)을 형성하여 적층체의 분리를 행한다.
계속해서, 홈(41)에 제2 층간 절연막(34)을 매립한다. 이 제2 층간 절연막(34)의 재료는 절연성이 좋고, 저용량, 매립 특성이 좋은 것이 적합하다. 그 후, CMP 등에 의한 평탄화 처리를 행하여, 여분의 제2 층간 절연막(34)의 제거와, 제2 전극(32)의 노출을 행하여 블록체를 형성한다. 이 평탄화 처리 후의 블록체를 도 9에 도시한다.
계속해서, CMP 후의 블록체의 평탄화부에 제2 금속(36)으로 되는 W 등의 층(36a)(제2 배선 재료)을 적층한다. 이 공정 후의 상태를 도 10에 도시한다.
계속해서, 칼럼 방향의 L/S에서 제2 에칭 가공을 행한다. 이에 의해, 도 11에 도시한 바와 같이, 워드선 WL과 직교하는 비트선 BL을 따른 제2 홈(42)이 형성되고, 동시에 워드선 WL과 비트선 BL의 교점에 기둥 형상으로 분리된 메모리 셀 MC가 자기 정합적으로 형성된다. 그 후, 제3 층간 절연막(35)의 매립과 제3 층간 절연막(35)의 평탄화를 행함으로써, 도 12에 도시한 바와 같은 교점형의 메모리 셀 레이어가 형성 가능해진다.
이와 같이, 솔리드막의 중첩으로부터 서로 직교하는 L/S의 2회의 패터닝을 행함으로써, 자기 정합적으로 배선과의 어긋남이 없는 교점의 셀부가 형성된다.
또한, 이상의 적층 구조의 형성을 반복함으로써, 다층 구조의 메모리 셀 어레이의 형성이 가능하다.
또한, 도 13에 도시한 바와 같이, 제1 에칭 가공 후, 제2 층간 절연막(34) 매립 전에 제1 홈(41)에 대하여 산화막에 의한 보호막(51)의 형성을 행할 수도 있다. 마찬가지로, 제2 에칭 가공 후, 제3 층간 절연막(35) 매립 전에 제2 홈(42)에 대하여 산화막에 의한 보호막의 형성을 행할 수도 있다. 여기에서, 산화막은 Cr, W, V 등의 소위 희토류 원소의 산화물을 사용할 수 있다. 또한, Al2O3, CuO, SiO2 등도 형성 가능하다. 이와 같이 보호막(51)을 형성함으로써 세트시의 저항값을 최적화할 수 있음과 함께, 금속 산화막의 측벽 리크 전류를 감소시킬 수 있다. 또한, 데이터 유지 특성의 향상도 도모할 수 있다.
이상의 프로세스에 의해 제조한 메모리 셀 어레이의 경우, 모든 메모리 셀 레이어에서의 메모리 셀은, 도 3에 도시한 바와 같이 하층에서부터 상층으로 배선/배리어 금속/다이오드 등의 비오믹 소자/제1 전극/가변 저항 소자/제2 전극/배선의 순서대로 적층된 구조로 된다.
메모리 셀 레이어를 형성하는 경우, 성막, 보호막의 형성 등, 많은 열이 가해지는 프로세스가 행하여진다. 이로 인해, 하층으로 될수록 열 이력의 영향이 커진다.
본 실시 형태에 따르면, 가변 저항 소자 VR을 비오믹 소자 NO보다 위에 적층함으로써, 가변 저항 소자 VR의 단면적이 작아진다. 그로 인해, 셀 전류를 작게 할 수 있고, 소비 전력을 저감시킬 수 있다. 또한, 비오믹 소자 NO를 가변 저항 소자 VR보다 아래에 적층함으로써, 비오믹 소자 NO의 단면적이 커지고, 순방향 전류가 증대할 뿐만 아니라, 전류의 허용 최대값을 크게 할 수 있다. 한편, 가변 저항 소자 VR을 비오믹 소자 NO보다 아래에 적층한 경우, 셀 전류를 크게 할 수 있고, 스위칭 확률의 증대, 내구성의 증대를 기대할 수 있다. 또한, 다이오드의 사이즈가 작아지기 때문에, 다이오드의 역방향 전류를 저감시킬 수 있다.
이와 같이 본 실시 형태에 따르면, 적층 구조를 갖는 반도체 메모리의 메모리 셀의 적층 순서를 각 층 동일하게 함으로써, 가변 저항 소자 VR 및 비오믹 소자 NO의 각 층간의 특성의 편차를 저감시키는 것이 가능하다.
[제2 실시 형태]
본 발명의 제2 실시 형태에서는, 제1 배선인 워드선 WL 혹은 제2 배선인 비트선 BL을 각 메모리 셀 레이어에서 공유시킨 경우의 적층 구조의 메모리 셀 어레이를 갖는 불휘발성 메모리에 대하여 설명한다.
우선, 본 실시 형태에 관한 불휘발성 메모리의 제조 방법을 도 14 내지 도 19를 참조하면서 설명한다.
처음에, 도 14에 도시한 바와 같이, 제1 층간 절연막(25)이 형성된 후, 워드선 WL을 다마신 배선으로 작성하기 위하여, 포토리소그래피에 의해 워드선 WL용의 레지스트 패턴을 작성한다. 그 후, 레지스트가 없는 부분에 대하여, 산화막 에칭을 행하여, 제1 방향인 로우 방향으로 연장되는 제1 홈(141)을 형성한다.
계속해서, 도 15에 도시한 바와 같이, 형성된 제1 홈(141)에, 예를 들어 TiN, W 등의 제1 금속(27)으로 되는 배선 재료를 매립한다. 그 후, 제1 층간 절연막(25)과 제1 금속(27)의 상면을 CMP 등에 의해 평탄화한다. 이에 의해, 로우 방향으로 연장되는 워드선 WL이 형성된다.
계속해서, 도 16에 도시한 바와 같이, 도 15의 공정에 의해 평탄화된 제1 층간 절연막(25) 및 제1 금속(27)의 상면에, 메모리 셀 재료로서 배리어 금속(28)으로 되는 층(28b), 제1 소자인 비오믹 소자(29)로 되는 층(29b), 제1 전극(30)으로 되는 층(30b), 제2 소자인 가변 저항 소자(31)로 되는 층(31b), 및 제2 전극(32)으로 되는 층(32b)을 순차적으로 퇴적한다. 여기에서, 비오믹 소자(29)는 In-situ 도프된 폴리실리콘(p-Si)으로 이루어지고, 하층에서부터 상층에 걸쳐 P형 반도체(제1 도전형 반도체)/N형 반도체(제2 도전형 반도체)로 되는 PN 접합 다이오드이다.
계속해서, 도 17에 도시한 바와 같이, 워드선 WL(제1 금속(27))과, 나중에 형성되는 비트선 BL(제2 금속(36))과의 교점부에 메모리 셀이 형성되도록 포토리소그래피에 의해 레지스트 패턴을 작성한다. 그 후, 깊이가 층(28a)의 하면에 이를 때까지의 이방성 에칭을 행하여, 기둥 형상의 메모리 셀 MC를 형성한다. 그 후, 또한 노출된 제1 층간 절연막(25), 제1 금속(27) 및 메모리 셀 MC를 덮도록 제2 층간 절연막(134)을 적층한다. 여기에서 제2 층간 절연막(134)은, 제2 전극(32) 상면으로부터 후공정에서 형성하는 비트선 BL의 높이분만큼 높게 퇴적해 둔다.
계속해서, 도 18에 도시한 바와 같이, 제2 층간 절연막(134)을 퇴적시킨 후, 비트선 BL을 다마신 배선으로 작성하기 위하여, 포토리소그래피에 의해 비트선 BL용의 레지스트 패턴을 작성한다. 그 후, 레지스트가 없는 부분에 대하여, 산화막 에칭을 행하여 제2 전극(32)의 상면을 노출시킨다. 이에 의해, 제2 방향인 칼럼 방향으로 연장되는 제2 홈(142)이 형성된다.
계속해서, 도 19에 도시한 바와 같이, 제2 홈(142)에, 예를 들어 TiN, W 등의 제2 금속(36)으로 되는 배선 재료를 매립한 후, 제2 층간 절연막(134)과 제2 금속(36)의 상면을 CMP 등에 의해 평탄화한다. 이에 의해, 칼럼 방향으로 연장되는 비트선 BL이 형성된다.
다른 형성 방법으로서, 제2 층간 절연막(134)을 퇴적시킨 후, CMP를 행하여 한번 평탄화를 행한다. 이 때, 상부 전극 상에 CMP의 스토퍼를 퇴적시켜 사용하여도 된다. 그 후, 다마신 배선을 작성하기 위한 층간 절연막을 퇴적시키고, 리소그래피, 비트선 BL의 퇴적, CMP를 행하여 비트선 BL을 형성시킬 수도 있다.
이후, 도 16 내지 도 19의 공정을 반복함으로써 적층 구조의 메모리 셀 어레이를 제조할 수 있는데, 그 때 금속 배선의 에칭 방향을 로우 방향/칼럼 방향으로 교대로 변경하는 것, 다이오드의 P형 반도체/N형 반도체의 적층순을 교대로 변경하는 것이 필요하다.
이상과 같은 프로세스에 의해 제조된 메모리 셀 어레이의 일부의 칼럼 방향의 단면도를 도 20에 도시한다.
도 20과 같이 워드선 WLj와 비트선 BLi의 교점에 형성된 메모리 셀 MC는, 하층에서부터 상층에 걸쳐 전극 EL1, 비오믹 소자 NO인 P형 반도체/N형 반도체로 이루어지는 다이오드, 전극 EL2, 가변 저항 소자 VR, 전극 EL3의 순서대로 적층된 구조로 된다.
한편, 상층의 비트선 BLi와 워드선 WLj+1의 교점에 형성된 메모리 셀 MC'도, 다이오드가 하층에서부터 상층에 걸쳐 N형 반도체/P형 반도체의 순서대로 적층되어 있는 점을 제외하면, 메모리 셀 MC와 마찬가지의 적층 순서로 되어 있다. 이 때, 가변 저항 소자 VR의 상하의 전극 EL3, EL2의 재질 및 막 두께의 적어도 한쪽이 상이한 경우, 상하의 전극 EL3, EL2도 마찬가지로 교체하여도 된다. 이 경우, 하층의 메모리 셀 MC와 상층의 메모리 셀 MC'의 상하의 전극의 재질이나 막 두께 등을 반전시킬 수 있다.
이와 같이 다이오드의 P형 반도체/N형 반도체를 상하층에서 반대로 함으로써, 기본적인 메모리 셀 레이어의 적층순을 바꾸지 않고, 인접하는 2개의 메모리 셀 레이어에서 1개의 배선(도 20의 경우, 비트선 BLi)을 공유할 수 있다.
비교예로서, 도 29에 워드선 WL 혹은 비트선 BL을 중심으로 한 미러 구조를 갖는 메모리 셀 어레이의 일부 단면도를 도시한다.
도 29의 경우, 워드선 WLj와 비트선 BLi의 교점에 형성된 메모리 셀 MC는, 도 20에 도시하는 본 실시 형태의 경우와 마찬가지이다.
한편, 메모리 셀 MC'는, 메모리 셀 MC와 적층 순서가 완전히 반대로 되어 있다. 즉, 하층에서부터 상층에 걸쳐 전극 EL3, 가변 저항 소자 VR, 전극 EL2, 비오믹 소자 NO인 N형 반도체ㆍP형 반도체로 이루어지는 다이오드, 전극 EL1로 되어 있다.
통상, 에칭에 의해 메모리 셀 MC를 형성한 경우, 메모리 셀의 형상은 하층에서부터 상층에 걸쳐 점차 단면적이 작아지는 테이퍼 형상으로 된다.
그러한 점에서, 비교예에 따르면, 1층마다 다이오드 및 가변 저항 소자 VR의 적층순이 역전하기 때문에, 메모리 셀 레이어간에는 메모리 셀 특성의 편차가 발생하게 된다.
그러나, 본 실시 형태에 따르면, 모든 메모리 셀 레이어에 있어서, 가변 저항 소자 VR과 다이오드 등의 비오믹 소자와의 적층 순서를 동일하게 하고 있기 때문에, 메모리 셀의 가변 저항 소자 및 비오믹 소자의 사이즈가 균일해지고, 제1 실시 형태와 마찬가지로 메모리 셀 레이어간에 발생하는 특성의 편차를 저감시킬 수 있다. 여기에서, 가변 저항 소자 VR을 상층에 배치한 경우, 세트/리셋 동작시의 셀 전류의 사이즈 의존성으로부터, 스위치시에 흐르는 셀 전류를 작게 할 수 있고, 소비 전력을 저감시킬 수 있다. 또한, 스위칭 확률의 증대, 내구성의 향상도 기대할 수 있다. 또한, 셀 전류가 커진 경우에도 다이오드의 사이즈가 상대적으로 크기 때문에, 다이오드의 순방향 전류를 크게 할 수 있고, 이에 의해 다이오드의 전류 내압도 크게 할 수 있다. 한편, 가변 저항 소자 VR을 하층에 배치한 경우, 셀 전류를 크게 할 수 있고, 스위칭 확률의 증대, 내구성의 증대를 기대할 수 있다. 또한, 다이오드의 사이즈가 작아지기 때문에, 다이오드의 역방향 전류를 저감시킬 수 있다.
또한, 이 효과는, 도 21에 도시한 바와 같이 메모리 셀 MC를 적극적으로 테이퍼 형상으로 함으로써 보다 현저하게 얻을 수 있다.
또한, 상기 설명에서는 다이오드 등의 비오믹 소자(제1 소자)의 상층에 가변 저항 소자(제2 소자)를 적층시켰지만, 이와는 반대로 가변 저항 소자(제1 소자)의 상층에 비오믹 소자(제2 소자)를 적층시킨 경우에도, 메모리 셀 레이어간에 발생하는 메모리 셀 특성의 편차를 저감시킬 수 있다. 또한, 이 경우, 가변 저항 소자의 단면적이 커지기 때문에 스위칭 확률의 향상을 도모할 수 있다.
[제3 실시 형태]
본 발명의 제3 실시 형태에서는, 에칭에 의해 2개의 메모리 셀 레이어에 대하여 동시에 L/S 가공을 행하는 경우에 대하여 설명한다. 이 경우의 불휘발성 메모리의 프로세스를 도 22 내지 도 27에 도시한다.
제2 금속(36)으로 되는 층(36a)의 적층까지는, 스토퍼(33)로 되는 층(33a)이, 제2 전극(32)으로 되는 층(32a) 및 제2 금속(36)으로 되는 층(36a) 사이에 개재 삽입되어 있는 점을 제외하고, 제1 실시 형태에서의 프로세스의 도 7 내지 도 10과 마찬가지이다. 여기에서, 스토퍼(33)는 CMP의 종점 검지를 돕는 것이다.
그 후, 도 22에 도시한 바와 같이, 제2 금속(36)으로 되는 층(36a)의 상면에, 상층의 메모리 셀 레이어의 메모리 셀 MC'의 배리어 금속(28')으로 되는 층(28c), 비오믹 소자(29')로 되는 층(29c), 제1 전극(30')으로 되는 층(30c), 가변 저항 소자(31')로 되는 층(31c), 제2 전극(32')으로 되는 층(32c), 및 스토퍼(33')로 되는 층(33c)을 순차적으로 퇴적한다.
계속해서, 도 23에 도시한 바와 같이, 칼럼 방향으로 L/S에서, 배리어 금속(28)으로 되는 층(28a)의 하면까지 제2 에칭 가공을 행한다. 이에 의해, 워드선 WLj와 직교하는 비트선 BLi를 따르는 제2 홈(242)이 형성되고, 동시에 워드선 WLj와 비트선 BLi의 교점에 기둥 형상으로 분리된 하층의 메모리 셀 MC가 자기 정합적으로 형성된다.
계속해서, 도 24에 도시한 바와 같이, 제2 홈(242)에 대하여, 제3 층간 절연막(235)의 매립과 제3 층간 절연막(235)의 평탄화를 행한다.
계속해서, 도 25에 도시한 바와 같이, 평탄화된 층(33c) 및 제3 층간 절연막(235)의 상면에 제3 금속(27')으로 되는 층(27c)을 퇴적한다.
계속해서, 도 26에 도시한 바와 같이, 로우 방향으로 깊이가 층(28c)의 하면에 이르는 제3 에칭 가공을 행한다. 이에 의해, 비트선 BLi와 직교하는 워드선 WLj+1을 따르는 제3 홈(243)이 형성되고, 동시에 비트선 BLi와 워드선 WLj+1의 교점에 기둥 형상으로 분리된 상층의 메모리 셀 MC'가 자기 정합적으로 형성된다.
마지막으로, 도 27에 도시한 바와 같이, 제3 홈(243)에 제4 층간 절연막(34')의 매립과 제4 층간 절연막(34')의 평탄화를 행한다.
이상의 프로세스에 의해, 2층의 메모리 셀 레이어를 갖는 불휘발성 메모리를 제조할 수 있다.
또한, 도 24에 도시하는 제3 금속(27)으로 되는 층(27c)의 퇴적 이후의 프로세스를, 금속층 및 메모리 셀 재료의 퇴적, 로우 방향의 이방성 에칭, 층간 절연막의 퇴적, 금속층 및 메모리 셀 재료의 퇴적, 칼럼 방향의 이방성 에칭, 층간 절연막의 퇴적을 반복하여 행함으로써, 다층 구조의 메모리 셀 어레이를 제조할 수 있다.
도 28은, 이상의 프로세스에 의해 제조된 메모리 셀 어레이의 일부를 도시하는 것으로, 좌측 도면 및 우측 도면은 각각 칼럼 방향 및 로우 방향의 단면도로 되어 있다. 도 28에 도시하는 메모리 셀 어레이는, 워드선 WLj와 비트선 BLi의 교점에 하층의 메모리 셀 MC, 비트선 BLi와 워드선 WLj+1의 교점에 상층의 메모리 셀 MC'가 배치되어 있다.
메모리 셀 MC는, 워드선 WLj에서부터 비트선 BLi에 걸쳐 전극 EL1, 비오믹 소자 NO인 다이오드의 P형 반도체/N형 반도체, 전극 EL2, 가변 저항 소자 VR, 전극 EL3, 및 스토퍼 ST의 순서대로 적층된 구조로 되어 있다.
메모리 셀 MC'는, 비트선 BLi에서부터 워드선 WLj+1에 걸쳐 전극 EL1, 비오믹 소자 NO인 다이오드의 N형 반도체/P형 반도체, 전극 EL2, 가변 저항 소자 VR, 전극 EL3 및 스토퍼 ST의 순서대로 적층된 구조로 되어 있다. 여기에서, 가변 저항 소자 VR의 상하의 전극 EL3, EL2의 재질 및 막 두께에 적어도 한쪽이 상이한 경우, 상하의 전극 EL3, EL2는 교체하여도 된다. 이 경우, 하층의 메모리 셀 MC와 상층의 메모리 셀 MC'의 상하의 전극의 재질이나 막 두께 등을 반전시킬 수 있다.
또한, 도 22에 도시하는 프로세스에 있어서, 2층 동시에 L/S 가공을 행하기 때문에, 메모리 셀 MC의 하면에서부터 메모리 셀 MC'의 상면에 걸쳐 연속적으로 단면적이 작아지는 테이퍼 형상으로 된다.
이 경우에도 모든 메모리 셀 레이어에 있어서, 가변 저항 소자 VR이 비오믹 소자 NO인 다이오드보다 상층에 적층되어 있기 때문에, 가변 저항 소자 VR의 단면적보다 다이오드의 단면적이 커진다. 그 결과, 가변 저항 소자 VR에 흐르는 전류는 작고, 소비 전력을 저감시킬 수 있음과 함께, 다이오드에 흘릴 수 있는 순방향 전류의 최대값을 크게 할 수 있다.
또한, 상기 프로세스에서는 2층마다 L/S 가공하기 때문에, 홀수번째의 메모리 셀 레이어와 짝수번째의 메모리 셀 레이어의 특성이 다를 가능성이 있지만, 이 경우에도 짝수번째의 메모리 셀 레이어끼리, 및 홀수번째의 메모리 셀 레이어끼리의 각 높이 위치에서의 단면적은 거의 동등하게 할 수 있으므로, 짝수번째의 메모리 셀 레이어끼리, 혹은 홀수번째의 메모리 셀 레이어끼리의 메모리 셀 특성의 편차를 저감시킬 수 있다.
또한, 상기 실시 형태와 마찬가지로 가변 저항 소자 VR을 상층에 배치한 경우, 세트/리셋 동작시의 셀 전류의 사이즈 의존성으로부터, 스위치시에 흐르는 셀 전류를 작게 할 수 있고, 소비 전력을 저감시킬 수 있다. 또한, 스위칭 확률의 증대, 내구성의 향상도 기대할 수 있다. 또한, 셀 전류가 커진 경우에도, 다이오드의 사이즈가 상대적으로 크기 때문에 다이오드의 순방향 전류를 크게 할 수 있고, 이에 의해 다이오드의 전류 내압도 크게 할 수 있다. 한편, 가변 저항 소자 VR을 하층에 배치한 경우, 셀 전류를 크게 할 수 있고, 스위칭 확률의 증대, 내구성의 증대를 기대할 수 있다. 또한, 다이오드의 사이즈가 작아지기 때문에, 다이오드의 역방향 전류를 저감시킬 수 있다.
[기타]
또한, 본 발명은 상기 설명과 같이 가변 저항 소자 및 다이오드로 이루어지는 메모리 셀에 한정되는 것이 아니고, 상 변화 메모리 소자, MRAM 소자, PFRAM 등, 여러가지의 교점형의 다층 구조를 갖는 메모리 장치에 적용 가능하다.

Claims (20)

  1. 서로 교차하는 복수의 제1 및 제2 배선, 및 이들 복수의 제1 및 제2 배선의 각 교차부에 설치된 메모리 셀을 갖는 메모리 셀 레이어를 복수 적층하여 이루어지는 메모리 셀 어레이를 구비하고,
    상기 메모리 셀은, 상기 메모리 셀 어레이의 적층 방향으로 적층된 가변 저항 소자 및 비오믹 소자를 갖고, 상기 메모리 셀 레이어의 하층에서부터 상층에 걸쳐 점차 단면적이 작아지는 테이퍼 형상이며,
    소정의 상기 메모리 셀 레이어의 메모리 셀의 상기 가변 저항 소자 및 비오믹 소자의 적층순과, 다른 상기 메모리 셀 레이어의 메모리 셀의 상기 가변 저항 소자 및 비오믹 소자의 적층순이 동일하며,
    소정의 상기 메모리 셀 레이어의 상기 가변 저항 소자의 측면과 상기 비오믹 소자의 측면이 실질적으로 동일 평면인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 또는 제2 배선은, 적층 방향으로 인접하는 2개의 상기 메모리 셀 레이어에서 공유되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서, 상기 비오믹 소자는, 상기 메모리 셀 어레이의 적층 방향으로 적층된 P형 반도체 및 N형 반도체로 이루어지는 다이오드이며,
    소정의 상기 메모리 셀 레이어의 다이오드와, 인접하는 상기 메모리 셀 레이어의 다이오드는, P형 반도체와 N형 반도체의 적층순이 반대인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 메모리 셀은, 상기 메모리 셀 어레이의 하층에서부터 상층에 걸쳐 상기 비오믹 소자, 상기 가변 저항 소자의 순서대로 적층되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서, 상기 메모리 셀은, 상기 메모리 셀 어레이의 하층에서부터 상층에 걸쳐 상기 가변 저항 소자, 상기 비오믹 소자의 순서대로 적층되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 복수의 메모리 셀 레이어 중 적층 방향으로 세어서 제i(여기서, i는 자연수임)번째의 메모리 셀 레이어의 메모리 셀과 제i+2번째의 메모리 셀 레이어의 메모리 셀의 각 높이 위치에서의 상기 제1 배선 방향의 폭은 실질적으로 동일하고,
    제i+1번째의 메모리 셀 레이어의 메모리 셀과 제i+3번째의 메모리 셀 레이어의 메모리 셀의 각 높이 위치에서의 상기 제2 배선 방향의 폭은 실질적으로 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제2항에 있어서, 상기 복수의 메모리 셀 중 적층 방향으로 세어서 제i(여기서, i는 자연수임)번째의 메모리 셀의 제1 배선 방향의 측벽과 제i+1번째의 메모리 셀의 제1 배선 방향의 측벽은 실질적으로 동일 평면 내에 형성되고, 또한 제i+1번째의 메모리 셀의 제2 배선 방향의 측벽과 제i+2번째의 메모리 셀의 제2 배선 방향의 측벽은 실질적으로 동일 평면 내에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서, 상기 메모리 셀의 측벽에 산화막으로 이루어지는 보호막이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 서로 교차하는 복수의 제1 및 제2 배선, 및 이들 복수의 제1 및 제2 배선의 각 교차부에 설치된 메모리 셀을 갖는 메모리 셀 레이어를 복수 적층하여 이루어지는 메모리 셀 어레이를 구비하고,
    상기 메모리 셀은, 상기 메모리 셀 어레이의 적층 방향으로 적층된 가변 저항 소자 및 비오믹 소자를 갖고, 상기 메모리 셀 어레이의 하층에서부터 상층에 걸쳐 점차 단면적이 작아지는 테이퍼 형상이며,
    소정의 상기 메모리 셀 레이어의 메모리 셀의 상기 가변 저항 소자 및 비오믹 소자는, 각각 다른 상기 메모리 셀 레이어의 메모리 셀의 상기 가변 저항 소자 및 비오믹 소자와 적층순이 동일하고, 또한 사이즈가 실질적으로 동일하며,
    소정의 상기 메모리 셀 레이어의 상기 가변 저항 소자의 측면과 상기 비오믹 소자의 측면이 실질적으로 동일 평면인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서, 상기 제1 또는 제2 배선은, 적층 방향으로 인접하는 2개의 상기 메모리 셀 레이어에서 공유되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서, 상기 비오믹 소자는, 상기 메모리 셀 어레이의 적층 방향으로 적층된 P형 반도체 및 N형 반도체로 이루어지는 다이오드이며,
    소정의 상기 메모리 셀 레이어의 다이오드와, 인접하는 상기 메모리 셀 레이어의 다이오드는, P형 반도체와 N형 반도체의 적층순이 반대인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제9항에 있어서, 상기 메모리 셀은, 상기 메모리 셀 어레이의 하층에서부터 상층에 걸쳐 상기 비오믹 소자, 상기 가변 저항 소자의 순서대로 적층되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제9항에 있어서, 상기 메모리 셀은, 상기 메모리 셀 어레이의 하층에서부터 상층에 걸쳐 상기 가변 저항 소자, 상기 비오믹 소자의 순서대로 적층되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제9항에 있어서, 상기 복수의 메모리 셀 레이어 중 적층 방향으로 세어서 제i(여기서, i는 자연수임)번째의 메모리 셀 레이어의 메모리 셀과 제i+2번째의 메모리 셀 레이어의 메모리 셀의 각 높이 위치에서의 상기 제1 배선 방향의 폭은 실질적으로 동일하고,
    제i+1번째의 메모리 셀 레이어의 메모리 셀과 제i+3번째의 메모리 셀 레이어의 메모리 셀의 각 높이 위치에서의 상기 제2 배선 방향의 폭은 실질적으로 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제10항에 있어서, 상기 복수의 메모리 셀 중 적층 방향으로 세어서 제i(여기서, i는 자연수임)번째의 메모리 셀의 제1 배선 방향의 측벽과 제i+1번째의 메모리 셀의 제1 배선 방향의 측벽은 실질적으로 동일 평면 내에 형성되고, 또한 상기 제i+1번째의 메모리 셀의 제2 배선 방향의 측벽과 제i+2번째의 메모리 셀의 제2 배선 방향의 측벽은 실질적으로 동일 평면 내에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제9항에 있어서, 상기 메모리 셀의 측벽에 산화막으로 이루어지는 보호막이 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제1 배선 재료를 형성하는 공정과,
    상기 제1 배선 재료 위에 제1 소자와 제2 소자를 하층으로부터 이 순서로 포함하는 제1 메모리 셀을 구성하는 제1 메모리 셀 재료를 적층하는 공정과,
    개구측이 저면측보다 폭이 넓으며, 제1 방향으로 연장되는 복수의 평행한 제1 홈을 형성하고, 상기 제1 방향으로 연장되는 제1 배선을 상기 제1 배선 재료로 형성함과 함께, 상기 제1 메모리 셀 재료를 상기 제1 배선과 자기 정합적인 상기 제1 홈에 의해 분리하는 공정과,
    상기 제1 홈에 층간 절연막을 매립하는 공정과,
    상기 제1 홈에 의해 분리된 상기 제1 메모리 셀 재료 및 상기 층간 절연막 위에 제2 배선 재료를 적층하는 공정과,
    상기 제2 배선 재료 위에 제1 소자와 제2 소자를 하층으로부터 이 순서로 포함하는 제2 메모리 셀을 구성하는 제2 메모리 셀 재료를 적층하는 공정과,
    개구측이 저면측보다 폭이 넓으며, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 깊이가 상기 제1 배선의 상면에 이르는 복수의 평행한 제2 홈을 형성하고, 상기 제2 방향으로 연장되는 제2 배선을 상기 제2 배선 재료로 형성함과 함께, 상기 제2 배선과 자기 정합적인 상기 제2 홈에 의해 분리된 상기 제1 메모리 셀을 상기 제1 홈에 의해 분리된 상기 제1 메모리 셀 재료로 형성하는 공정을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제1 또는 제2 소자의 어느 한쪽은 가변 저항 소자이고, 다른쪽은 비오믹 소자인 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 제18항에 있어서, 상기 비오믹 소자는, 제1 도전형 반도체 및 제2 도전형 반도체로 이루어지는 다이오드이고,
    상기 제1 메모리 셀을 형성하는 비오믹 소자의 재료를 적층하는 공정에서는, 상기 제1 도전형 반도체 및 상기 제2 도전형 반도체의 순서대로 적층하고,
    상기 제2 메모리 셀을 형성하는 비오믹 소자의 재료를 적층하는 공정에서는, 상기 제2 도전형 반도체 및 상기 제1 도전형 반도체의 순서대로 적층하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제X(여기서, X는 자연수임) 배선 재료를 형성하는 공정과,
    상기 제X 배선 재료 위에 제1 소자와 제2 소자를 하층으로부터 이 순서로 포함하는 제X 메모리 셀을 구성하는 제X 메모리 셀 재료를 적층하는 공정과,
    개구측이 저면측보다 폭이 넓으며, 제1 방향으로 연장되는 복수의 평행한 제X 홈을 형성하고, 상기 제1 방향으로 연장되는 제X 배선을 상기 제X 배선 재료로 형성함과 함께, 상기 제X 메모리 셀 재료를 상기 제X 배선과 자기 정합적인 상기 제X 홈에 의해 분리하는 공정과,
    상기 제X 홈에 층간 절연막을 매립하는 공정과,
    상기 제X 홈에 의해 분리된 상기 제X 메모리 셀 재료 및 상기 층간 절연막 위에 제X+1 배선 재료를 적층하는 공정과,
    상기 제X+1 배선 재료 위에 제1 소자와 제2 소자를 하층으로부터 이 순서로 포함하는 제X+1 메모리 셀을 구성하는 제X+1 메모리 셀 재료를 적층하는 공정과,
    개구측이 저면측보다 폭이 넓으며, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 깊이가 상기 제X 배선의 상면에 이르는 복수의 평행한 제X+1 홈을 형성하고, 상기 제2 방향으로 연장되는 제X+1 배선을 상기 제X+1 배선 재료로 형성함과 함께, 상기 제X+1 배선과 자기 정합적인 상기 제X+1 홈에 의해 분리된 상기 제X 메모리 셀을 상기 제X 홈에 의해 분리된 상기 제X 메모리 셀 재료로 형성하는 공정을 구비하고,
    적층 방향으로 세어서 제i(여기서, i는 자연수임)번째의 메모리 셀과 제i+2번째의 메모리 셀의 각 높이 위치에서의 상기 제1 방향의 폭은 실질적으로 동일하며,
    제i+1번째의 메모리 셀과 제i+3번째의 메모리 셀의 각 높이 위치에서의 상기 제2 방향의 폭은 실질적으로 동일한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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