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JP2011129737A - 半導体記憶装置の製造方法及び半導体記憶装置 - Google Patents

半導体記憶装置の製造方法及び半導体記憶装置 Download PDF

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勝典 矢橋
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卓司 国谷
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貴哉 松下
Shuichi Taniguchi
修一 谷口
Burando Kawai
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Abstract

【課題】エッチングマスクのロスが少なく且つ隣接メモリセル間のショートの原因となる残渣が残らない半導体記憶装置の製造方法及び半導体記憶装置を提供する。
【解決手段】半導体基板１０１上に第１の配線層及びメモリセル層１０４Ａを形成した後、第１の方向に延びる第１の溝を形成して第１の配線１０３を形成し、第１の溝の側壁に薄膜１６１を形成し、第１の溝に層間絶縁膜１０５を埋め込み積層体を形成し、積層体の上に第２の配線層を形成し、第２の方向に延びる第２の溝１８６を形成して第２の配線１０６を形成し、第２の溝１８６の底部から露出した薄膜１６１を除去し、第２の溝１８６の底部から露出したメモリセル層１０４Ａを第１の配線層の上部まで除去して柱状のメモリセルを形成する。薄膜１６１は、層間絶縁膜１０５よりもエッチング速度が速く且つ隣接するメモリセル層１０４Ａの部分よりも先に除去される。
【選択図】図１３

Description

本発明は、クロスポイント型メモリセルを用いる半導体記憶装置の製造方法及び半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。具体的には、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１）。
この抵抗変化型メモリは、トランジスタに変えてショットキーダイオードと可変抵抗素子の直列回路からなるクロスポイント型のメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
このようなクロスポイント型のメモリセルを配線パターンに整合させたセルフアライン方式によって製造する場合、下層配線層の上にメモリセル層を積層してなる積層体に対して、まず、第１の方向に延びる所定のライン・アンド・スペース（以下、「Ｌ／Ｓ」と呼ぶ。）の溝加工を施して複数の第１の溝を形成し、積層体を第１の溝によって分離した後に、第１の溝をSiO2からなる層間絶縁膜で埋め、その上に上層配線層を形成する。そして、上層配線層及び層間絶縁膜が埋められた積層体に対して、第１の方向と直交する第２の方向に延びる所定のＬ／Ｓの溝加工を施して、深さが下層配線層の上面に達する複数の第２の溝を形成する。これにより、互いに直交する配線間にクロスポイント型のメモリセルを形成する。
しかし、この製造方法では、第２の溝の形成の際にエッチングマスクが持たず、上層の配線層などをエッチングするおそれがある。また、この対策として、十分な膜厚のエッチングマスクを用いることが考えられる。しかし、この場合、エッチングマスクが不安定となり倒れてしまうおそれが生じ、このことは、パターンの微細化が進むほど顕在化してくる。さらに、メモリセル層を形成する材料と層間絶縁膜を形成するSiO2とのエッチング選択比を１：１にすることが困難であるため、第２の溝形成時に、層間絶縁膜に対してメモリセル層のエッチングが先行し、残った層間絶縁膜がマスクになって、層間絶縁膜の側壁下部にメモリセル材料の残渣が残り、隣接メモリセル間でショートが発生するという問題もある。
特開２００６−３４４３４９号 特開２００５−５２２０４５号
本発明は、エッチングマスクのロスが少なく且つ隣接メモリセル間のショートの原因となる残渣が残らない半導体記憶装置の製造方法及びこの製造方法によって得ることができる半導体記憶装置を提供することを目的とする。
本発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上に第１の配線層を形成する工程と、前記第１の配線層の上に第１のメモリセルを構成する第１のメモリセル層を形成する工程と、前記第１のメモリセル層を形成する工程の後、深さが前記第１の配線層の底部に至る第１の方向に延びる第１の溝を形成して第１の配線を形成する工程と、前記第１の溝の側壁に第１の薄膜を形成する工程と、前記第１の薄膜が形成された第１の溝に第１の層間絶縁膜を埋め込み第１の積層体を形成する工程と、前記第１の積層体の上に第２の配線層を形成する工程と、深さが前記第２の配線層の底部に至る前記第１の方向と交差する第２の方向に延びる第２の溝を形成して第２の配線を形成する工程と、前記第２の溝の底部から露出した前記第１の薄膜を除去する工程と、前記第２の溝の底部から露出した前記第１のメモリセル層を前記第１の配線層の上部まで除去して柱状の前記第１のメモリセルを形成する工程とを備え、前記第１の薄膜は、前記第１の層間絶縁膜よりもエッチング速度が速く、かつ隣接する前記第１のメモリセル層の部分よりも先に除去が行われることを特徴とする。
本発明の半導体記憶装置は、第１の方向に延びる複数の第１の配線と、前記第１の方向と交差する第２の方向に延びる複数の第２の配線と、前記第１及び第２の配線の交差部で両配線間に接続された複数の柱状のメモリセルと、隣接する前記メモリセル間に設けられた層間絶縁膜とを備え、前記メモリセルと前記層間絶縁膜との間は空隙であることを特徴とする。
本発明によれば、エッチングマスクのロスが少なく且つ隣接メモリセル間のショートの原因となる残渣が残らない半導体記憶装置の製造方法及びこの製造方法によって得ることができる半導体記憶装置を提供することができる。
本発明の第１の実施形態に係る半導体メモリのクロスポイント型セルアレイの一部を示す斜視図である。 （ａ）は図１におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図、（ｂ）はこのメモリセルの等価回路図である。 同半導体メモリのＲｅＲＡＭの例を示す図である。 同半導体メモリのメモリセルアレイの一部を示す斜視図である。 図４Ａにおけるワード線、ビット線、及びメモリセルを表した図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 本発明の第２の実施形態に係る半導体メモリのメモリセルアレイの一部を示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 本発明の第３の実施形態に係る半導体メモリのメモリセルアレイの一部を示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 同半導体メモリのメモリセルアレイの形成工程を工程順に示す斜視図である。 比較例に係る半導体メモリの製造方法における不具合を説明する図である。 比較例に係る半導体メモリの製造方法における不具合を説明する図である。 比較例に係る半導体メモリの製造方法における不具合を説明する図である。 比較例に係る半導体メモリの製造方法における不具合を説明する図である。
以下、図面を参照して、この発明の実施の形態を説明する。
［第１の実施形態］
［メモリセルアレイの構造］
図１は、本発明の第１の実施形態に係る半導体メモリのクロスポイント型セルアレイの一部を示す斜視図であり、図２（ａ）は、図１におけるI−I´線で切断して矢印方向に見たメモリセル１つ分の断面図、同図（ｂ）は上記メモリセルの等価回路図である。
クロスポイント型のメモリセルアレイでは、複数の第１の配線であるワード線ＷＬが平行に配設され、これと交差して複数の第２の配線であるビット線ＢＬが平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、W、WSi、NiSi、CoSi等を用いることができる。
メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ２、ＥＬ３が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。さらに、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化したりして架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、一致した理論はない（抵抗変化の要因として、電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるというもの、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるというものとに、大きく２つに分かれている。）ものの電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）、等を用いることができる。
図３は、ＲｅＲＡＭの例を示す図である。図３に示すＲｅＲＡＭ素子は、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式AxMyXz（AとMは互いに異なる元素）で表され、例えばスピネル構造（AM2O4）、イルメナイト構造（AMO3）、デラフォサイト構造（AMO2）、LiMoN2構造（AMN2）、ウルフラマイト構造（AMO4）、オリビン構造（A2MO4）、ホランダイト構造（AxMO2）、ラムスデライト構造（AxMO2）、ペロブスカイト構造（AMO3）等の結晶構造を持つ材料により構成される。
図３の例では、AがZn、MがMn、XがOである。記録層１２内の小さな白丸は拡散イオン（Zn）、大きな白丸は陰イオン（O）、小さな黒丸は遷移元素イオン（Mn）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば、記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
非オーミック素子ＮＯは、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ（Metal-Insulator-Metal）構造、ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ１、ＥＬ２を挿入しても良い。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等が用いられる。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図２と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
本実施形態に係る半導体メモリでは、選択されたメモリセルＭＣには、セット時にはセット用電圧パルスが、リセット時にはリセット用電圧パルスが、データリード時には、リード用電圧がそれぞれ印加される。すなわち、選択メモリセルＭＣにつながるワード線ＷＬに“Ｈ”レベル、選択メモリセルＭＣにつながるビット線ＢＬに“Ｌ”レベルを与え、その他のワード線ＷＬには“Ｌ”レベル、その他のビット線ＢＬには“Ｈ”レベルを与える。これにより、選択メモリセルＭＣには、データのセット、リセット又はリードに必要な電圧が印加され、選択メモリセルＭＣに対するデータのセット、リセット又はリードが実行される。また、選択されたメモリセルＭＣ以外のメモリセルＭＣには、逆バイアス電圧又は０Ｖが印加されるので、電流は流れない。
図４Ａは、本実施形態に係る半導体メモリのメモリセルアレイの一部を示す斜視図である。また、図４Ｂは、図４Ａに示すメモリセルアレイのうち、ワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣの配置を見易くした図である。
このメモリセルアレイは、半導体基板１０１の上に積層されたセルアレイ層ＭＡ１、ＭＡ２を備える２層構造のメモリセルアレイであり、ビット線１０６が、その上下のセルアレイ層ＭＡ１、ＭＡ２で共有されたものである。
すなわち、半導体基板１０１上には図示しない周辺回路を構成するトランジスタの不純物拡散層及びゲート電極が形成されている。その上にSiO2からなる絶縁層１０２が積層されている。絶縁層１０２の上には、第１の方向に延びる複数本のワード線ＷＬ１（１０３）が形成されている（以下において、第１の方向を「ワード線方向」と呼ぶ）。これらワード線ＷＬ１の上には、複数の第１のメモリセルＭＣ１（１０４）が形成されている。これらメモリセルＭＣ１（１０４）の上には、ワード線方向と直交する第２の方向に延びる複数本のビット線ＢＬ１（１０６）が形成されている（以下において、第２の方向を「ビット線方向」と呼ぶ）。セルアレイ層ＭＡ１は、これらワード線ＷＬ１、メモリセルＭＣ１、及びビット線ＢＬ１からなる。ビット線ＢＬ１の上には、複数の第２のメモリセルＭＣ２（１０７）が形成されている。これらメモリセルＭＣ２の上には、ワード線方向に延びる複数本のワード線ＷＬ２（１０９）が形成されている。セルアレイ層ＭＡ２は、これらビット線ＢＬ１、メモリセルＭＣ２、及びワード線ＷＬ２からなる。また、ビット線方向に隣接するメモリセルＭＣ間には、それぞれSiO2からなる第１の層間絶縁膜１０５が埋め込まれているとともに、メモリセルＭＣと層間絶縁膜１０５との間には、SiNからなる第１の薄膜１６１が介挿されている。同様に、ワード線方向に隣接するメモリセルＭＣ間には、それぞれSiO2からなる第２の層間絶縁膜１０８が埋め込まれているとともに、メモリセルＭＣと層間絶縁膜１０８との間には、SiNからなる第２の薄膜１６２が介挿されている。
なお、図４Ａ及び図４Ｂで示したメモリセルアレイは、２層構造となっているが、ワード線ＷＬ２の上に、メモリセルＭＣ１からビット線ＢＬ１までの構造、及びメモリセルＭＣ２からワード線ＷＬ２までの構造を、交互に繰り返し積層させることで、任意の積層数のメモリセルアレイを構成することができる。
［メモリセルアレイの製造方法］
次に、図４Ａ及び図４Ｂに示した２層構造のメモリセルアレイの製造方法について説明する。
図５〜図２１は、このメモリセルアレイの形成工程を工程順に示す斜視図である。
半導体基板１０１上にまず必要な周辺回路を構成するトランジスタ等を形成するためのＦＥＯＬ（Front End Of Line）プロセスを実行し、その上にSiO2からなる絶縁層１０２を堆積させる。ここで、図示しないビアも形成しておく。
続いて、図５に示すように、絶縁層１０２の上にワード線ＷＬ１となる第１の配線層１０３Ａ、メモリセルＭＣ１となる第１のメモリセル層１０４Ａ、並びに後の工程で配線層１０３Ａ及びメモリセル層１０４Ａをワード線方向に加工する際に用いるSiO2からなるエッチングマスク１４１を順次積層し、更にエッチングマスク１４１の上にワード線方向に延びる複数の溝１８１を有する所定のＬ／Ｓのパターンのフォトレジスト１４２を形成する。
続いて、図６に示すように、フォトレジスト１４２をマスクとしたフォトエッチングプロセスによってエッチングマスク１４１にワード線方向に延びる複数の溝１８２を形成する。
続いて、図７に示すように、エッチングマスク１４１をマスクとして、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングによって配線層１０３Ａの下面に達する複数の第１の溝１８３を形成する。これによって、複数のワード線ＷＬ１（１０３）が形成されるとともに、メモリセル層１０４Ａは、第１の溝１８３によって分離される。その後、エッチングマスク１４１を剥離する。
続いて、図８に示すように、第１の溝１８３の側壁及び底部とメモリセル層１０４Ａの上面に対して第１の薄膜１６１を形成する。この薄膜１６１は、後の工程で形成される第１の層間絶縁膜１０５の材料に対してエッチング速度が速い材料を用いる。具体的には、SiN、SiO2、Al2O3、CVD-C、SiBN、SiC、BN等の他、SiOC等のLow-k材料を用いることができる。例えば、層間絶縁膜１０５の材料がSiO2であった場合、薄膜１６１の材料としてSiNを用いることができる。また、薄膜１６１としてポーラス膜を用いた場合、高い絶縁性を得ることができる。例えば、C（カーボン）を含む有機膜を薄膜１６１として用いた場合には、ポーラス膜を用いることが望ましい。
続いて、図９に示すように、異方性エッチングによって第１の溝１８３の側壁に形成された部分を残して、薄膜１６１を除去する。
続いて、図１０に示すように、第１の溝１８３に対しSiO2からなる第１の層間絶縁膜１０５を埋め込んだ上で、メモリセル層１０４Ａ、薄膜１６１、層間絶縁膜１０５の上面をＣＭＰ（Chemical Mechanical Polish）等を用いて平滑化し、第１の積層体を形成する。その後、この第１の積層体の上にビット線ＢＬ１となる第２の配線層１０６Ａ、第２のメモリセルＭＣ２を構成する第２のメモリセル層１０７Ａ、及び後の工程でメモリセル層１０７Ａの上面からワード線１０３上面までをビット線方向に加工する際に用いるSiO2からなるエッチングマスク１４３を順次積層し、更にエッチングマスク１４３の上にビット線方向に延びる複数の溝１８４を有する所定のＬ／Ｓのパターンのフォトレジスト１４４を形成する。
続いて、図１１に示すように、フォトレジスト１４４をマスクとしたフォトエッチングプロセスによってエッチングマスク１４３にビット線方向に延びる複数の溝１８５を形成する。
続いて、図１２に示すように、エッチングマスク１４３をマスクとして、ＲＩＥ等の異方性エッチングによって配線層１０６Ａの下面に達する第２の溝１８６を形成する。これによって、複数のビット線ＢＬ１が形成されるとともに、メモリセル層１０７Ａは、第２の溝１８６によって分離される。
続いて、図１３に示すように、エッチングマスク１４３をマスクとして、ＲＩＥ等の異方性エッチングによって薄膜１６１を選択的に除去する。このとき、同時に層間絶縁膜１０５の上部も後退する。このエッチングでは、次の工程において実行されるメモリセル層１０４Ａのエッチングにおいて第１の薄膜１６１の残渣が生じていないように第１の薄膜１６１を除去すれば良く、層間絶縁膜１０５は残っていても良い。
続いて、図１４に示すように、エッチングマスク１４３をマスクとして、ＲＩＥ等の異方性エッチングによってメモリセル層１０４Ａを選択的に除去する。これによって、ワード線ＷＬ１（１０３）及びビット線ＢＬ１（１０６）の交差部に柱状のメモリセルＭＣ１（１０４）が形成される。その後、エッチングマスク１４３を剥離する。
続いて、図１５に示すように、表面に露出した絶縁層１０２、ワード線ＷＬ１（１０３）、第１のメモリセルＭＣ１（１０４）、第１の層間絶縁膜１０５、ビット線ＢＬ１（１０６）、及び第２のメモリセル層１０７Ａに対して第２の薄膜１６２を形成する。この第２の薄膜１６２も、第１の薄膜１６１と同様、後の工程で形成される第２の層間絶縁膜１０８の材料に対してエッチング速度が速い材料を用いる。
続いて、図１６に示すように、異方性エッチングによってメモリセル層１０７Ａの上面が露出する程度に薄膜１６２を除去する。
続いて、図１７に示すように、第２の溝１８６に対しSiO2からなる第２の層間絶縁膜１０８を埋め込んだ上で、メモリセル層１０７Ａ、薄膜１６２、層間絶縁膜１０８の上面をＣＭＰ等を用いて平滑化し、第２の積層体を形成する。その後、この第２の積層体の上にワード線ＷＬ２となる第３の配線層１０９Ａ、後の工程で配線層１０９Ａの上面からビット線ＢＬ１（１０６）の上面までをワード線方向に加工する際にも用いるSiO2からなる絶縁層１１０を順次形成し、更に絶縁層１１０の上にワード線方向に延びる複数の溝１８８を有する所定のＬ／Ｓのパターンのフォトレジスト１４５を形成する。
続いて、図１８に示すように、フォトレジスト１４５を通してフォトエッチングプロセスによって絶縁層１１０にワード線方向に延びる複数の溝１８９を形成する。
続いて、図１９に示すように、絶縁層１１０をマスクとして、ＲＩＥ等の異方性エッチングによって配線層１０９Ａの下面に達する第３の溝１９０を形成する。これによって、複数のワード線ＷＬ２（１０９）が形成される。
続いて、図２０に示すように、絶縁層１１０をマスクとして、ＲＩＥ等の異方性エッチングによって薄膜１６２を選択的に除去する。このエッチングでは、次の工程において実行されるメモリセル層１０７Ａのエッチングにおいて第２の薄膜１６２の残渣が生じていないように第２の薄膜１６２を除去すれば良く、層間絶縁膜１０８は残っていても良い。
続いて、図２１に示すように、絶縁層１１０をマスクとして、ＲＩＥ等の異方性エッチングによってメモリセル層１０７Ａを選択的に除去する。これによって、ビット線ＢＬ１（１０６）及びワード線ＷＬ２（１０９）の交差部に柱状のメモリセルＭＣ２（１０７）が形成され、図４Ａ及び図４Ｂに示すメモリセルアレイとなる。
最後に、ビット線方向に隣接するメモリセルＭＣ２（１０７）間の溝１９１に図示しない層間絶縁膜を埋めて本実施形態に係るメモリセルアレイが形成される。
ここで、比較例として、薄膜１６１、１６２を用いないメモリセルアレイの形成工程を図３３〜図３５を参照しつつ考える。この場合、第１の層間絶縁膜５０５（第１の層間絶縁膜１０５に相当）に対してビット線方向に延びる溝５８７を形成する際に、エッチングマスク５４３に対する第１の層間絶縁膜５０５のエッチング選択比を大きくできないため、十分に厚いエッチングマスク５４３（エッチングマスク１４３に相当）を用いる必要がある。エッチングマスク５４３の厚さが十分にない場合、図３３に示すように、エッチング途中でマスクがなくなりメモリセル層５０７Ａ（第２のメモリセル層１０７Ａに相当）の一部が欠損することになる。この対策として、エッチングマスク５４３を厚くすることが考えられるが、この場合、図３４に示すように、エッチングマスク５４３が倒れてしまい問題となる。また、メモリセル層５０４Ａ（第１のメモリセル層１０４Ａに相当）の材料と層間絶縁膜５０５の材料のエッチング選択比を１：１にすることができないため、図３５に示すように、層間絶縁膜５０５を十分に除去できず、層間絶縁膜５０５の側壁部分にメモリセル材料の残渣５０４´が生じ、メモリセルＭＣ間の短絡の問題が生じることになる。この対策として、層間絶縁膜５０５をメモリセル層５０４Ａに対して大きなエッチング選択比が取れる材料で形成することが考えられるが、この場合、絶縁性を確保することが困難となるばかりでなく、図３６に示すように、隣接メモリセル間に空洞ができるため、物理的な強度が損なわれ、さらに、インテグレーション上製作が困難となる。
その点、本実施形態の製造方法によれば、層間絶縁膜１０５、１０８に比べてエッチング速度が速い薄膜１６１、１６２をメモリセル層１０４Ａ、ｌ０７Ａと隣接して形成することで、メモリセル材料の残渣の発生原因となるメモリセル層１０４Ａ、１０７Ａと隣接する部分を少ないマスクロスでメモリセル層１０４Ａ、１０７Ａよりも先に除去することができるため、上記比較例のような問題は生じない。
以上、本実施形態によれば、エッチングマスクのロスが少なく且つ隣接メモリセル間のショートの原因となる残渣が残らない半導体記憶装置の製造方法及びこの製造方法によって得ることができる半導体記憶装置を提供することができる。
［第２の実施形態］
［メモリセルアレイの構造］
図２２は、第２の実施形態に係る半導体メモリのメモリセルアレイの一部を示す斜視図である。なお、第２の実施形態において、第１の実施形態のメモリセルアレイの符号１０１〜１８６と対応する部分には、符号２０１〜２８６を付し、対応する部分の重複説明は割愛する。
このメモリセルアレイが、図４Ａ及び図４Ｂに示す第１の実施形態に係るメモリセルアレイと異なる点は、第１の薄膜２６１が、第１の層間絶縁膜２０５の底部にも形成されている点、及び第２の薄膜２６２が第２の層間絶縁膜２０８の底部にも形成されている点である。
［メモリセルアレイの製造方法］
次に、図２２に示した２層構造のメモリセルアレイの製造方法について説明する。
図２３〜図２７は、このメモリセルアレイの形成工程を示す斜視図である。なお、第１の実施形態に係るメモリセルアレイと同様の形成工程については図を省略している。また、図５〜図２１に示す半導体基板１０１、絶縁層１０２、ワード線１０３、１０９、メモリセル層１０４Ａ、１０７Ａ、層間絶縁膜１０５、１０８、ビット線１０６、薄膜１６１、１６２、及び溝１８３、１８６について、本実施形態では、半導体基板２０１、絶縁層２０２、ワード線２０３、２０９、メモリセル層２０４Ａ、２０７Ａ、層間絶縁膜２０５、２０８、ビット線２０６、薄膜２６１、２６２、及び溝２８３、２８６として説明する。
先ず、第１の実施形態と同様、半導体基板２０１上に絶縁層２０２を形成する工程から図８と同様の第１の薄膜２６１を形成する工程までを実行する。
続いて、図２３に示すように、第１の薄膜２６１上に第１の溝２８３が埋まるまで、SiO2からなる第１の層間絶縁膜２０５を堆積させる。
続いて、図２４に示すように、第１の薄膜２６１の上面が露出するまで層間絶縁膜２０５の上面をＣＭＰ等を用いて平滑化し、層間絶縁膜２０５の上部を除去する。
続いて、図２５に示すように、エッチングによってメモリセル層２０４Ａの上面が露出するまで第１の薄膜２６１の上部を除去する。これによって、第１の積層体を形成する。
続いて、第１の実施形態の図１０〜図１５と同様に、第１の積層体の上にビット線ＢＬ１となる第２の配線層を形成する工程から、第２の薄膜２６２を形成する工程までを実行する。
続いて、第２の薄膜２６２上に第２の溝２８６が埋まるまで、SiO2からなる第２の層間絶縁膜２０８を堆積させる。その後、図２６に示すように、第２の薄膜２６２の上面が露出するまで層間絶縁膜２０８の上面をＣＭＰ等を用いて平滑化し、層間絶縁膜２０８の上部を除去する。
続いて、図２７に示すように、エッチングによってメモリセル層２０７Ａの上面が露出するまで第２の薄膜２６２の上部を除去する。これによって、第２の積層体を形成する。
続いて、第１の実施形態の図１７〜図２１と同様に、第２の積層体の上にワード線ＷＬ２となる第３の配線層を形成する工程から、ビット線ＢＬ１（２０６）及びワード線ＷＬ２（２０９）の交差部に柱状のメモリセルＭＣ２（２０７）を形成する工程までを実行する。
最後に、ビット線方向に隣接するメモリセルＭＣ２（２０７）間の溝に図示しない層間絶縁膜を埋めて本実施形態に係るメモリセルアレイが形成される。
第１の実施形態の場合、第１の溝１８３に第１の層間絶縁膜１０５を埋め込む前に、図９に示すとおり、メモリセル層１０４Ａの上面を露出するように第１の薄膜１６１の上部を除去した。これに対し、本実施形態の場合、第１の溝２８３に第１の層間絶縁膜２０５を埋め込んだ後に、図２５に示すとおり、メモリセル層２０４Ａの上面を露出するように第１の薄膜２６１の上部を除去している点が異なる。しかし、この場合であっても、第１の実施形態の場合と同様、メモリセル材料の残渣の発生原因となるメモリセル層２０４Ａ、２０７Ａと隣接する部分を少ないマスクロスで除去することができる。
［第３の実施形態］
［メモリセルアレイの構造］
図２８は、第３の実施形態に係る半導体メモリのメモリセルアレイの一部を示す斜視図である。なお、第３の実施形態において、第１の実施形態のメモリセルアレイの符号１０１〜１９１と対応する部分には、符号３０１〜３９１を付し、対応する部分の重複説明は割愛する。
このメモリセルアレイが、図４Ａ及び図４Ｂに示す第１の実施形態に係るメモリセルアレイと異なる点は、第１及び第２の薄膜が結果的に除去されている点である。
［メモリセルアレイの製造方法］
次に、図２８に示した２層構造のメモリセルアレイの製造方法について説明する。
図２９〜図３２は、このメモリセルアレイの形成工程を示す斜視図である。なお、第１の実施形態に係るメモリセルアレイの製造方法と同様の形成工程については図を省略している。また、図５〜図２１に示す半導体基板１０１、絶縁層１０２、１１０、ワード線１０３、１０９、メモリセル１０４、１０７、メモリセル層１０４Ａ、１０７Ａ、層間絶縁膜１０５、１０８、ビット線１０６、エッチングマスク１４３、薄膜１６１、１６２、溝１８６及び１９１について、本実施形態では、半導体基板３０１、絶縁層３０２、３１０、ワード線３０３、３０９、メモリセル３０４、３０７、メモリセル層３０４Ａ、３０７Ａ、層間絶縁膜３０５、３０８、ビット線３０６、エッチングマスク３４３、薄膜３６１、３６２、溝３８６及び３９１として説明する。
先ず、第１の実施形態と同様、半導体基板３０１上に絶縁層３０２を形成する工程から図１２と同様の第２の溝３８６を形成する工程までを実行する。
続いて、図２９に示すように、ウェットエッチング等の等方性エッチングによって第１の薄膜３６１を除去する。このエッチングは、次の工程において実行されるメモリセル層３０４Ａのエッチングにおいて残渣が生じない程度に第１の薄膜３６１を除去すれば良い。但し、薄膜３６１がC（カーボン）等の導電性の材料である場合には、少なくともワード線ＷＬ１（３０３）の上面以下までエッチングする。また、ここでは、ビット線ＢＬ１（３０６）の下方における第１の薄膜３６１をもエッチング除去できるので、ビット線ＢＬ１（３０６）の下方のメモリセル層３０４Ａと層間絶縁膜３０５の間に空隙を設けて、隣接メモリセル間の寄生容量の低減を図ることができる。この後、エッチングマスク３４３をマスクとして、ＲＩＥ等の異方性エッチングによって層間絶縁膜３０５を選択的に除去する。なお、メモリセル層３０４Ａを異方性エッチングする際に層間絶縁膜３０５による影響が小さい場合は、この層間絶縁膜３０５に対する異方性エッチングを省略することもできる。
続いて、図３０に示すように第１の実施形態と同様、エッチングマスク３４３をマスクとして、ＲＩＥ等の異方性エッチングによってメモリセル層３０４Ａを選択的に除去する。これによって、ワード線ＷＬ１（３０３）及びビット線ＢＬ１（３０６）の交差部に柱状のメモリセルＭＣ１（３０４）が形成される。その後、エッチングマスク３４３を剥離する。
続いて、第１の実施形態の図１５〜図１９と同様に、第２の薄膜３６２を形成する工程からワード線ＷＬ２（３０９）の下面に達する溝を形成する工程までを実行する。
続いて、図３１に示すように、ウェットエッチング等の等方性エッチングによって第２の薄膜３６２を除去する。このエッチングは、次の工程において実行されるメモリセル層３０７Ａのエッチングにおいて残渣が生じない程度に薄膜３６２を除去すれば良い。但し、薄膜３６２がC（カーボン）等の導電性の材料である場合には、少なくともワード線ＷＬ１（３０３）の上面以下までエッチングする。また、ここでは、ワード線ＷＬ２（３０９）の下方における第２の薄膜３６２をもエッチング除去できるので、ワード線ＷＬ２（３０９）の下方のメモリセル層３０７Ａと層間絶縁膜３０８の間に空隙を設けて、隣接メモリセル間の寄生容量の低減を図ることができる。この後、絶縁層３１０をマスクとして、ＲＩＥ等の異方性エッチングによって層間絶縁膜３０８を選択的に除去する。なお、メモリセル層３０７Ａを異方性エッチングする際に層間絶縁膜３０８による影響が小さい場合は、この層間絶縁膜３０８に対する異方性エッチングを省略することもできる。
続いて、図３２に示すように、絶縁層３１０をマスクとして、ＲＩＥ等の異方性エッチングによってメモリセル層３０７Ａを選択的に除去する。これによって、ビット線ＢＬ１（３０６）及びワード線ＷＬ２（３０９）の交差部に柱状のメモリセルＭＣ２（３０７）が形成され、図２８に示すメモリセルアレイとなる。
最後に、ビット線方向に隣接するメモリセルＭＣ２（３０７）間の溝３９１に図示しない層間絶縁膜を埋めて本実施形態に係るメモリセルアレイが形成される。
本実施形態によれば、第１及び第２の薄膜３６１及び３６２を等方的に除去するため、第１及び第２の薄膜３６１及び３６２に導電性のある材料を使用することもできる。この場合であっても、第１の実施形態と同様、エッチングによるマスクロスが少なく、また、隣接メモリセル間のメモリセル材料の残渣が生じない半導体メモリを提供することができる。
なお、薄膜を除去することでメモリセルアレイの物理的な強度が損なわれるとも考えられるが、この点、メモリセル間の大部分には層間絶縁膜があるため、大きな問題とはならない。
［その他の実施形態］
第１〜第３の実施形態では、２層構造のメモリセルアレイの製造方法を説明したが、以上の積層構造の形成を繰り返すことにより、任意の積層数を持つクロスポイント型のメモリセルアレイの形成が可能である。逆に、単層のメモリセルアレイを製造する場合には、上層のメモリセル材料の形成を省略すれば良い。
また、本発明は、メモリセルの構造に関し特に限定されるものではなく、相変化メモリ素子、ＭＲＡＭ素子、ＰＦＲＡＭ、ＲｅＲＡＭ等、種々のクロスポイント型の半導体記憶装置に適用可能である。
１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層、１０１・・・半導体基板、１０２、１１０・・・絶縁層、１０３、１０９・・・ワード線、１０３Ａ、１０９Ａ・・・配線層、１０４、１０７・・・メモリセル、１０４Ａ、１０７Ａ・・・メモリセル層、１０５、１０８・・・層間絶縁膜、１０６・・・ビット線、１０６Ａ・・・配線層、１４１、１４３・・・エッチングマスク、１４２、１４４、１４５・・・フォトレジスト、１６１、１６２・・・薄膜、２０１・・・半導体基板、２０２、２１０・・・絶縁層、２０３、２０９・・・ワード線、２０４、２０７・・・メモリセル、２０４Ａ、２０７Ａ・・・メモリセル層、２０５、２０８・・・層間絶縁膜、２０６・・・ビット線、３０１・・・半導体基板、３０２、３１０・・・絶縁層、３０３、３０９・・・ワード線、３０４、３０７・・・メモリセル、３０４Ａ、３０７Ａ・・・メモリセル層、３０５、３０８・・・層間絶縁膜、３０６・・・ビット線、３４３・・・エッチングマスク。

Claims (5)

  1. 半導体基板上に第１の配線層を形成する工程と、
    前記第１の配線層の上に第１のメモリセルを構成する第１のメモリセル層を形成する工程と、
    前記第１のメモリセル層を形成する工程の後、深さが前記第１の配線層の底部に至る第１の方向に延びる第１の溝を形成して第１の配線を形成する工程と、
    前記第１の溝の側壁に第１の薄膜を形成する工程と、
    前記第１の薄膜が形成された第１の溝に第１の層間絶縁膜を埋め込み第１の積層体を形成する工程と、
    前記第１の積層体の上に第２の配線層を形成する工程と、
    深さが前記第２の配線層の底部に至る前記第１の方向と交差する第２の方向に延びる第２の溝を形成して第２の配線を形成する工程と、
    前記第２の溝の底部から露出した前記第１の薄膜を除去する工程と、
    前記第２の溝の底部から露出した前記第１のメモリセル層を前記第１の配線層の上部まで除去して柱状の前記第１のメモリセルを形成する工程と
    を備え、
    前記第１の薄膜は、前記第１の層間絶縁膜よりもエッチング速度が速く、かつ隣接する前記第１のメモリセル層の部分よりも先に除去が行われる
    ことを特徴とする半導体記憶装置の製造方法。
  2. 前記第２の配線層を形成する工程の後、前記第２の配線を形成する工程の前、
    前記第２の配線層の上に第２のメモリセルを構成する第２のメモリセル層を形成する工程と、
    前記第１のメモリセルを形成する工程の後、
    前記第２の溝の側壁に第２の薄膜を形成する工程と、
    前記第２の薄膜が形成された第２の溝に第２の層間絶縁膜を埋め込み第２の積層体を形成する工程と、
    前記第２の積層体の上に第３の配線層を形成する工程と、
    深さが前記第３の配線層の底部に至る前記第１の方向に延びる第３の溝を形成して第３の配線を形成する工程と、
    前記第３の溝の底部から露出した前記第２の薄膜を除去する工程と、
    前記第３の溝の底部から露出した前記第２のメモリセル層を前記第２の配線層の上部まで除去して柱状の前記第２のメモリセルを形成する工程と
    をさらに備え、
    前記第２の薄膜は、前記第２の層間絶縁膜よりもエッチング速度が速く、かつ隣接する前記第２のメモリセル層の部分よりも先に除去が行われる
    ことを特徴とする請求項１記載の半導体記憶装置の製造方法。
  3. 前記第１の薄膜を形成する工程は、
    前記第１のメモリセル層の上面、前記第１の溝の側壁及び底部に前記第１の薄膜を形成する工程と、
    前記第１の溝の側壁に形成された部分を除いて前記第１の薄膜を部分的に除去する工程と
    を有する
    ことを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
  4. 前記第１の薄膜を形成する工程は、前記第１のメモリセル層の上面、前記第１の溝の側壁及び底部に前記第１の薄膜を形成する工程を有し、
    前記第１の積層体を形成する工程は、
    前記第１の薄膜が形成された第１の溝に第１の層間絶縁膜を埋める工程と、
    前記第１の薄膜の上面が露出するまで、前記第１の層間絶縁膜の上部を除去する工程と、
    前記第１のメモリセル層が露出するまで、前記第１の薄膜の上部を除去する工程と
    を有する
    ことを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
  5. 第１の方向に延びる複数の第１の配線と、
    前記第１の方向と交差する第２の方向に延びる複数の第２の配線と、
    前記第１及び第２の配線の交差部で両配線間に接続された複数の柱状のメモリセルと、
    隣接する前記メモリセル間に設けられた層間絶縁膜と
    を備え、
    前記メモリセルと前記層間絶縁膜との間は空隙である
    ことを特徴とする半導体記憶装置。
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