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JP2010079445A - Ｓｓｄ装置 - Google Patents

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Takakatsu Moriai
孝克 盛合
Toyokazu Eguchi
豊和 江口
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Toshiba Corp
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Abstract

【課題】１台のＳＳＤ装置内でＲＡＩＤシステムを構築する。
【解決手段】本発明の例に係るＳＳＤ装置は、一面側に第１のメモリチップ１４Ａ及び第１のメモリコントローラ１３Ａを搭載する第１のモジュール基板１１Ａを有する第１のメモリモジュールと、一面側に第２のメモリチップ１４Ｂ及び第２のメモリコントローラ１３Ｂを搭載し、他面側が第１のモジュール基板１１Ａの他面側に対向する第２のモジュール基板１１Ｂを有する第２のメモリモジュールと、第１及び第２のメモリモジュールの制御方式を決定するモジュールコントローラ１２を搭載するコントロール基板１８と、第１のモジュール基板１１Ａとコントロール基板１８とを結合する第１のコネクタ１９Ａ，１９Ａ’と、第２のモジュール基板１１Ｂとコントロール基板１８とを結合する第２のコネクタ１９Ｂ，１９Ｂ’とを備える。
【選択図】図４

Description

本発明は、ＳＳＤ(Solid State Drive)装置に関する。
ＳＳＤ装置は、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリを使用した大容量データ記憶装置のことである。ＳＳＤ装置は、磁気記録式ＨＤＤ(Hard Disk Drive)と同じインターフェイスを有しているため、最近では、大容量化、低価格化などによりパソコンやサーバーなどに使用され始めている。
ところで、ＨＤＤの拡張的な使用方法としてＲＡＩＤ(Redundant Arrays of Inexpensive Disks)方式がある。
ＲＡＩＤの主目的は、小容量又は一般的な信頼性のハードディスクを複数台用いて、大容量のＨＤＤシステム又は高信頼性のＨＤＤシステムを構築することにある。即ち、ＲＡＩＤは、大容量又は高信頼性のＨＤＤシステムを低コストで実現する手法として有効な技術である。
ＲＡＩＤのレベルは、ＲＡＩＤ０からＲＡＩＤ６までの７種類あり、ＲＡＩＤコントローラやソフトウェアなどによってそのレベルが設定される。
ＳＳＤ装置においても、このようなＲＡＩＤ方式を採用することは非常に有効である。即ち、ＳＳＤ装置は、ＨＤＤ装置よりも容量的に劣っているため、ＲＡＩＤにより容量を大きくすれば、ＳＳＤ装置をＨＤＤ装置に近づけることができる。
例えば、現時点において、筐体サイズで２．５インチのＨＤＤ装置の容量は、５００ギガバイトであるのに対し、同サイズのＳＳＤ装置の容量は、１２８ギガバイトである。
従って、ＲＡＩＤ方式により、２台のＳＳＤ装置を組み合わせたＳＳＤシステムを構築すれば、ＳＳＤシステムとしては、２５６ギガバイトになり、また、４台のＳＳＤ装置を組み合わせてＳＳＤシステムを構築すれば、ＳＳＤシステムとしては、５１２ギガバイトになるため、ＳＳＤ装置をＨＤＤ装置に近づけることができる。
しかし、以上の議論は、ＳＳＤ装置をデスクトップＰＣ(Personal Computer)などの内部スペースに余裕のある大型製品に適用する場合を前提とする。ＳＳＤ装置をノートＰＣなどの内部スペースに余裕のない小型製品に適用する場合には、基本的に複数台のＳＳＤ装置を製品内に搭載することは困難である。
特開平８−２０３２９７号公報 特開平１０−２８４６８４号公報
本発明は、１台のＳＳＤ装置内でＲＡＩＤシステムを構築する技術について提案する。
本発明の例に係るＳＳＤ装置は、第１のメモリチップと、前記第１のメモリチップを制御する第１のメモリコントローラと、一面側に前記第１のメモリチップ及び前記第１のメモリコントローラを搭載する第１のモジュール基板とを有する第１のメモリモジュールと、第２のメモリチップと、前記第２のメモリチップを制御する第２のメモリコントローラと、一面側に前記第２のメモリチップ及び前記第２のメモリコントローラを搭載し、他面側が前記第１のモジュール基板の他面側に対向する第２のモジュール基板とを有する第２のメモリモジュールと、前記第１及び第２のメモリモジュールの制御方式を決定するモジュールコントローラと、前記モジュールコントローラを搭載するコントロール基板と、前記第１のモジュール基板と前記コントロール基板とを結合する第１のコネクタと、前記第２のモジュール基板と前記コントロール基板とを結合する第２のコネクタと、前記コントロール基板に接続されるインターフェイス装置とを備える。
本発明によれば、１台のＳＳＤ装置内でＲＡＩＤシステムを構築することができる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、１台のＳＳＤ装置内に、第１及び第２のメモリモジュールと、これらの制御方式を決定するモジュールコントローラを搭載するコントロール基板とを配置することで、ＲＡＩＤシステムを１台のＳＳＤ装置内に実現する。
また、第１及び第２のメモリモジュールは、共に、モジュール基板の一面側にメモリチップとこれを制御するメモリコントローラとを有する。即ち、第１及び第２のメモリモジュールに同一機能を持たせているため、例えば、各々のメモリモジュールを、性能が保証されている既存のユニットから構成することができる。
このため、新規に投資する開発費、材料費などのコストを抑えることができ、低コスト、かつ、組み立て時の不良が発生し難いＲＡＩＤシステムを実現できる。
さらに、第１及び第２のメモリモジュールとは別に、第１及び第２のメモリモジュールの制御方式を決定するモジュールコントローラを搭載するコントロール基板を設ける。また、第１及び第２のモジュール基板の他面側を向かい合わせ、これらモジュール基板とコントロール基板とをコネクタで結合する。
このため、モジュールコントローラから各々のメモリモジュールまでの信号伝送を高速かつ同じ速度で行うことができ、高性能化を図ることができる。
また、第１及び第２のメモリモジュール内に電源チップを搭載し、第１のメモリモジュールの電源が立ち上がるタイミングと第２のメモリモジュールの電源が立ち上がるタイミングとを異ならせれば、ＳＳＤ装置の電源を立ち上げるときに生じるいわゆるラッシュ電流のピーク値を抑えることができるため、電源装置に過大な負担を負わせることなく、安定動作を実現できる。
ところで、本発明の例では、ＳＳＤ装置のインターフェイスに制限はない。
但し、インターフェイス装置は、例えば、ＳＡＴＡ(Serial Advanced Technology Attachment)、ＰＡＴＡ(Parallel Advanced Technology Attachment)、ＳＡＳ(Serial Attached Small computer system interface)及びＵＳＢ(Universal Serial Bus)のうちから選択される少なくとも１つのスロットを有しているのが好ましい。
また、コントロール基板については、その両面側に部品を搭載することが可能である。例えば、コントロール基板の一面側にモジュールコントローラを搭載し、コントロール基板の他面側にインターフェイス装置を搭載すれば、規格化された筐体内に全ての部品を搭載することができる。
ここで、規格化された筐体（例えば、１．８インチサイズ、２．５インチサイズなど）は、ＳＳＤ装置の取り扱いを容易化するためのものであるため、それがあればより好ましいが、例えば、ＳＳＤ装置をノートＰＣなどに搭載するときは、それがなくてもよい場合もある。このため、筐体は、本発明に必須の構成要件とはならない。
２． １台のＳＳＤ装置内でＲＡＩＤシステムを構築する技術
図１は、大型製品内でＲＡＩＤシステムを構築する場合と小型製品内でＲＡＩＤシステムを構成する場合とを比較して示している。
大型製品の代表例であるデスクトップＰＣは、内部スペースに余裕があるため、その内部には、複数（本例では２台）のＳＳＤ装置ＳＳＤ１，ＳＳＤ２が配置される。従って、これらＳＳＤ装置ＳＳＤ１，ＳＳＤ２をマザーボード１上に搭載されたＲＡＩＤコントローラ（チップ）２により制御すれば、ＲＡＩＤシステムが構築される。
これに対し、小型製品の代表例であるノートＰＣでは、内部スペースに余裕がないため、その内部に配置することが可能なＳＳＤ装置の数は、１台が限度である。従って、１台のＳＳＤ装置ＳＳＤ内でＲＡＩＤシステムを構築する必要がある。
そのためには、１台のＳＳＤ装置ＳＳＤ内に、少なくとも、ＲＡＩＤコントローラ（チップ）と複数個のメモリコントローラ（チップ）とを配置しなければならない。
例えば、１個のメモリチップの容量が１６ギガバイトであり、１個のメモリコントローラにより８個のメモリチップを制御する場合について考える。
この場合、１台のＳＳＤ装置ＳＳＤで２５６ギガバイトを実現するには、１台のＳＳＤ装置ＳＳＤ内に、１個のＲＡＩＤコントローラ（１チップ）２と、２個のメモリコントローラ（２チップ）３Ａ，３Ｂと、１６個のメモリチップ４Ａ−０〜４Ａ−７，４Ｂ−０〜４Ｂ−７とを配置しなければならない。
また、これらの他に、電源チップなども必要になる。
従って、１台のＳＳＤ装置ＳＳＤ内でＲＡＩＤシステムを構築するには、これらのチップをどのようにレイアウトするかが重要になる。
・ 第１案
図２は、両面実装を採用する案である。
筐体は、ボトムカバー１０Ａ及びトップカバー１０Ｂから構成される。
ＮＡＮＤコントローラ（ＮＡＮＤ−ＣＯＮＴ）１３Ａ、ＮＡＮＤチップ（メモリチップ）１４Ａ、電源チップ（ＰＷＲ）１５及びインターフェイス装置１６は、プリント回路基板１１の一面側に搭載される。ＲＡＩＤコントローラ（ＲＡＩＤ−ＣＯＮＴ）１２、ＮＡＮＤコントローラ（ＮＡＮＤ−ＣＯＮＴ）１３Ｂ及びＮＡＮＤチップ（メモリチップ）１４Ｂは、プリント回路基板１１の他面側に搭載される。
この案の特徴は、限られたスペース内にＲＡＩＤシステムを実現するために、１枚のプリント回路基板１１の両面をチップの実装面として使用したことにある。
この場合、プリント回路基板１１の一面側に、ＮＡＮＤコントローラ１３Ａ及びＮＡＮＤチップ１４Ａからなるユニットが配置され、その他面側に、ＮＡＮＤコントローラ１３Ｂ及びＮＡＮＤチップ１４Ｂからなるユニットが配置される。
しかし、両面実装では、１つのプリント回路基板１１に対して２回のリフロー（両面リフロー）工程が適用される。
例えば、１回目のリフロー工程で、プリント回路基板１１の一面側に、ＮＡＮＤコントローラ１３Ａ、ＮＡＮＤチップ１４Ａ及び電源チップ１５を半田付けし、２回目のリフロー工程で、プリント回路基板１１の他面側に、ＲＡＩＤコントローラ１２、ＮＡＮＤコントローラ１３Ｂ及びＮＡＮＤチップ１４Ｂを半田付けする。
第１案によれば、１台のＳＳＤ装置ＳＳＤ内でＲＡＩＤシステムを構築できる。
・ 第２案
図３は、２枚のプリント回路基板のスタック方式を採用する案である。
筐体は、ボトムカバー１０Ａ及びトップカバー１０Ｂから構成される。
ＲＡＩＤコントローラ（ＲＡＩＤ−ＣＯＮＴ）１２、ＮＡＮＤコントローラ（ＮＡＮＤ−ＣＯＮＴ）１３Ａ、ＮＡＮＤチップ（メモリチップ）１４Ａ、電源チップ（ＰＷＲ）１５及びインターフェイス装置１６は、プリント回路基板１１Ａの一面側に搭載される。ＮＡＮＤコントローラ（ＮＡＮＤ−ＣＯＮＴ）１３Ｂ及びＮＡＮＤチップ（メモリチップ）１４Ｂは、プリント回路基板１１Ｂの一面側に搭載される。
プリント回路基板１１Ａ，１１Ｂの他面側を向かい合わせた状態で、両者の間には薄型コネクタ１７が配置される。薄型コネクタ１７の数に関しては、通常は１個であるが、信号分割の都合により、本例のように、複数個でも構わない。
この案の特徴は、両面実装の問題点を解消するために、２枚のプリント回路基板１１Ａ，１１Ｂをスタックして使用したことにある。
この場合、プリント回路基板１１Ａの一面側に、ＲＡＩＤコントローラ１２、ＮＡＮＤコントローラ１３Ａ及びＮＡＮＤチップ１４Ａからなるユニットが配置され、プリント回路基板１１Ｂの一面側に、ＮＡＮＤコントローラ１３Ｂ及びＮＡＮＤチップ１４Ｂからなるユニットが配置される。
第２案では、第１案に比べて、熱ストレスが抑制されるため、チップの信頼性が向上すると共に、熱ストレスによるプリント回路基板の反りによる問題も発生しない。また、信号の干渉が発生し難く、システムの信頼性が向上する。
第２案においても、１台のＳＳＤ装置ＳＳＤ内でＲＡＩＤシステムを構築できる。
・ 第３案
図４は、スタック方式の改良版としての案である。
筐体は、ボトムカバー１０Ａ及びトップカバー１０Ｂから構成される。
ＮＡＮＤコントローラ（ＮＡＮＤ−ＣＯＮＴ）１３Ａ、ＮＡＮＤチップ（メモリチップ）１４Ａ及び電源チップ（ＰＷＲ）１５Ａは、プリント回路基板（モジュール基板）１１Ａの一面側に搭載される。ＮＡＮＤコントローラ（ＮＡＮＤ−ＣＯＮＴ）１３Ｂ、ＮＡＮＤチップ（メモリチップ）１４Ｂ及び電源チップ（ＰＷＲ）１５Ｂは、プリント回路基板（モジュール基板）１１Ｂの一面側に搭載される。
プリント回路基板１１Ａ，１１Ｂの他面側は、互いに対向する。ここで、プリント回路基板１１Ａ，１１Ｂ間には、絶縁シートを介在させてもよい。
２枚のプリント回路基板１１Ａ，１１Ｂとは別に、ＲＡＩＤコントローラ（ＲＡＩＤ−ＣＯＮＴ）１２を搭載するコントロール基板１８が設けられる。プリント回路基板１１Ａとコントロール基板１８とは、コネクタ１９Ａ，１９Ａ’により互いに結合される。プリント回路基板１１Ｂとコントロール基板１８とは、コネクタ１９Ｂ，１９Ｂ’により互いに結合される。
コネクタ１９Ａ，１９Ａ’，１９Ｂ，１９Ｂ’は、ＦＰＣ(Flexible Printed Circuits)、薄いリジッド基板、ダイレクト接続式コネクタなどから構成される。
この案の特徴は、スタック方式の問題点を解消するために、２枚のプリント回路基板１１Ａ，１１Ｂとは別に、ＲＡＩＤコントローラ１２を搭載するコントロール基板１８を新たに設けたことにある。
この場合、第一に、２枚のプリント回路基板１１Ａ，１１Ｂのレイアウトを同じにすることができる。即ち、各々のプリント回路基板１１Ａ，１１Ｂを、同一機能を有するメモリモジュールとすることができる。
従って、例えば、各々のメモリモジュールを、性能が保証されている既存のユニットから構成すれば、低コストかつ高信頼性のＲＡＩＤシステムを実現できる。
第二に、２枚のプリント回路基板（モジュール基板）１１Ａ，１１Ｂの他面側を向かい合わせ、これらプリント回路基板１１Ａ，１１Ｂとコントロール基板１８とをコネクタ１９Ａ，１９Ａ’，１９Ｂ，１９Ｂ’により結合する。
このため、２枚のプリント回路基板１１Ａ，１１Ｂ間に薄型コネクタが不要であり、さらなる低コスト化を実現できる。また、ＲＡＩＤコントローラ（モジュールコントローラ）１２から各々のメモリモジュールまでの信号伝送を高速かつ同じ速度で行うことができ、高性能化を図ることができる。
第三に、プリント回路基板１１Ａ，１１Ｂのモジュール化により、各々のメモリモジュール内には電源チップが搭載されることになる。これを利用して、各々のメモリモジュールの電源が立ち上がるタイミングを異ならせれば、ＳＳＤ装置の電源を立ち上げるときに生じるラッシュ電流のピーク値を抑えることができるため、安定動作を実現できる。
第３案においても、１台のＳＳＤ装置ＳＳＤ内でＲＡＩＤシステムを構築できる。
３． 実施形態
(1) 全体構成
図５は、本発明の実施形態に係わるＳＳＤ装置の分解図を示している。
規格化された筐体（例えば、１．８インチサイズ、２．５インチサイズなど）は、ボトムカバー１０Ａ及びトップカバー１０Ｂから構成される。
新規に投資する開発費、材料費などのコストを抑えるために、性能が保障されている既存のユニットをそのままメモリモジュール２１Ａ，２１Ｂとして使用する。即ち、メモリモジュール２１Ａ，２１Ｂの構造（構成要素、レイアウトなど）は、同じである。
メモリモジュール２１Ａは、例えば、図４のＮＡＮＤコントローラ１３Ａ、ＮＡＮＤチップ１４Ａ及び電源チップ１５Ａを含んでおり、メモリモジュール２１Ｂは、例えば、図４のＮＡＮＤコントローラ１３Ｂ、ＮＡＮＤチップ１４Ｂ及び電源チップ１５Ｂを含んでいる。
メモリモジュール２１Ａ，２１Ｂは、プリント回路基板の、チップが搭載されない他面側が向かい合った状態となる。メモリモジュール２１Ａ，２１Ｂの間には、絶縁シート２２が配置される。
コントロール基板（ＲＡＩＤコントロール基板）１８上には、メモリモジュール２１Ａ，２１Ｂの制御方式、例えば、ＲＡＩＤ０〜ＲＡＩＤ６を決定するＲＡＩＤコントローラ（モジュールコントローラ）１２が搭載される。
また、コントロール基板１８上には、例えば、ＳＡＴＡ、ＰＡＴＡ、ＳＡＳ、ＵＳＢなどに対応したスロットを有するインターフェイス装置１６が搭載される。
メモリモジュール２１Ａとコントロール基板１８とは、ＦＰＣ(Flexible Printed Circuits)コネクタなどのコネクタ１９Ａ，１９Ａ’により互いに結合される。同様に、メモリモジュール２１Ｂとコントロール基板１８とは、ＦＰＣコネクタなどのコネクタ１９Ｂ，１９Ｂ’により互いに結合される。
メモリモジュール２１Ａ，２１Ｂ内のプリント回路基板及びコントロール基板１８は、例えば、ＦＰＣ基板、リジッド(rigid)基板などから構成される。これら基板は、多層構造であるのが好ましい。
メモリモジュール２１Ａ，２１Ｂ及びコントロール基板１８をボトムカバー１０Ａ及びトップカバー１０Ｂで挟み込み、これらをネジなどの固定部品２３で固定すれば、ＳＳＤ装置が完成する。
(2) レイアウト
図６及び図７は、ＳＳＤ装置内の部品のレイアウトを示す図である。
これらの図では、トップカバーを外した状態のＳＳＤ装置の構成を示している。メモリモジュール２１Ｂは、トップカバー側に配置される。ボトムカバー１０Ａ側に配置されるメモリモジュールは、メモリモジュール２１Ｂに隠れた状態になっているため、図示されていない。
メモリモジュール２１Ｂのプリント回路基板（モジュール基板）１１Ｂ及びコントロール基板１８は、ネジなどの固定部品２３によりボトムカバー１０Ａに固定される。プリント回路基板１１Ｂ及びコントロール基板１８は、並んで配置され、コネクタ１９Ｂ，１９Ｂ’により結合される。
ＲＡＩＤコントローラ１２は、コントロール基板１８のトップカバー側の一面上に配置される。インターフェイス装置１６は、コントロール基板１８のボトムカバー１０Ａ側の他面上に配置される。
プリント回路基板１１Ｂのトップカバー側の一面上には、１個のＮＡＮＤコントローラ（ＮＡＮＤ−ＣＯＮＴ）１３Ｂ、８個のＮＡＮＤチップ（メモリチップ）１４Ｂ及び１個の電源チップ（ＰＷＲ）１５Ｂが配置される。
ＮＡＮＤコントローラ１３Ｂ及び電源チップ１５Ｂは、高速化（信号線の寄生容量や寄生抵抗などの低減）のために、コネクタ１９Ｂの近傍に配置される。
８個のＮＡＮＤチップ１４Ｂは、ＮＡＮＤコントローラ１３Ｂ及び電源チップ１５Ｂを取り囲むように、本例では、ＮＡＮＤコントローラ１３Ｂ及び電源チップ１５Ｂの２辺に沿って、配置される。
８個のＮＡＮＤチップ１４Ｂのレイアウトは、ＮＡＮＤコントローラ１３Ｂ及び電源チップ１５Ｂから各々のチップまでの距離の差が小さくなるようにするのが好ましい。
尚、ボトムカバー１０Ａ側に配置されるメモリモジュールの構造（構成要素、レイアウトなど）は、メモリモジュール２１Ｂと同じである。
(3) 詳細図
図８は、本発明の実施形態に係わるＳＳＤ装置の断面図を示している。図９は、本発明の実施形態に係わるＳＳＤ装置のメモリモジュールとコントロール基板の詳細図を示している。
ボトムカバー１０Ａ及びトップカバー１０Ｂにより筐体が構成され、筐体内に、本発明に係わる第１及び第２のメモリモジュール及びコントロール基板１８が配置される。
第１のメモリモジュールは、ＮＡＮＤコントローラ（ＮＡＮＤ−ＣＯＮＴ）１３Ａ、ＮＡＮＤチップ（メモリチップ）１４Ａ、電源チップ（ＰＷＲ）１５Ａ、及び、これらを搭載するプリント回路基板（モジュール基板）１１Ａから構成される。
第２のメモリモジュールは、ＮＡＮＤコントローラ（ＮＡＮＤ−ＣＯＮＴ）１３Ｂ、ＮＡＮＤチップ（メモリチップ）１４Ｂ、電源チップ（ＰＷＲ）１５Ｂ、及び、これらを搭載するプリント回路基板（モジュール基板）１１Ｂから構成される。
コントロール基板１８は、ＲＡＩＤコントローラ（ＲＡＩＤ−ＣＯＮＴ）１２、及び、インターフェイス装置１６を搭載する。
プリント回路基板１１Ａとコントロール基板１８とは、コネクタ１９Ａ，１９Ａ’により互いに結合される。プリント回路基板１１Ｂとコントロール基板１８とは、コネクタ１９Ｂ，１９Ｂ’により互いに結合される。
(4) 省電力化技術
本発明の実施形態に係わるＳＳＤ装置に適用可能な省電力化技術について説明する。
図１０は、省電力ＳＳＤシステムを示している。
このシステムの特徴は、コントロール基板１８上に電源コントローラ５２を搭載したことにある。電源コントローラ５２は、単独のチップであってもよいし、例えば、電源コンバータと共に１チップ内に収められていてもよい。
第１のメモリモジュール２１Ａ、即ち、ＮＡＮＤコントローラ（メモリコントローラ）１３Ａ、ＮＡＮＤチップ（メモリチップ）１４Ａ、電源チップ１５Ａ及びコネクタ１９Ａ，１９Ａ’については、上述の実施形態と同じである。
第２のメモリモジュール２１Ｂ、即ち、ＮＡＮＤコントローラ（メモリコントローラ）１３Ｂ、ＮＡＮＤチップ（メモリチップ）１４Ｂ、電源チップ１５Ｂ及びコネクタ１９Ｂ，１９Ｂ’についても、上述の実施形態と同じである。
電源電位（例えば、５Ｖ）Ｖ１は、インターフェイス装置（例えば、ＳＡＴＡインターフェイス装置）１６を介して、電源コンバータ５１に入力される。
電源コンバータ５１では、電源電位Ｖ１を電源電位（例えば、３．３Ｖ）Ｖ２に変換する。電源電位Ｖ２は、モジュールコントローラ１２に供給されると共に、電源コントローラ５２に入力される。
ここで、インターフェイス装置１６によっては、電源コンバータ５１を省略することも可能である。電源コンバータ５１を省略できる場合は、例えば、外部からインターフェイス装置１６を介して供給される電源電位がＶ２（例えば、３．３Ｖ）の場合である。
電源コントローラ５２は、モジュールコントローラ１２からの制御信号ＰＷＲ−ＣＯＮＴに基づいて、第１のメモリモジュール２１Ａに供給する電源電位Ｖ２Ａと、第２のメモリモジュール２１Ｂに供給する電源電位Ｖ２Ｂとを生成する。
電源電位Ｖ２Ａは、コネクタ（例えば、ＳＡＴＡコネクタ）１９Ａ，１９Ａ’を経由して、第１のメモリモジュール２１Ａ内の電源チップ（ＰＷＲ）１５Ａに供給される。電源チップ１５Ａは、電源電位Ｖ２Ａに基づいて、ＮＡＮＤコントローラ１３Ａに与える電源電位Ｖ２及びＮＡＮＤチップ１４Ａに与える電源電位Ｖ３を生成する。
電源電位Ｖ２Ｂは、コネクタ（例えば、ＳＡＴＡコネクタ）１９Ｂ，１９Ｂ’を経由して、第２のメモリモジュール２１Ｂ内の電源チップ（ＰＷＲ）１５Ｂに供給される。電源チップ１５Ｂは、電源電位Ｖ２Ｂに基づいて、ＮＡＮＤコントローラ１３Ｂに与える電源電位Ｖ２及びＮＡＮＤチップ１４Ａに与える電源電位Ｖ３を生成する。
ここで、電源コントローラ５２は、第１のメモリモジュール２１Ａに供給する電源電位Ｖ２Ａが立ち上がるタイミングと、第２のメモリモジュール２１Ｂに供給する電源電位Ｖ２Ｂが立ち上がるタイミングとをずらす機能を有する。
図１１は、電源コントローラの第１の回路例を示している。
電源コントローラ５２は、抵抗素子Ｒ１，Ｒ２，Ｒ５、容量素子Ｃ１，Ｃ２及びＰチャネルＭＯＳトランジスタＱ１，Ｑ２とから構成される。抵抗素子Ｒ３及び容量素子Ｃ３は、第１のメモリモジュール２１Ａの等価回路であり、抵抗素子Ｒ４及び容量素子Ｃ４は、第２のメモリモジュール２１Ｂの等価回路である。
この例では、容量素子Ｃ１，Ｃ２の容量値を異ならせること、又は、抵抗素子Ｒ１，Ｒ２の抵抗値を異ならせることで、電源電位Ｖ２Ａの立ち上がるタイミングと電源電位Ｖ２Ｂの立ち上がるタイミングとをずらすことができる。
図１２は、図１１の電源コントローラの動作波形図である。
この波形図は、図１１の回路図において、容量素子Ｃ１の容量値を容量素子Ｃ２の容量値よりも小さくし、かつ、抵抗素子Ｒ１，Ｒ３の抵抗値及び容量素子Ｃ３の容量値を、それぞれ、抵抗素子Ｒ２，Ｒ４の抵抗値及び容量素子Ｃ４の容量値と等しくした場合の例である。
電源電位Ｖ１が“Ｈ(high)”である状態において、まず、制御信号ＰＷＲ−ＣＯＮＴが“Ｈ”から“Ｌ(low)”になると、ＰチャネルＭＯＳトランジスタＱ１，Ｑ２がオン状態になる。このため、電源電位Ｖ２Ａ，Ｖ２Ｂは、次第に上昇するが、このときの立ち上がり時間は、互いに異なる。
即ち、電源電位Ｖ２Ｂ側の回路の容量素子Ｃ２の容量値が電源電位Ｖ２Ａ側の回路の容量素子Ｃ１の容量値よりも大きいため、電源電位Ｖ２Ｂ側の回路の時定数が電源電位Ｖ２Ａ側の回路の時定数よりも大きくなる。
従って、電源電位Ｖ２Ｂが立ち上がるタイミングは、電源電位Ｖ２Ａが立ち上がるタイミングよりも遅くなる。
これにより、それぞれの供給元Ｖ１のラッシュ電流Ｉｒｕｓｈのピーク値は、電源電位Ｖ２Ａ，Ｖ２Ｂの立ち上がり波形が同じ場合（ラッシュ電流のピーク値は電源電位Ｖ２Ａの立ち上げに起因するラッシュ電流のピーク値の２倍になる）に比べて、ピーク発生のタイミングがずれることにより小さくなる。
また、電源電位Ｖ２Ｂの立ち上げ時間（例えば、１０ｍｓｅｃ程度）が、電源電位Ｖ２Ａの立ち上げ時間（例えば、２〜３ｍｓｅｃ程度）よりも長くなることにより、電源電位Ｖ２Ｂの立ち上げに起因するラッシュ電流Ｉｒｕｓｈの電流量が少なくなり、低消費電力化に貢献できる。
図１３は、電源コントローラの第２の回路例を示している。
電源コントローラ５２は、抵抗素子Ｒ１，Ｒ２，Ｒ６，Ｒ７、容量素子Ｃ１，Ｃ２及びＰチャネルＭＯＳトランジスタＱ１，Ｑ２とから構成される。抵抗素子Ｒ３及び容量素子Ｃ３は、第１のメモリモジュール２１Ａの等価回路であり、抵抗素子Ｒ４及び容量素子Ｃ４は、第２のメモリモジュール２１Ｂの等価回路である。
この例では、容量素子Ｃ１，Ｃ２の容量値を異ならせること、又は、抵抗素子Ｒ１，Ｒ２の抵抗値を異ならせることで、電源電位Ｖ２Ａの立ち上がるタイミングと電源電位Ｖ２Ｂの立ち上がるタイミングとをずらすことができる。
上述の第１の回路例では、制御信号ＰＷＲ−ＣＯＮＴにより、電源電位Ｖ２Ａを生成する回路と電源電位Ｖ２Ｂを生成する回路の双方を活性化したが、第２の回路例では、制御信号ＰＷＲ−ＣＯＮＴ１により、電源電位Ｖ２Ａを生成する回路を活性化し、制御信号ＰＷＲ−ＣＯＮＴ２により、電源電位Ｖ２Ｂを生成する回路を活性化する。
この例では、２つの制御信号ＰＷＲ−ＣＯＮＴ１，ＰＷＲ−ＣＯＮＴ２を活性化するタイミングを異ならせることで、電源電位Ｖ１に対して、電源電位Ｖ２Ａの立ち上がるタイミングと電源電位Ｖ２Ｂの立ち上がるタイミングとをずらすことができる。
図１４は、図１３の電源コントローラの動作波形図である。
この波形図は、図１３の回路図において、制御信号ＰＷＲ−ＣＯＮＴ１を活性化するタイミングを制御信号ＰＷＲ−ＣＯＮＴ２を活性化するタイミングよりも早くし、かつ、抵抗素子Ｒ１，Ｒ３の抵抗値及び容量素子Ｃ１，Ｃ３の容量値を、それぞれ、抵抗素子Ｒ２，Ｒ４の抵抗値及び容量素子Ｃ２，Ｃ４の容量値と等しくした場合の例である。
電源電位Ｖ１が“Ｈ”である状態において、まず、制御信号ＰＷＲ−ＣＯＮＴ１が活性化される。即ち、制御信号ＰＷＲ−ＣＯＮＴ１が“Ｈ”から“Ｌ”になる。すると、ＰチャネルＭＯＳトランジスタＱ１がオン状態になる。
これにより、電源電位Ｖ２Ａが次第に上昇する。この時、一定の大きさのラッシュ電流Ｉｒｕｓｈが発生する。
電源電位Ｖ２Ａの立ち上げに起因するラッシュ電流Ｉｒｕｓｈのピーク値は、抵抗素子Ｒ１、Ｒ３の抵抗値及び容量素子Ｃ１，Ｃ３の容量値により決まる時定数に依存する。
次に、制御信号ＰＷＲ−ＣＯＮＴ２が活性化される。即ち、制御信号ＰＷＲ−ＣＯＮＴ２が“Ｈ”から“Ｌ”になる。すると、ＰチャネルＭＯＳトランジスタＱ２がオン状態になる。
これにより、電源電位Ｖ２Ｂが次第に上昇する。この時にも、一定の大きさのラッシュ電流Ｉｒｕｓｈが発生する。
電源電位Ｖ２Ｂの立ち上げに起因するラッシュ電流Ｉｒｕｓｈのピーク値は、抵抗素子Ｒ２、Ｒ４の抵抗値及び容量素子Ｃ２，Ｃ４の容量値により決まる時定数に依存する。
従って、それぞれの供給元Ｖ１のラッシュ電流Ｉｒｕｓｈのピーク値は、電源電位Ｖ２Ａ，Ｖ２Ｂの立ち上がり波形が同じ場合（ラッシュ電流のピーク値は電源電位Ｖ２Ａ，Ｖ２Ｂの立ち上げに起因するラッシュ電流のピーク値の２倍になる）に比べて、ピーク発生のタイミングがずれることにより小さくなる。
４． 応用例
本発明の例に係わるＳＳＤ装置によれば、プリント回路基板（モジュール基板）とは別に、ＲＡＩＤコントローラを搭載するコントロール基板を設けているため、第１及び第２のメモリモジュールを、性能が保証されている既存のユニットから構成できる。
このため、１台のＳＳＤ装置内で簡単にＲＡＩＤシステムを構築することができると共に、ＳＳＤ装置を一から設計し直す必要がないため、製品としての完成度が高くなる。
また、設計リソースの削減ができるため、短い納期での開発が可能になる。さらに、従来のＳＳＤ製品の技術を流用できるため、性能対コストでみると、ハイパフォーマンスな製品を提供できる。
また、インターフェイスに制限を設けないことで、ＳＳＤ装置の適用範囲の拡大を図ることが可能である。
例えば、図１５にＳＳＤ装置の適用範囲の拡大例を示す。
３０は、ＳＳＤ装置、３１Ａは、第１のメモリモジュール、３１Ｂは、第２のメモリモジュール、３２は、モジュールコントローラ、３３は、コントロール基板、３４は、ノートＰＣを表している。
同図（ａ）は、ＳＳＤ装置３０のインターフェイスをＳＡＴＡに対応させたものである。この場合、ＳＳＤ装置３０は、例えば、ノートＰＣ３４の二次記憶メモリとして、本来の機能を果たすことができる。
同図（ｂ）は、ＳＳＤ装置３０のインターフェイスをＳＡＴＡとＵＳＢとに対応させたものである。この場合、ＳＳＤ装置３０は、ＵＳＢのインターフェイスを有効とすることにより、ＵＳＢメモリとして使用することができる。
但し、モジュールコントローラ３２は、ＳＡＴＡとＵＳＢの２つのインターフェイスに対応できるものであることが必要である。
また、コントロール基板の設計に自由度があるため、ＳＳＤ装置の組み立てを考慮してコントロール基板の設計を行うことができる。
さらに、第１及び第２のメモリモジュール内のチップに関しては、信頼性向上のために次の技術を適用することも可能である。
例えば、図１６に信頼性向上のための技術の例を示す。
この例では、リフロー工程により、チップ（例えば、ＮＡＮＤコントローラ、ＮＡＮＤチップ、電源チップなど）４１をプリント回路基板１１Ａ，１１Ｂ上に搭載した後、バンプ（半田）４２の間に樹脂４３を流し込み、この樹脂４３を硬化させる。これにより、プリント回路基板１１Ａ，１１Ｂとチップ４１との結合を強化すると共に、バンプ４２を破壊や腐蝕などから保護することができる。
また、ＲＡＩＤコントローラ（モジュールコントローラ）１２から第１及び第２のメモリモジュールまでの信号伝送を高速かつ同じ速度で行うことができ、高性能化を図ることができる。
さらに、第１のメモリモジュールの電源が立ち上がるタイミングと第２のメモリモジュールの電源が立ち上がるタイミングとを異ならせることにより、ＳＳＤ装置の電源を立ち上げるときに生じるラッシュ電流のピーク値を抑え、省電力化を図ることができる。
５． その他
本発明の例に係わるＳＳＤ装置は、半導体メモリがＮＡＮＤ型フラッシュメモリである場合に有効であるが、半導体メモリは、ＮＡＮＤ型フラッシュメモリに限定されることはない。即ち、本発明の例に係わるメモリモジュールは、不揮発性半導体メモリとしてのメモリチップとこれらを制御するメモリコントローラとを有していればよい。
不揮発性半導体メモリとしては、例えば、ReRAM (Resistive RAM)、MRAM (Magnetic RAM)、PRAM (Phase change RAM)、FeRAM (Ferromagnetic RAM)などを用いることができる。
また、複数のメモリモジュールの制御方式を決定するモジュールコントローラについても、ＲＡＩＤ方式に従うＲＡＩＤコントローラに限定されることはない。
６． むすび
本発明によれば、１台のＳＳＤ装置内でＲＡＩＤシステムを構築することができる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
ＲＡＩＤシステムの例を示す図。 １台のＳＳＤ装置内でＲＡＩＤシステムを構築する第１案を示す図。 １台のＳＳＤ装置内でＲＡＩＤシステムを構築する第２案を示す図。 １台のＳＳＤ装置内でＲＡＩＤシステムを構築する第３案を示す図。 ＳＳＤ装置の分解図。 ＳＳＤ装置内の部品のレイアウトを示す図。 ＳＳＤ装置内の部品のレイアウトを示す図。 ＳＳＤ装置の断面図。 ＳＳＤ装置の詳細図。 省電力ＳＳＤシステムを示す回路図。 電源コントローラの回路図。 図１１の電源コントローラの動作波形図。 電源コントローラの回路図。 図１３の電源コントローラの動作波形図。 ＳＳＤ装置の拡張使用例を示す図。 チップの信頼性向上のための技術を示す図。
符号の説明
１： マザーボード、 ２，１２，３２： ＲＡＩＤコントローラ（モジュールコントローラ）、 ３Ａ，３Ｂ，１３Ａ，１３Ｂ： ＮＡＮＤコントローラ（メモリコントローラ）、 ４Ａ−０〜４Ａ−７，４Ｂ−０〜４Ｂ−７，１４Ａ，１４Ｂ： ＮＡＮＤチップ（メモリチップ）、 １０Ａ： ボトムカバー、 １０Ｂ： トップカバー、 １１Ａ，１１Ｂ： プリント回路基板、 １５，１５Ａ，１５Ｂ： 電源チップ、 １６： インターフェイス装置、 １７： 薄型コネクタ、 １８，３３： コントロール基板、 １９Ａ，１９Ａ’，１９Ｂ，１９Ｂ’： コネクタ、 ２１Ａ，２１Ｂ，３１Ａ，３１Ｂ： メモリモジュール、 ２２： 絶縁シート、 ２３： 固定部品（ネジ）、 ３０： ＳＳＤ装置、 ３４： ノートＰＣ、 ４１： チップ、 ４２： バンプ、 ４３： 樹脂、 ５１： 電源コンバータ、 ５２： 電源コントローラ。

Claims (5)

  1. 第１のメモリチップと、前記第１のメモリチップを制御する第１のメモリコントローラと、一面側に前記第１のメモリチップ及び前記第１のメモリコントローラを搭載する第１のモジュール基板とを有する第１のメモリモジュールと、
    第２のメモリチップと、前記第２のメモリチップを制御する第２のメモリコントローラと、一面側に前記第２のメモリチップ及び前記第２のメモリコントローラを搭載し、他面側が前記第１のモジュール基板の他面側に対向する第２のモジュール基板とを有する第２のメモリモジュールと、
    前記第１及び第２のメモリモジュールの制御方式を決定するモジュールコントローラと、
    前記モジュールコントローラを搭載するコントロール基板と、
    前記第１のモジュール基板と前記コントロール基板とを結合する第１のコネクタと、
    前記第２のモジュール基板と前記コントロール基板とを結合する第２のコネクタと、
    前記コントロール基板に接続されるインターフェイス装置とを具備することを特徴とするＳＳＤ装置。
  2. 前記第１のメモリモジュール、前記第２のメモリモジュール、前記モジュールコントローラ、前記コントロール基板、前記第１のコネクタ、前記第２のコネクタ及び前記インターフェイス装置は、筐体内に配置されることを特徴とする請求項１に記載のＳＳＤ装置。
  3. 前記インターフェイス装置は、ＳＡＴＡ、ＰＡＴＡ、ＳＡＳ及びＵＳＢのうちから選択される少なくとも１つのスロットを有していることを特徴とする請求項１に記載のＳＳＤ装置。
  4. 前記コントロール基板の一面側に前記モジュールコントローラが搭載され、前記コントロール基板の他面側に前記インターフェイス装置が搭載されることを特徴とする請求項１に記載のＳＳＤ装置。
  5. 前記第１のメモリモジュールの電源が立ち上がるタイミングと前記第２のメモリモジュールの電源が立ち上がるタイミングとが異なることを特徴とする請求項１に記載のＳＳＤ装置。
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