JP2009543353A - 直接的ソース‐ドレイン電流経路を有する横型トレンチゲートｆｅｔ - Google Patents

Abstract

電界効果トランジスタは半導体領域内に伸長するトレンチゲートを含む。当該トレンチゲートは、ドレイン領域と対向した前壁及び当該前壁に垂直な側壁を有する。チャネル領域は、当該トレンチの側壁に沿って伸長し、ドリフト領域は少なくとも当該ドレイン領域と当該トレンチゲートに沿って伸長する。当該ドリフト領域は交互の導電タイプのシリコン層のスタックを含む。

Description

本発明は、半導体パワーデバイスに関し、特に、改良されたトレンチゲート横方向拡散ＦＥＴを形成する構造及び方法に関する。

パワーＭＯＳＦＥＴデバイスは、自動車電子部品、ディスクドライブ及び電力供給装置を含む多数の電子部品において広く使用されている。通常、これらの装置は、スイッチとして機能して電力供給源と負荷とを接続する。ＭＯＳＦＥＴデバイスが使用されている分野の１つは、ラジオ周波数（ＲＦ）用途である。このようなＲＦ ＭＯＳＦＥＴデバイスは、横型トランジスタである。近年の横型（すなわち横方向拡散）ＭＯＳＦＥＴ（ＬＤＭＯＳ）の進歩は、ベースステーション用途のＲＦ電力増幅器のための縦型ＭＯＳＦＥＴデバイスと比較して、その性能及びコスト特性が改善されている。

減少表面電界構成（principal）に従った高電圧ＬＤＭＯＳデバイスは、高いオフ状態電圧を支持するために使用される伸長したドレイン領域を提供しつつ、オン抵抗を減少させる。低ドーピングされて伸長したドレイン領域は、デバイスが「オン」状態の時に、キャリアを搬送するためのドリフト領域として動作する。その一方で、デバイスがオフ状態の場合、当該伸長させられたドレイン領域は空乏領域となってそこに加わる電界を減少させ、結果としてブレークダウン電圧の上昇を招来する。

従って、当該伸長したドレイン領域のドリフト抵抗及びデバイスのオン抵抗Ｒ_DSonは、低ドーピングされたドレイン領域内の不純物濃度を上昇させることで更に減少させられ得る。さらに、当該伸長したドリフト領域内の追加層は、当該ドリフト領域が高い電圧を支持するときに当該ドリフト領域の空乏化を促進する。これらの追加的な交互の導電タイプ層は、チャージバランシングまたはフィールド形成層と呼ばれ、多数のＲＥＳＵＲＦ ＬＤＭＯＳ技術におけるスーパージャンクション構造の開発をもたらした。

しかし、オン抵抗とブレークダウン電圧Ｖ_BDとの間には、増加した不純物濃度によって起こる高いチャージ濃度を伴う空乏層の境界の伸長の困難性故のトレードオフの関係が存在する。近年、スーパージャンクション構造を使用するＲＥＳＵＲＦ ＬＤＭＯＳデバイスが、Ｖ_BDの低下無しにＲ_DSonを低下させるよう提案されている。しかし、これらのスーパージャンクション構造を使用する従来技術のＬＤＭＯＳデバイスには、多数の欠点がある。例えば、シリコンバルク領域内に複数のｐタイプチャージバランス層及び表面ゲート電極を有する提案されているＬＤＭＯＳデバイスは、当該表面ゲートからチャージバランス層までの長い電流経路に起因してＲ_DSonを増加させる高いＪＦＥＴ抵抗を有する。シリコンバルク領域内に複数のｐタイプフィールド形成層を有する他の提案されているＬＤＭＯＳデバイスは、トレンチゲート電極を使用し、そこにおいて電流は当該トレンチゲート周辺を流れかつ反転層を通過して流れる。しかし、ゲート周辺及び反転層を通過する電流の流れは、Ｒ_DSonを増加させる高い反転層チャネル抵抗を招来する。

ＲＥＳＵＲＦ構造に従った改良されたＬＤＭＯＳをもたらす構造及び方法が必要とされている。特に、減少したオン抵抗を有し、伸長したドレイン領域内のチャージの綿密な制御を許容して高いブレークダウン電圧Ｖ_BDを保つＬＤＭＯＳが必要とされている

本発明の実施例によれば、電界効果トランジスタは、半導体領域内に伸長するトレンチゲートを含む。当該トレンチゲートは、ドレイン領域と対向している前壁及び前壁と垂直な側壁を有する。チャネル領域は、当該トレンチゲートの側壁に沿って伸長し、ドリフト領域は、少なくとも当該ドレイン領域と当該トレンチゲートとの間に伸長している。当該ドリフト領域は、交互の導電タイプのシリコン層のスタック（積み重ね構造）を含む。

１つの実施例において、ＦＥＴがオン状態のとき、電流は、第１導電タイプのスタックのシリコン層を介して、チャネル領域からドレイン領域に流れる。

他の実施例において、第２導電タイプのボディ領域は、トレンチゲートの側壁に隣り合うようにして配され、第１導電タイプのソース領域は当該ボディ領域内に配される。チャネル領域は、当該ボディ領域内で、当該ソース領域の外周と当該ボディ領域の外周との間に伸長する。

他の実施例において、ヘビーボディ領域はソース領域に隣り合うようにして配される。

更に他の実施例において、交互の導電タイプのシリコン層のスタックは、第２導電タイプの基板上に伸長し、ヘビーボディ領域は、当該交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して当該基板内で終端する。

更に他の実施例において、第２導電タイプのスタックのシリコン層は、チャネル領域から離間しており、当該チャネル領域に存在する電流が第１導電タイプのスタックのシリコン層を通って流れることを許容する。

他の実施例において、第２導電タイプのスタックのシリコン層は、チャネル領域の直下で不連続であり、当該チャネル領域に存在する電流が第１導電タイプのスタックのシリコン層を通って流れることを許容する。

本発明の他の実施例によれば、電界効果トランジスタは以下の様に形成される。交互の導電タイプのシリコン層のスタックを含むドリフト領域が形成される。当該交互の導電タイプのシリコン層のスタック内に伸長する第１導電タイプのドレイン領域が形成される。当該交互の導電タイプのシリコン層のスタック内に伸長するトレンチゲートが形成され、当該トレンチゲートは、互いに垂直な非アクティブ側壁及びアクティブ側壁を有する。第２導電タイプのボディ領域が当該トレンチゲートの当該アクティブ側壁と隣り合うように形成される。当該トレンチゲート及び当該ドレイン領域が形成され、当該トレンチゲートの当該非アクティブ側壁は当該ドレイン領域と対向している。

１つの実施例において、当該第１導電タイプのソース領域は、当該ボディ領域内に形成され、チャネル領域は、当該ボディ領域内で当該ソース領域の外周と当該ボディ領域の外周との間に形成される。

他の実施例において、ヘビーボディ領域は当該ソース領域と隣り合うようにして形成される。

更に他の実施例において、当該交互の導電タイプのシリコン層のスタックは第２導電タイプの基板上に形成され、当該ヘビーボディ領域が形成されて当該交互の導電タイプのシリコン層のスタックを貫通して伸長しかつ当該基板内で終端する。

他の実施例において、当該交互の導電タイプのシリコン層のスタックが形成され、第２導電タイプのスタックのシリコン層は当該チャネル領域から離間され、当該チャネル領域に存在する電流が当該第１導電タイプのスタックのシリコン層を通って流れることを許容する。

他の実施例において、当該交互の導電タイプのシリコン層のスタックが形成され、第２導電タイプのスタックのシリコン層は、当該チャネル領域の直下で不連続であり、当該チャネル領域に存在する電流が当該第１導電タイプのスタックのシリコン層を通って流れることを許容する。

本明細書で開示された本発明の性質及び利点の更なる理解は、明細書の残りの部分と添付の図面を参照することで行われ得る。

本発明の実施例に従ったトレンチゲートＬＤＭＯＳの斜投影図である。 本発明の実施例に従ったトレンチゲートＬＤＭＯＳの平面図である。 図２の３‐３′断面の断面図である。 図２の４‐４′断面の断面図である。 図２の５‐５′断面の断面図である。 図２の６‐６′断面の断面図である。 本発明の実施例に従ったチャージバランス層に沿った上面図である。 図２のトレンチゲートＬＤＭＯＳの斜投影図である。

以下の説明は、特定の特徴を提供して、本発明全体の理解を提供するものである。しかし、当業者は、本発明がこれらの特定の特徴を使用すること無しに実施可能であることを理解するであろう。本発明は、示された構造及び方法を変更することによって実施され得、当産業分野において従来使用されている装置及び技術の組み合わせにおいて使用され得る。

ドリフト領域にチャージバランス構造を有するＲＥＳＵＲＦ ＬＤＭＯＳデバイスは、チャージバランス構造を持たないＬＤＭＯＳデバイスと比較して、同じブレーク電圧においてさらに低いオン抵抗Ｒ_DSonを有する。本発明の実施例によれば、交互の導電タイプで横方向に広がっている交互のシリコン層は、トレンチゲートＬＤＭＯＳ内で最適に集積されている。チャージバランス層の各々の全体のチャージは、それらと隣り合う逆導電タイプの層のチャージと合致している。それによって、ドリフト領域及び埋設層からの空乏チャージによってオフ状態における適切なブロックを達成しつつ低下したＲ_DSonを伴う高濃度ドリフト領域の使用が可能となる。さらに、チャネルの抵抗がチャネル内のチャージ全体に反比例する故に、各々の追加埋設層はデバイスのオン抵抗の減少を招来する。

図１は、隣り合う層が交互の導電タイプを有する多層の交互の層を含むドリフト領域１１０を有する本発明に従ったトレンチゲートＬＤＭＯＳ１００の一部の斜投影図である。図１において、様々な領域（ソース領域１０６、ボディ領域１０６、ｎ層１１２、ｐ層１１４を含む）のインプリント（imprint）は、トレンチゲート１１５の側壁に示されている。交互のｎタイプ層１１２及びｐタイプ層１１４はドリフト領域１１０内に伸長している。示されている実施例において、交互のｎタイプ層１１２は、トランジスタがオン状態の時に電流が通過する層であり、ｐタイプ層１１４は、それらに隣り合うｎタイプ層１１２と共にチャージバランス構造を形成する。

トレンチゲート１１５は、その側壁及び底部表面に沿って伸長している誘電体層１０３を含む。１つの実施例において、トレンチの底部表面に沿った誘電体層の厚さは、当該トレンチの側壁に沿った誘電体層の厚さよりも厚い。このことは、ゲートドレイン間の静電容量の減少を助成する。ゲート電極１０２（例えば、ポリシリコンから成るもの）はトレンチ１１５を充填する。１つの変形例において、ゲート電極はトレンチ１１５に埋設されている。

ハイドープｎタイプドレイン領域１０４は、トレンチゲート１１５から横方向に離間し、交互のｎ‐ｐ層１１２、１１４を貫通して伸長しているのでｎ層１１２と電気的に短絡している。ドレイン領域１０４は、当該交互の層の一番下のｎ層１１２と同じ深さまで伸長しているように示されているが、代替例として、ドレイン領域１０４は、更に深くまたは浅く形成されても良い。高ドーピングされたソース領域１０６及びｐタイプボディ領域１０８は、ドレイン領域１０４と対向していないトレンチの側部に沿って形成される。従って、当該ソース及びボディ領域は、トレンチゲート１１５とドレイン領域１０４との間には位置しない。この構成は、ソース領域１０６とドレイン領域１０４との間のダイレクトな電流経路を提供するときに特に有利であり、デバイスのＲ_DSonを改善する。

ＬＤＭＯＳ１００がオン状態のとき、チャネル領域はボディ領域内にトレンチ側壁に沿って形成される。電流の流れは、図１において破線矢印で示されている。見て分かる通り、キャリアの流れは、ソース領域１０６からボディ領域１０８内に向かってトレンチ側壁に沿って複数方向に流れて交互の層のｎ層１１２に広がり、最後にドレイン領域１０４に集められる。この電流経路の抵抗は、ｐ層１１４がチャネル領域の下に伸長することを防止することで減少させられる。しかし、代替の実施例において、ｐ層１１４はチャネル領域の下に伸長させられる。このことは、ｐ層１１４がチャネル領域の下に伸長することを防止するのに必要なプロセスステップを有利に除去する。

図２は、本発明に従ったトレンチゲートＬＤＭＯＳの平面図を示している。２つのトレンチゲート２１５は互いに垂直に離間されていて、ｐタイプボディ領域２０８がそれらの間に伸長している。トレンチゲートの各々は、誘電体層２０３によって隣り合うシリコン領域から絶縁されているゲート電極２０２を含んでいる。Ｎ⁺ソース領域２０６は、ボディ領域２０８の内側に各々のトレンチに隣り合うように配されている。Ｐ⁺ヘビーボディ領域２１６は、当該２つの隣り合うソース領域２０６の間に位置し、水平方向においてボディ領域２０８のエッジを越えて伸長している。ヘビーボディ領域２１６は、ｎタイプソース領域２０６と、ｐタイプボディ領域２０８と、ｎタイプドレイン領域２０４との間に形成される寄生的なｎ‐ｐ‐ｎバイポーラドランジスタのベース抵抗を減少させる役割を果たす。このことは、当該寄生的ｎ‐ｐ‐ｎがオンにならないようにしかつアバランシェ降伏または非固定誘導スイッチング（ＵＩＳ）の様な事象の間にデバイスが堅固に存続することを保証する。ヘビーボディ領域２１６は、それがボディ領域２０８のエッジを越えて伸長するときにこの機能を最も効果的に発揮する。

ソース相互接続層（図示せず）は、ソース領域とヘビーボディ領域とを接続している。Ｎ⁺ドレイン領域２０４は、トレンチゲート２０２と横方向において離間しており、ドレイン相互接続層（図示せず）はドレイン領域２０４と接続している。図２に示されたレイアウトパターンは、４方向に何度も繰り返しミラー（mirrored）形成されている。

以上のように、ソース領域２０６、ボディ領域２０８及びヘビーボディ領域２１６は、全て、トレンチ２１５のドレイン領域２０４と対向していない側部に形成されている。トレンチ２１５のこの側部は、ここより後は「アクティブ側部」または「アクティブ側壁」として参照され、ソース領域及びボディ領域の無い側部（すなわちドレイン領域２０４と対向している側部）は、「非アクティブ側部」または「非アクティブ側壁」として参照される。１つの実施例において、トレンチ２１５内の誘電体層２０３は、トレンチゲート２１５の底部及び／または非アクティブ部側部に沿っての方がそれらのアクティブ側部に沿ってよりも大きな厚さを有している。このことは、ゲートドレイン間の静電容量Ｃ_gdを最小化することを助成する。他の実施例において、ソース及びボディ領域は、各々のトレンチゲート２１５の１つの側壁だけに沿って、２つの側壁に沿って、３つの側壁に沿ってまたは４つ全ての側壁に沿って形成される（すなわち、トレンチの各々は、１、２、３又は４のアクティブ側壁を有し得る）。アクティブ側壁が多い実施例ほど、デバイスの高い定格電流を提供する。

ＬＤＭＯＳがオン状態のときの電流の流れは、図２内に破線矢印２１３によって示されている。示されているように、電流は、ソース領域２０６からボディ領域２０８を貫通してトレンチ２１５のアクティブ側部に沿って流れ、当該ボディ領域を出たところで拡散する。その後、電流は交互の層のｎ層（図示せず）を通ってドレイン領域２０４に向かって流れ、最終的にドレイン領域２０４に集められる。図２のレイアウト構成は、ソース領域２０６からドレイン領域２０４までの電流経路を有利に形成し、これらには構造バリアがなく、トランジスタのオン抵抗を減少させる。図２のＬＤＭＯＳの構造は、図３、４、５及び６内の３‐３′、４‐４′、５‐５′及び６‐６′の線に沿った断面図を用いて次でさらに完全に説明される。図２の平面図は、図３から６の各々の上にそのまま再掲され、本発明のＬＤＭＯＳの構造的特徴のより良い視覚化を可能とする。

図３は、図２の平面図の切断線３‐３′における断面図を示している。図３において、トレンチゲート２１５の中央に沿ってこの断面図を右半分と左半分とに分割する垂線が描かれていた場合、その右半分が図１の斜投影図に対応する。トレンチゲート２１５は、トレンチの側壁及び底面に沿ってかつゲート電極２０２上に伸長する誘電体層２０３を有する埋込型（recessed）ゲート電極２０２を含む。代替例において、ゲート電極２０２は埋め込まれておらず、各々のトレンチゲート２１５に完全に充填されている。ドリフト領域２１０において、交互のチャージバランス層２１２、２１４は、トレンチゲート２１５の非アクティブ側部とドレイン領域２０４との間に水平に伸長している。この構造は、ｐタイプ基板２０１上に形成される。ドレイン領域２０４は、基板２０１の内部に届く深さまで伸長し、チャージバランス構造のｎタイプ層２１２と電気的に短絡している。

図４は、図２の切断線４‐４′における断面図を示している。交互のチャージバランス層２１２、２１４は、ベビーボディ領域２１６とヘビーボディ領域２１６の両側にあるドレイン領域２０４との間に水平に伸長している。ヘビーボディ領域２１６は、交互の層を貫通して伸長し、基板２０１に達している。このことは、交互の層のｐ層２１４の全てが接地電位（すなわち基板電位）へのダイレクトな経路を有することを保証する。

図５は、図３の切断線５‐５′における断面図を示している。この図は、チャネル領域が形成されているトレンチ側壁に沿っている（すなわち、トレンチのアクティブ側部である）。ソース領域２０６は、ボディ領域２０８内に形成される。ソース領域２０６の外周とボディ領域２０８の外周との間のトレンチ側壁に沿ったボディ領域の一部が、チャネル領域を形成している。ソース領域及びボディ領域の深さは、チャネル長さを画定する。ドレイン領域２０４の間に伸長している交互の層のｐタイプ層２１４は、ボディ領域２０８の直下の不連続部を含む。不連続部は、図５において参照番号２２３によって示されており、図７内に示されたｐ層２１４の平面に沿った上面図レイアウト図内にも示されている。トレンチのアクティブ側部近傍の不連続部２２３は、電流（図５において、破線矢印で示される）を有利に拡散し得かつ交互の層のｎ層２１２内に電流を通し得、Ｒ_DSonを最小化する。

図６は、図２の切断線６‐６′における断面図を示しており、この断面は図３から５の断面と垂直な断面である。図６のいくつかの領域の寸法は、明瞭さのために図２の平面図内の対応する領域よりも広くしてある。例えば、ソース領域２０６及びボディ領域２０８は、図２においてよりも図６においての方が広く表わされている。図６において、トレンチゲート２１５は、明らかにボディ領域２０８を越えて伸長し、ドリフト領域の深いところで終端している。トレンチゲート２１５は、ドリフト領域の深いところで終端する必要はないが（すなわち、ボディ領域を少しだけ越えて終端し得る）、そうすることでデバイスのオン抵抗が向上する。１つの実施例において、ゲートドレイン間のさらに低い静電容量が望まれ、トレンチゲート２１５はさらに浅い深さまで伸長させられる。ソース領域２０６は、中央に位置するヘビーボディ領域２１６とトレンチゲート２１５のアクティブ側部との間に伸長する。ボディ領域２０８は、トレンチゲート２１５のアクティブ側部の間の空間全体に沿って伸長している。ヘビーボディ領域２１６は、交互の層を貫通して下に伸長し、基板２０１に達している。

交互の層は、トレンチゲート２１５のアクティブ側部の間の領域を通って伸長するが、トレンチゲート２１５から距離２２０離間されている。トレンチゲート２１５の間に伸長しているｐ層２１４部分の幅は、参照番号２２２で示されている。間隔２２０及びｐ層の幅２２２は、図７の上面レイアウト図においても示されている。図７において、ｐ層２１４内の間隔２２０及び２２３によって画定されるノッチは、チャネル領域に沿って形成され、電流が拡散して最小限の抵抗で交互のチャージバランス層のｎ層を通って流れることを有利に許容する。１つの実施例において、ｐ層２１４内のノッチは、ソース領域２０６と同じサイズである。このことは、同一のマスクを使用してソース領域２０６を画定しかつｐ層２１４内のノッチも画定し、マスキング層／ステップを排除する。１つの実施例において、ｐ層２１４内のノッチが取り除かれて、ｐ層２１４がチャネル領域の下に伸長する。このことは、ｐ層２１４内のノッチを形成するために必要とされるプロセスステップを排除する。

図８において、図６の断面図に対応する斜投影図が示されている。ソース領域２０６、ボディ領域２０８及びヘビーボディ領域２０６がトレンチ２１５のアクティブ側部の間に伸長している。破線は、ヘビーボディ領域２１６がどの様に交互の層２１２，２１４を貫通して基板２０１内に伸長しているかを示す。

図１から８に図示されたＬＤＭＯＳの製造方法は、次に説明される。交互の層１１２、１１４が、多数の公知技術のうちの任意の１を使用して基板２０１上に形成され得る。通常、これらの技術には、フォトリソグラフィ並びにヒ素またはリンのようなｎタイプドーパント及びｐタイプドーパントのイオン注入を含む。各々のイオン注入に関する交互の層の物理的な寸法並びにドーズ量及びエネルギーは、チャージバランスを保証すべく選択される。

１つの実施例において、交互の層のスタックの底部の第１のｎ‐ｐのペアの層は、ｐタイプのドーパントを第１のｎタイプエピタキシャル層内に注入することによってｐタイプ基板の上に伸長している第１のｎタイプエピタキシャルシリコン層内に形成される。続いて、第２のエピタキシャルシリコン層が当該第１のエピタキシャル層の上に形成され、ｐタイプのドーパントが注入されて第２のエピタキシャル層内に第２のｎ‐ｐのペア層が形成される。これらのステップは、所望の数の交互のｎ‐ｐ層が形成されるまで繰り返される。他の実施例において、交互の層は、複数のｐタイプエピタキシャル層を形成して当該ｐタイプエピタキシャル層にｎタイプのドーパントを注入することによって形成される。

更に他の実施例において、交互の層は、基板上にドーピングされていないエピタキシャル層を成長させ、ｎタイプのドーパントを注入して第１のｎタイプ層を形成し、続いて、ｐタイプドーパントを注入して当該第１のｎタイプ層の上にｐタイプ層を形成することによって形成されても良い。その後、第２のドーピングされていないエピタキシャル層が当該第１のエピタキシャル層上に成長せしめられ、所望の数の交互のｎ‐ｐ層が形成されるまでこのステップが繰り返される。

更に他の実施例において、交互の層は、単一のドーピングされていないエピタキシャル層を基板上に成長させ、その後に、交互の導電タイプの複数の高エネルギー注入によって当該エピタキシャル層にドーピングを行うことで形成されても良い。代替例として、交互の層は、基板上に第１のｎタイプエピタキシャル層を成長させ、続いて、当該第１のｎタイプエピタキシャル層上にｐタイプエピタキシャル層を成長させることによって形成される。交互の導電タイプのエピタキシャル層の成長は、所望の数の交互の層が形成されるまで繰り返される。

チャージバランス構造が形成された後、拡散シンカー技術のような公知の技術を用いて、交互の層を貫通して伸長し基板に達する、高ドーピングされたドレイン領域２０４が形成される。その後、従来方法を使用して、交互の層を貫通して伸長しているトレンチ２１５が形成される。１つの実施例において、トレンチゲート及び深いドレイン拡散は、逆の順番で形成される。トレンチ２１５の形成後、公知の技術を使用して、トレンチの側壁及び底部にライニングされているゲート誘電体層２０３が形成される。１つの実施例において、ゲート誘電体層が形成される前に、公知の技術を使用して、厚い底部誘電体（ＴＤＢ）がトレンチ２１５の底部に沿って形成される。更に他の実施例において、ゲート誘電体は、トレンチのアクティブ側壁に沿って形成され、比較的に厚い誘電体層がトレンチの非アクティブトレンチ側壁に沿って形成される。ＴＢＤ及び非アクティブ側壁に沿った比較的に厚い誘電体は、ゲートドレイン間の静電容量を減少させることを助成する。種々のすべての実施例において、マスクが使用されて図７に示されたｐ層内にノッチが形成させられる。ｐ層内のノッチがチャネル領域の周囲に伸長している故に、マスキングステップは精密なアラインメントを必要としない。

トレンチ内における誘電体層２０３の形成後、ゲート電極２０２（例えばドーピングされたシリコンから成るもの）がトレンチ２１５に充填される。１つの実施例において、ゲート電極２０２は、トレンチ２１５内に埋め込まれる。次に、従来のドーパント注入が用いられて、隣り合うトレンチの間に伸長するボディ領域２０８が形成される。その後、ｎタイプドーパントの注入によってボディ領域２０８内にソース領域２０６が形成される。最後に、高ドーピングされたヘビーボディ領域２１６が、ｐタイプ導電体のドーパントを注入することでソース領域２０６の間の領域内に形成される。従来のプロセスステップが行われて、上にある誘電体及び相互接続層を含むＬＤＭＯＳの残りの層及び領域が形成される。

上述において、本発明の好ましい実施例の完全な説明が提供されたが、多数の代替、変形及び均等実施例が可能である。当業者は、同一の技術が他のタイプのスーパージャンクション構造に適用できかつさらに広く他の種類のデバイスに適用できることを認識するであろう。例えば、スーパージャンクション構造は、交互の層の態様である必要はなく、例えば、繊維状の構造またはハニカム構造の様な他の層の態様を取り得る。本明細書に記載された実施例の他の例において、様々な領域の導電タイプが反対にされて、ｐチャネルＬＤＭＯＳが取得され得る。従って、これら及び他の理由に関して、上述の説明は、添付のクレームによって画定される本発明の範囲を制限するものとして用いられるべきではない。

Claims (46)

1. 電界効果トランジスタ（ＦＥＴ）であって、
   第１導電タイプのドレイン領域と対向した前壁及び前記前壁と垂直な側壁を有して半導体領域内に伸長しているトレンチゲートと、
   前記トレンチゲートの前記側壁に沿って形成されたチャネル領域と、
   少なくとも前記ドレイン領域と前記トレンチゲートとの間に伸長しかつ交互の導電タイプのシリコン層のスタックを含むドリフト領域と、
   を含むことを特徴とする電界効果トランジスタ。
2. 請求項１記載のＦＥＴであって、前記ＦＥＴがオン状態のときに、電流が前記第１導電タイプの前記スタックのシリコン層を通って前記チャネル領域から前記ドレイン領域まで横方向に流れることを特徴とするＦＥＴ。
3. 請求項１記載のＦＥＴであって、前記トレンチゲートの前記側壁と隣り合った第２導電タイプのボディ領域と、前記ボディ領域内の前記第１導電タイプのソース領域と、をさらに含み、前記チャネル領域が、前記ソース領域の外周と前記ボディ領域の外周との間のボディ領域内に伸長していることを特徴とするＦＥＴ。
4. 請求項３記載のＦＥＴであって、前記ソース領域と前記ドレイン領域とが前記ＦＥＴの頂部表面に形成された別個の相互接続層によって電気的に接触させられていることを特徴とするＦＥＴ。
5. 請求項３記載のＦＥＴであって、前記第２導電タイプの基板と、前記基板上に伸長した交互の導電タイプのシリコン層のスタックと、をさらに含み、前記トレンチゲートは、前記交互の導電タイプのシリコン層のスタック内に伸長しかつ前記ボディ領域の底部表面と前記基板の頂部表面との間の距離の下半分内の深さで終端していることを特徴とするＦＥＴ。
6. 請求項３記載のＦＥＴであって、前記ソース領域と隣り合ったヘビーボディ領域をさらに含むことを特徴とするＦＥＴ。
7. 請求項６記載のＦＥＴであって、前記第２導電タイプの基板と、前記基板上に伸長している前記交互の導電タイプのシリコン層のスタックと、をさらに含み、前記ヘビーボディ領域が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記基板内で終端していることを特徴とするＦＥＴ。
8. 請求項６記載のＦＥＴであって、前記ヘビーボディ領域が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記第２導電タイプの前記スタックのシリコン層と電気的に短絡していることを特徴とするＦＥＴ。
9. 請求項１記載のＦＥＴであって、前記トレンチゲートが、前記トレンチゲートの前記前壁及び側壁をライニングする誘電体層と、前記トレンチゲートを少なくとも部分的に充填するゲート電極と、を含むことを特徴とするＦＥＴ。
10. 請求項９記載のＦＥＴであって、前記誘電体層は、前記トレンチゲートの壁部に沿ってよりもその底部に沿っての方が厚いことを特徴とするＦＥＴ。
11. 請求項９記載のＦＥＴであって、前記誘電体層は、前記トレンチゲートの側壁に沿ってよりもその前記底部及び前記前壁に沿っての方が厚いことを特徴とするＦＥＴ。
12. 請求項１記載のＦＥＴであって、第２導電タイプの前記スタックのシリコン層が前記トレンチゲートの前記側壁から横方向に離間して前記チャネル領域の下に伸長していないことを特徴とするＦＥＴ。
13. 請求項１記載のＦＥＴであって、第２導電タイプの前記スタックのシリコン層は、前記チャネル領域の下に伸長していないことを特徴とするＦＥＴ。
14. 請求項１記載のＦＥＴであって、前記ドリフト領域が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記第１導電タイプの前記スタックのシリコン層と電気的に短絡していることを特徴とするＦＥＴ。
15. 請求項１記載のＦＥＴであって、第２導電タイプの基板と、前記基板上に伸長した前記交互の導電タイプのシリコン層のスタックと、を含み、前記ドレイン領域が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記基板内で終端していることを特徴とするＦＥＴ。
16. 請求項１記載のＦＥＴであって、前記トレンチゲートの前記前壁に沿って形成されたチャネル領域をさらに含むことを特徴とするＦＥＴ。
17. 請求項１６記載のＦＥＴであって、前記トレンチゲートの前記前壁と隣り合った第２導電タイプのボディ領域と、前記ボディ領域内の前記第１導電タイプのソース領域と、を含み、前記前壁に沿った前記チャネル領域が前記ソース領域の外周と前記ボディ領域の外周との間のボディ領域に伸長していることを特徴とするＦＥＴ。
18. 横型電界効果トランジスタ（ＦＥＴ）であって、
    各々がコラムに沿って配されておりかつ２つのアクティブ側壁及びそれに垂直な２つの非アクティブ側壁を有して半導体領域に伸長する複数のトレンチゲートと、
    第１導電タイプの複数のドレイン領域と、
    前記トレンチゲートの各々の前記アクティブ側壁に沿って形成されたチャネル領域と、
    前記ドレイン領域とそれらと隣り合うトレンチゲートのコラムとの間及び隣り合うトレンチゲートの間に伸長するドリフト領域と、を含み、
    前記２つの非アクティブ側壁は前記２つのアクティブ側壁と垂直であり、前記トレンチゲートの各々の非アクティブ側壁の各々が隣り合うドレイン領域と対向するように前記トレンチゲートの２つの隣り合うコラム毎の間にドレイン領域の各々が配され、前記ドリフト領域は交互の導電タイプのシリコン層のスタックを含むことを特徴とする電界効果トランジスタ。
19. 請求項１８記載の横型ＦＥＴであって、前記横型ＦＥＴがオン状態のとき、電流が前記第１導電タイプの前記スタックのシリコン層を通って各々のチャネル領域からそれらに隣り合うドレイン領域まで横方向に流れることを特徴とするＦＥＴ。
20. 請求項１８記載の横型ＦＥＴであって、各々のトレンチゲートの各々のアクティブ側壁と隣り合って配された第２導電タイプのボディ領域と、各々のボディ領域内の前記第１導電タイプのソース領域と、を含み、各々のチャネル領域が前記ソース領域の外周と前記ボディ領域の外周との間の対応するボディ領域内に伸長することを特徴とするＦＥＴ。
21. 請求項２０記載の横型ＦＥＴであって、前記ソース領域及び前記ドレイン領域が前記横型ＦＥＴの頂部表面に形成された別個の相互接続層によって電気的に接触させられていることを特徴とするＦＥＴ。
22. 請求項２０記載の横型ＦＥＴであって、２つの隣り合うソース領域の各々の間のヘビーボディ領域をさらに含むことを特徴とするＦＥＴ。
23. 請求項２０記載の横型ＦＥＴであって、前記第２導電タイプの基板と、前記基板上に伸長している前記交互の導電タイプのシリコン層のスタックと、をさらに含み、ヘビーボディ領域の各々が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記基板内で終端していることを特徴とするＦＥＴ。
24. 請求項２０記載の横型ＦＥＴであって、ヘビーボディ領域の各々が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記第２導電タイプの前記スタックのシリコン層と電気的に短絡していることを特徴とするＦＥＴ。
25. 請求項１８記載の横型ＦＥＴであって、前記アクティブ側壁、前記非アクティブ側壁及び前記トレンチの底部をライニングする誘電体層と、前記トレンチゲートを少なくとも部分的に充填するゲート電極と、を含むことを特徴とするＦＥＴ。
26. 請求項２５記載の横型ＦＥＴであって、前記誘電体層は、前記トレンチゲートのアクティブ及び非アクティブ側壁に沿ってよりもその前記底部に沿っての方が厚いことを特徴とするＦＥＴ。
27. 請求項２５記載の横型ＦＥＴであって、前記誘電体層は、前記トレンチゲートのアクティブ側壁に沿ってよりもその前記底部及び前記非アクティブ側壁に沿っての方が厚いことを特徴とするＦＥＴ。
28. 請求項１８記載の横型ＦＥＴであって、第２導電タイプの前記スタックのシリコン層は、各々のアクティブ側壁から横方向に離間しており、前記チャネル領域の下に伸長していないことを特徴とするＦＥＴ。
29. 請求項１８記載の横型ＦＥＴであって、第２導電タイプの前記スタックのシリコン層は、各々のチャネル領域の下に伸長していないことを特徴とするＦＥＴ。
30. 請求項１８記載の横型ＦＥＴであって、ドリフト領域の各々が前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記第１導電タイプの前記スタックのシリコン層と電気的に短絡していることを特徴とするＦＥＴ。
31. 請求項１記載のＦＥＴであって、第２導電タイプの基板と、前記基板上に伸長した前記交互の導電タイプのシリコン層のスタックと、を含み、ドレイン領域の各々が前記交互の導電タイプのシリコン層を貫通して垂直に伸長して前記基板内で終端していることを特徴とするＦＥＴ。
32. 電界効果トランジスタ（ＦＥＴ）の製造方法であって、
    交互の導電タイプのシリコン層のスタックを含むドリフト領域を形成するステップと、
    前記交互の導電タイプのシリコン層のスタック内に伸長するドレイン領域を形成するステップと、
    互いに垂直な非アクティブ側壁及びアクティブ側壁を有して前記交互の導電タイプのシリコン層のスタック内に伸長するトレンチゲートを形成するステップと、
    前記トレンチゲートの前記アクティブ側壁と隣り合った第２導電タイプのボディ領域を形成するステップと、を含み、
    前記トレンチゲートの前記非アクティブ側壁が前記ドレイン領域と対向するように前記トレンチゲート及び前記ドレイン領域が形成されることを特徴とする方法。
33. 請求項３２記載の方法であって、前記ボディ領域内に前記第１導電タイプのソース領域を形成して前記ソース領域の外周と前記ボディ領域の外周との間の前記ボディ領域内にチャネル領域を形成するステップをさらに含むことを特徴とする方法。
34. 請求項３３記載の方法であって、前記ＦＥＴの頂面上に相互接続層を形成するステップをさらに含み、前記相互接続層は、前記ソース領域と電気的に接触させられたソース相互接続部及び前記ドレイン領域と接続しているドレイン相互接続部を含むことを特徴とする方法。
35. 請求項３３記載の方法であって、前記ソース領域と隣り合うヘビーボディ領域を形成するステップをさらに含むことを特徴とする方法。
36. 請求項３５記載の方法であって、前記交互の導電タイプのシリコン層のスタックは第２導電タイプの基板上に形成され、前記ヘビーボディ領域が形成されて前記交互の導電タイプの層のスタックを貫通して垂直に伸長しかつ前記基板内で終端することを特徴とする方法。
37. 請求項３５記載の方法であって、前記ヘビーボディ領域が形成されて前記交互の導電タイプのシリコン層を貫通して垂直に伸長して第２導電タイプのスタックのシリコン層と電気的に短絡していることを特徴とする方法。
38. 請求項３４記載の方法であって、前記アクティブ側壁、前記非アクティブ側壁及び前記トレンチゲートの底部をライニングする誘電体層を形成するステップと、前記トレンチゲートを少なくとも部分的に充填するゲート電極を形成するステップと、をさらに含むことを特徴とする方法。
39. 請求項３３記載の方法あって、前記誘電体層を形成するステップが、前記トレンチゲートの前記底部に沿って底部誘電体層を形成するステップと、前記トレンチゲートの前記前壁及び側壁に沿って側壁誘電体を形成するステップと、を含み、前記底部誘電体は前記側壁誘電体よりも厚いことを特徴とする方法。
40. 請求項３２記載の方法であって、前記交互の導電タイプのシリコン層のスタックが形成されて、第２導電タイプの前記スタックのシリコン層が前記トレンチゲートの前記側壁から横方向に離間して前記ボディ領域の下に伸長しないことを特徴とする方法。
41. 請求項３２記載の方法であって、前記交互の導電タイプのシリコン層のスタックが形成されて、第２導電タイプの前記スタックのシリコン層が前記ボディ領域の下に伸長しないことを特徴とする方法。
42. 請求項３２記載の方法であって、前記ドレイン領域が形成され、前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長して前記第１導電タイプの前記スタックのシリコン層と電気的に短絡することを特徴とする方法。
43. 請求項３２記載の方法であって、前記交互の導電タイプのシリコン層のスタックが第２導電タイプの基板上に形成され、前記ドレイン領域が形成されて前記交互の導電タイプのシリコン層のスタックを貫通して垂直に伸長しかつ前記基板内で終端することを特徴とする方法。
44. 請求項３２記載の方法であって、前記ドリフト領域を形成するステップは、第２導電タイプの基板上に前記第１導電タイプのエピタキシャル層を形成するステップと、前記エピタキシャル層内に第２導電タイプのドーパントを注入して前記エピタキシャル層の上側領域を前記第２導電タイプに変更するステップと、を含むことを特徴とする方法。
45. 請求項３２記載の方法であって、前記ドリフト領域を形成するステップは、第２導電タイプの基板上に前記第１導電タイプのエピタキシャル層を形成するステップと、当該第１のエピタキシャル層上に前記第２導電タイプの第２のエピタキシャル層を形成するステップと、を含むことを特徴とする方法。
46. 請求項３２記載の方法であって、前記ドリフト領域を形成するステップは、第２導電タイプの基板上にエピタキシャル層を形成するステップと、前記エピタキシャル層に前記第１導電タイプのドーパントを注入して前記エピタキシャル層の下側部分を前記第１導電タイプに変更するステップと、前記エピタキシャル層に前記第２導電タイプのドーパントを注入して前記エピタキシャル層の上側部分を前記第２導電タイプに変更するステップと、を含むことを特徴とする方法。

Images