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JP2006261562A - 半導体装置 - Google Patents

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昌吾 森
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Abstract

【課題】スーパージャンクション構造を備えた半導体装置において、耐圧性の低下を回避するとともに、オン抵抗の増加や半導体装置の大型化を抑制した状態で、内蔵ダイオードの逆回復特性をソフトにする。
【解決手段】ＭＯＳＦＥＴ１０は、ｎ＋型の不純物が含有された半導体基板１１と、ｐ型の不純物が含有されたベース層１５との間にスーパージャンクション構造１２が設けられている。スーパージャンクション構造１２は、ｎ型の不純物が含有された第１の半導体層１３と、ｐ型の不純物が含有された第２の半導体層１４とが、半導体基板１１とベース層１５が対向する方向と交差する方向に交互に繰り返し配置されて構成されている。第２の半導体層１４は、半導体基板１１とベース層１５との間において少なくとも一箇所に、隣接する第１の半導体層１３同士が連続する第１の半導体層連続部２１が設けられている。
【選択図】 図１

Description

本発明は、半導体装置に係り、詳しくは所謂スーパージャンクション構造（超接合構造）を備えた電力用の半導体装置に関する。
縦型パワーＭＯＳＦＥＴにおいて、そのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。このドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在し、このトレードオフを改善することが低消費電力素子には重要となる。この問題を解決するパワーＭＯＳＦＥＴとして、ドリフト層にスーパージャンクション構造と呼ばれる構造を設けたものが知られている。
この構造のＭＯＳＦＥＴは、図７（ａ）に示すように、ｎ＋型半導体基板で構成されたｎ＋型ドレイン層４１の表面に、ｎ型低濃度層４２及びｐ型低濃度層４３が交互に繰り返されたスーパージャンクション構造４４が形成されている。なお、図では、ｎ型低濃度層４２の左半分及びｐ型低濃度層４３の右半分に対応した領域からなる単位領域のみ示しているが、実際には隣接する単位領域どおしが単位領域間の境界面で面対称になるようにして複数配置されている。そして、スーパージャンクション構造４４のｎ＋型ドレイン層４１に面する側と反対側に、ｐ型ベース層４５、ｎ＋型ソース層４６、ｐ＋型層４７が形成されている。ｎ＋型ソース層４６、ｐ型ベース層４５及びｐ＋型層４７に跨ってソース電極４８が形成され、ｐ型ベース層４５、ｎ＋型ソース層４６及びｎ型低濃度層４２の表面に跨って、ゲート絶縁膜４９を介してゲート電極５０が形成されている。また、ｎ＋型ドレイン層４１の表面にドレイン電極５１が形成されている。なお、ｐ＋型層４７がない構成もある。
スーパージャンクション構造４４を備えたＭＯＳＦＥＴは耐圧性を高めて、オン抵抗を下げることができる。ところで、ＭＯＳＦＥＴをスイッチング電源やインバータ等に応用する場合、ＭＯＳＦＥＴと並列に回生用ダイオードを接続せずに、ｎ型低濃度層４２とｐ型ベース層４５で形成される内蔵ダイオード（寄生ダイオード）を動作させる場合がある。内蔵ダイオードがオン状態からオフ状態に移る逆回復特性は、電流波形が滑らかなソフトなリカバリー波形が望ましい。しかし、ドリフト層にスーパージャンクション構造４４を備えたＭＯＳＦＥＴの内蔵ダイオードの逆回復特性は、通常のＭＯＳＦＥＴと比べて電流が急激に変化するハードなリカバリー波形になりやすく、サージ電圧が発生してノイズの原因となる。
そこで、従来、スーパージャンクション構造によりオン抵抗を下げつつ、内蔵ダイオードの逆回復特性がソフトなリカバリー波形となる電力半導体装置が提案されている（例えば、特許文献１及び特許文献２参照）。特許文献１には、図７（ｂ）に示すように、図７（ａ）に示すＭＯＳＦＥＴにおいて、ｎ＋型ドレイン層４１とスーパージャンクション構造４４との間、即ちｎ＋型ドレイン層４１とｎ型低濃度層４２及びｐ型低濃度層４３との間にｎ−型層５２（又はｎ型層）を設ける構成が開示されている。特許文献２にも同様な構成が開示されている。
特開２００１−１０２５７７号公報（明細書の段落［０００２］、［００４２］〜［００４５］、図３） 特開２００３−１０１０２２号公報（明細書の段落［００１７］〜［００２３］、図１）
特許文献１及び特許文献２で提案されたように、ｎ＋型ドレイン層４１とスーパージャンクション構造４４との間にｎ−型層５２を設ける構成とすることにより、スーパージャンクション構造を有するＭＯＳＦＥＴの内蔵ダイオードの逆回復特性はソフトになる。しかし、ｎ＋型ドレイン層４１とスーパージャンクション構造４４との間にｎ−型層５２を設けると、ｎ−型層５２の厚さ分だけ、半導体装置が大型化するとともに、オン抵抗が増加するという問題がある。ｎ−型層５２の厚さ分だけ、ｎ型低濃度層４２及びｐ型低濃度層４３の長さを短くすれば半導体装置の大型化は回避できるが、ｐ型低濃度層４３の長さが短くなるとその分、耐圧性は低下する。
本発明は、前記従来の問題に鑑みてなされたものであって、その目的はスーパージャンクション構造を備えた半導体装置において、耐圧性の低下を回避するとともに、オン抵抗の増加や半導体装置の大型化を抑制した状態で、内蔵ダイオードの逆回復特性をソフトにすることができる半導体装置を提供することにある。
前記の目的を達成するために、請求項１に記載の発明は、第１導電型の不純物が含有された第１の半導体領域と、前記第１の半導体領域と離間して形成され、第２導電型の不純物が含有された第２の半導体領域とを備え、前記第１の半導体領域と前記第２の半導体領域との間に第３の半導体領域が設けられている。第３の半導体領域は、第１導電型の不純物が含有された第１の半導体層と第２導電型の不純物が含有され前記第２の半導体領域と接続された第２の半導体層とが、前記第１の半導体領域と前記第２の半導体領域が対向する方向と交差する方向に交互に繰り返し配置されている。前記第２の半導体領域の表面には第１導電型の第３の半導体層が形成されている。また、前記第１の半導体領域に電気的に接続された第１の主電極と、前記第２の半導体領域及び前記第３の半導体層の各表面に接合するように形成された第２の主電極と、前記第２の半導体領域、前記第３の半導体層及び前記第１の半導体層のそれぞれにゲート絶縁膜を介して形成された制御電極とを備えている。そして、前記第１の半導体層の不純物濃度は、前記第１の半導体領域及び前記第３の半導体層の不純物濃度より低く、前記各第２の半導体層は、前記第１の半導体領域と前記第２の半導体領域との間において少なくとも一箇所に、前記各第２の半導体層を貫いて隣接する前記第１の半導体層同士が連続する第１の半導体層連続部が設けられている。
ここで、「各第２の半導体層を貫いて」とは、各第２の半導体層が第１の半導体層連続部によって完全に分割されている場合だけを意味するのではなく、第１の半導体層連続部を挟んで対向する第２の半導体層の一部が連続している場合も含む。
この発明では、前記第１の半導体領域及び第２の半導体領域が半導体装置の異なる面に設けられると縦型素子となり、前記第１の半導体領域及び第２の半導体領域が半導体装置の片面に設けられると横型素子となる。そして、第１の半導体領域と第２の半導体領域との間に存在する第３の半導体領域が、所謂スーパージャンクション構造（超接合構造）を構成し、半導体装置の耐圧性を高めて、オン抵抗を下げることができる。
第１の半導体領域と第２の半導体領域との間に、単に第３の半導体領域を設けただけでは、半導体装置をスイッチング電源やインバータに応用する際、第１の半導体層と第３の半導体層とで構成される内蔵ダイオードを回生ダイオードとして使用すると、リカバリーが急峻でサージ電圧が発生する。この原因は、第１の半導体層と第２の半導体層が交互に平行に配置されているため、第２の半導体層は第３の半導体層の一部と同じ働きをし、第１の半導体層中のキャリアが第２の半導体層に到達して消滅するのが速くなるためである。しかし、この発明では、第３の半導体領域を構成する各第２の半導体層は、第１の半導体領域と第２の半導体領域との間において少なくとも一箇所に、各第２の半導体層を貫いて隣接する第１の半導体層同士が連続する第１の半導体層連続部が設けられている。そのため、内蔵ダイオードを回生ダイオードとして使用する際、第１の半導体層中のキャリアが消滅するには、前記第１の半導体層連続部より第２の半導体領域側で第２の半導体層に到達する必要があり、キャリアが第１の半導体層中を移動する距離が長くなる。従って、キャリアの消滅を遅くすることができ、ソフトなリカバリーとなる。半導体装置の耐圧性は第２の半導体層における第２の半導体領域側の端部から第１の半導体領域側の端部までの距離（長さ）により決まり、途中に第１の半導体層連続部が存在しても、当該部分における第１の半導体層連続部を挟んだ第２の半導体層間の距離が大きすぎたり小さすぎたりしなければ低下しない。第１の半導体層連続部を挟んだ第２の半導体層間の距離は、大きすぎても小さすぎても良くないが、要求される耐圧性等により設計の際に試験などで決められる。
請求項２に記載の発明は、請求項１に記載の発明において、前記第１の半導体層連続部は、前記第１の半導体領域と前記第２の半導体領域との間の中央より前記第１の半導体領域に近い位置に形成されている。この発明では、第１の半導体層連続部が第１の半導体領域に近い位置に形成されるため、第１の半導体層連続部を第２の半導体領域に近い位置に形成する場合に比較して半導体装置の設計が容易になる。
本発明によれば、スーパージャンクション構造を備えた半導体装置において、耐圧性の低下を回避するとともに、オン抵抗の増加や半導体装置の大型化を抑制した状態で、内蔵ダイオードの逆回復特性をソフトにすることができる。
（第１の実施形態）
以下、本発明を縦型のｎチャネルＭＯＳＦＥＴに具体化した第１の実施形態を図１及び図２に従って説明する。図１はＭＯＳＦＥＴの模式断面図、図２（ａ）〜（ｄ）はスーパージャンクション構造の製造工程を示す模式断面図である。なお、図１及び図２において、断面のハッチングの一部を省略している。また、図面において、ＭＯＳＦＥＴを構成する各要素の厚さや大きさは、図示の都合上、実際とは必ずしも一致しない相対関係で示されている。
図１に示すように、半導体装置としてのＭＯＳＦＥＴ１０は、第１導電型（この実施形態ではｎ＋型）のシリコンからなる半導体基板１１を備えている。半導体基板１１は、第１導電型の不純物が含有された第１の半導体領域としてのドレイン層を構成する。半導体基板１１の一方の面にはスーパージャンクション構造１２が形成されている。スーパージャンクション構造１２は、第１導電型（この実施形態ではｎ型）の不純物が含有された第１の半導体層１３と、第２導電型（この実施形態ではｐ型）の不純物が含有された第２の半導体層１４とが、半導体基板１１とベース層１５が対向する方向と交差する方向（直交する方向）に交互に繰り返し配置されて構成されている。
スーパージャンクション構造１２の半導体基板１１と反対側の面には、第２導電型（この実施形態ではｐ型）の不純物が含有された第２の半導体領域としてのベース層１５が設けられている。即ち、第２の半導体領域としてのベース層１５は、第１の半導体領域としての半導体基板１１と離間して形成され、第１の半導体領域と第２の半導体領域との間に第３の半導体領域としてのスーパージャンクション構造１２設けられている。ベース層１５の表面には、第１導電型（この実施形態ではｎ＋型）の第３の半導体層としてのソース層１６が形成されている。第１の半導体層１３の不純物濃度は、半導体基板１１及びソース層１６の不純物濃度より低く設定されている。
半導体基板１１のスーパージャンクション構造１２と対応する側と反対側の面には第１の主電極としてのドレイン電極１７が電気的に接続されている。ベース層１５及びソース層１６の各表面に接合するように第２の主電極としてのソース電極１８が形成されている。ベース層１５、ソース層１６及び第１の半導体層１３のそれぞれに跨るように、ゲート絶縁膜１９を介して制御電極としてのゲート電極２０が形成されている。ドレイン電極１７、ソース電極１８及びゲート電極２０にはドレイン端子、ソース端子及びゲート端子（いずれも図示せず）がそれぞれ接続されている。
各第２の半導体層１４は、半導体基板１１とベース層１５との間において少なくとも一箇所に、第２の半導体層１４を貫いて隣接する第１の半導体層１３同士が連続する第１の半導体層連続部２１が設けられている。即ち、各第２の半導体層１４は、第１の半導体層連続部２１により二つの領域に分割され、半導体基板１１に接合されている領域がフローティング層１４ａとなっている。この実施形態では、第１の半導体層連続部２１は、半導体基板１１とベース層１５との中央より半導体基板１１に近い位置に形成されている。
第１の半導体層連続部２１を挟んだ第２の半導体層１４のベース層１５側の部分と、フローティング層１４ａ間の距離は、大きすぎても小さすぎても良くない。この距離は、要求される耐圧性等により設計の際に試験などで決められる。
次に前記構成のＭＯＳＦＥＴ１０の製造方法を説明する。先ず、スーパージャンクション構造１２の製造工程の一例を図２（ａ）〜（ｄ）に従って説明する。
先ず、図２（ａ）に示すように、ｎ＋型のシリコンからなる第１導電型の半導体基板１１の片面側に、第１層目の第１導電型（この実施形態ではｎ型）のエピタキシャル成長層２２が形成される。
次に図２（ｂ）に示すように、フォトリソグラフィーにより所定間隔毎に幅狭の不純物導入窓２３ａが形成されたレジストマスク２３を形成し、イオン注入法によりｐ型の不純物であるホウ素イオンを注入して不純物導入窓２３ａ直下のエピタキシャル成長層２２内にホウ素注入層２４を形成する。
その後、要求される耐圧性に応じてエピタキシャル成長工程と、ホウ素注入層形成工程を繰り返す。この実施形態においては、ホウ素注入層形成工程を３回行い、エピタキシャル成長工程を４回行う。そして、図２（ｃ）に示すように、４層のエピタキシャル成長層２２と、３層のホウ素注入層２４が形成される。ホウ素注入層２４は全て同じに形成される。一方、エピタキシャル成長層２２は、２番目に形成されるエピタキシャル成長層２２以外のエピタキシャル成長層２２は同じ厚さに形成され、２番目に形成されるエピタキシャル成長層２２は他のエピタキシャル成長層２２より厚く形成される。
次に熱処理（アニール）が行われ、各ホウ素注入層２４が同時に拡散される。このとき、１番目のエピタキシャル成長層２２に形成されたホウ素注入層２４は、拡散により半導体基板１１に接合される位置まで拡散されるが、他のホウ素注入層２４の拡散領域とは連結されない。
２番目及び３番目のエピタキシャル成長層２２に形成されたホウ素注入層２４は、拡散により相互に結合された状態になる。その結果、図２（ｄ）に示すように、３段の拡散領域２５ａ，２５ｂ，２５ｃのうち半導体基板１１に接合された拡散領域２５ａと、拡散領域２５ａに隣接する拡散領域２５ｂとの間には、エピタキシャル成長層２２が存在する状態となる。
その後、表面にＭＯＳ構造等を形成する通常のプロセスが行われて、ＭＯＳＦＥＴ１０が完成する。
次に前記のように構成されたＭＯＳＦＥＴ１０の作用を説明する。
ドレイン電極１７の電位がソース電極１８の電位より高い状態で、ゲート電極２０の電位がソース電極１８の電位より高くなるようにゲート電圧を印加しゲート電圧が閾値電圧を超えると、ベース層１５及び第２の半導体層１４の表面にチャネルが形成される。そして、電子がソース層１６からチャネルを介して半導体基板１１に流れ込み、ＭＯＳＦＥＴ１０がオンになる。このように、ＭＯＳＦＥＴ１０はゲート電圧を信号としたスイッチとして動作する。
一方、ソース電極１８の電位がドレイン電極１７の電位より高いと、内蔵ダイオードがオンとなり、第１の半導体層１３内にはキャリア（ホール）が流れ込む。この状態からドレイン電極１７の電位をソース電極１８の電位よりも高くなるよう変化させる、つまり、内蔵ダイオードをオンの状態からオフの状態に変化させると、第１の半導体層１３内のキャリアの流れる方向が逆になり、第２の半導体層１４まで移動してソース層１６へと引き抜かれる。これが逆回復電流である。このとき、第２の半導体層１４が半導体基板１１とベース層１５との間で連続していると、第１の半導体層１３内のキャリアが第２の半導体層１４まで移動する距離が短いため、第１の半導体層１３内のキャリアが速やかになくなり、逆回復電流が急激に零となるハードなリカバリー波形となる。
しかし、この実施形態では、第２の半導体層１４は途中に第１の半導体層連続部２１が存在することにより切断されて、フローティング層１４ａが存在する構成となっている。そのため、第１の半導体層１３内のキャリア２６が消滅するには、キャリア２６は、第２の半導体層１４のうちのフローティング層１４ａではない領域、即ち第１の半導体層連続部２１よりベース層１５側の第２の半導体層１４に到達するまで第１の半導体層１３内を移動する必要があり移動距離が長くなる。従って、キャリア２６の消滅が遅くなり、逆回復電流が急激に零となるのが抑制されてソフトなリカバリー波形となり、サージ電圧の発生が抑制される。
スーパージャンクション構造１２の耐圧性は、第２の半導体層１４の半導体基板１１側端部とベース層１５側端部との間の距離（長さ）によって決まる。そして、第２の半導体層１４の中間部に第１の半導体層連続部２１が存在することによって第２の半導体層１４が不連続であっても、即ち、フローティング層１４ａが存在しても、不連続部の間隔が所定の範囲内であれば耐圧性は低下しない。なぜならば、第２の半導体層１４が不連続であっても、不連続部の間隔が所定の範囲内であれば、スイッチがオンの状態でベース層１５側の第２の半導体層１４内の空乏層が容易にフローティング層１４ａまで到達することができるからである。
特許文献１及び特許文献２のように、スーパージャンクション構造１２と半導体基板１１との間にｎ−型層（又はｎ型層）を設けることによって、内蔵ダイオードの逆回復時の電流波形をソフトなリカバリー波形とする構成では、ｎ−型層（又はｎ型層）を設けることにより、オン抵抗の増大やＭＯＳＦＥＴ１０の大型化を招く。しかし、この実施形態の構成では、そのような不具合を回避できる。
この実施形態では以下の効果を有する。
（１）ＭＯＳＦＥＴ１０は、第１導電型の不純物が含有された第１の半導体領域（半導体基板１１）と、半導体基板１１と離間して形成され、第２導電型の不純物が含有された第２の半導体領域（ベース層１５）とを備え、半導体基板１１とベース層１５との間に第３の半導体領域（スーパージャンクション構造１２）が設けられている。そして、スーパージャンクション構造１２を構成する第２の半導体層１４が、半導体基板１１とベース層１５との間において少なくとも一箇所に、隣接する第１の半導体層１３同士が連続する第１の半導体層連続部２１が設けられている。従って、スーパージャンクション構造を備えた半導体装置において、耐圧性の低下を回避するとともに、オン抵抗の増加や半導体装置の大型化を抑制した状態で、半導体装置の内蔵ダイオードの逆回復特性をソフトにすることができる。
（２）第１の半導体層連続部２１は、半導体基板１１とベース層１５との間の中央より半導体基板１１に近い位置に形成されている。従って、第１の半導体層連続部２１をベース層１５に近い位置に形成する場合に比較してＭＯＳＦＥＴ１０の設計が容易になる。
（３）スーパージャンクション構造１２を製造する製造方法として、半導体基板１１に対してエピタキシャル成長工程と、ホウ素注入層形成工程を所定回数繰り返した後、熱処理（アニール）により各ホウ素注入層２４を同時に拡散させる方法が採用されている。従って、２番目のエピタキシャル成長工程の時間を変更する点を除き、従来のスーパージャンクション構造の製造方法と同様に製造することができる。
（４）縦型のＭＯＳＦＥＴ１０に適用されているため、横型のＭＯＳＦＥＴに適用する場合に比較して同じ実装面積において耐圧性を確保し易い。
（第２の実施形態）
次に第２の実施形態を図３に従って説明する。この実施形態は縦型のトレンチ構造を有するＭＯＳＦＥＴに適用した点が前記第１の実施形態と異なっている。前記第１の実施形態と同一部分は同一符号を付して詳しい説明を省略する。
スーパージャンクション構造１２の半導体基板１１と反対側の面（図３では上面）には、チャネル領域形成用の第２導電型（この実施形態ではｐ型）の第２の半導体領域としてのベース層２７が設けられている。ベース層２７の表層部の一部にソース層１６が設けられている。そして、ソース層１６及びベース層２７を貫いて第２の半導体層１４に達するようにトレンチ２８が設けられている。
トレンチ２８の内壁面にはゲート絶縁膜１９が形成され、ゲート絶縁膜１９の上からトレンチ２８を埋めるようにゲート電極２０が設けられている。ゲート絶縁膜１９はゲート電極２０のトレンチ開口側部分を覆う位置にも形成されている。
ベース層２７及びソース層１６の露出表面と、ゲート絶縁膜１９の露出部を覆うようにソース電極１８が形成され、半導体基板１１の裏面（スーパージャンクション構造１２と反対側の面）にはドレイン電極１７が形成されている。
ＭＯＳＦＥＴ１０の製造方法は、例えば、前記実施形態と同様にして、半導体基板１１上にスーパージャンクション構造１２を形成した後、表面にトレンチ構造を製造するための通常のプロセスを行う。
この実施形態においても前記第１の実施形態の（１）〜（４）と同様の効果を有する他に、次の効果を有する。
（５）トレンチ構造を有するため、トレンチ構造を有しない縦型のＭＯＳＦＥＴ１０に比較してセルサイズを小型化できる。
なお、実施形態は前記に限らず、例えば次のように構成してもよい。
○ フローティング層１４ａは半導体基板１１に接合されている必要はなく、図４及び図５に示すように、半導体基板１１とフローティング層１４ａとの間にｎ型層３２を設けた構成としてもよい。これらの構成においても、耐圧性は低下せず、内蔵ダイオードの逆回復特性をソフトにすることができるが、半導体基板１１とフローティング層１４ａとの間にｎ型層３２が存在する分、オン抵抗が高くなる。
○ フローティング層１４ａを形成するための第１の半導体層連続部２１の位置は、半導体基板１１とベース層１５との間の中央よりベース層１５に近い位置に形成してもよい。この場合、ＭＯＳＦＥＴ１０の内蔵ダイオードの逆回復時に、第１の半導体層１３内のキャリアが第２の半導体層１４のフローティング層１４ａ以外の部分に到達するまでに必要な移動距離が長くなるため、よりソフトなリカバリー波形となる。しかし、第２の半導体層１４における電界強度はソース層１６に近い方が厳しいため、設計の面から見ると第１の半導体層連続部２１の位置は、半導体基板１１に近い位置の方が好ましい。
○ スーパージャンクション構造１２の形成方法は、半導体基板１１に対してエピタキシャル成長工程と、ホウ素注入層形成工程を所定回数繰り返した後、熱処理（アニール）により各ホウ素注入層２４を同時に拡散させる方法に限らない。例えば、エピタキシャル成長工程においてｎエピタキシャル層を成長させる代わりに、ｎ−エピタキシャル層を成長させるとともに、その表面全体にｎ型不純物の燐イオンを注入する。その後、所定の位置にホウ素注入層２４を形成するホウ素注入層形成工程を行う。そして、エピタキシャル成長工程、燐イオン注入工程及びホウ素注入層形成工程を所定回数繰り返した後、熱処理（アニール）を行うことによりスーパージャンクション構造１２を形成してもよい。
○ 第２の半導体層１４を構成する各拡散領域の数は３個に限らず、ＭＯＳＦＥＴ１０に要求される耐圧性や大きさによって、２個にしたり、４個以上にしたりしてもよい。
○ 第２の半導体層１４を構成する各拡散領域の大きさを同じに形成する代わりに、半導体基板１１に近い側の拡散領域程小さくなるように形成してもよい。
○ 第２の半導体層１４を構成する各拡散領域２５ａ〜２５ｃの第２導電型の不純物の濃度は一定ではなく、拡散領域によって異なる濃度としてもよい。
○ フローティング層１４ａの数は１層に限らず複数層としてもよい。
○ 縦型のＭＯＳＦＥＴに限らず、例えば、図６に示すように、ドレイン電極１７及びソース電極１８が半導体基板の同じ主面側に設けられた横型のＭＯＳＦＥＴに具体化してもよい。この横型のＭＯＳＦＥＴ３０は、第１導電型の不純物（この実施形態ではｎ＋型）が含有された第１の半導体領域としてのドレイン層３１と、ドレイン層３１と離間して形成され、第２導電型の不純物（この実施形態ではｐ型）が含有された第２の半導体領域としてのベース層１５とが半導体基板の同じ側に設けられている。ドレイン層３１とベース層１５との間には、スーパージャンクション構造１２が設けられている。スーパージャンクション構造１２は、第１の半導体層１３と第２の半導体層１４とが、ドレイン層３１とベース層１５が対向する方向と交差する方向に交互に繰り返し配置されて構成されている。ベース層１５の表面には、第１導電型（この実施形態ではｎ＋型）のソース層１６が形成されている。第１の半導体層１３の不純物濃度は、ドレイン層３１及びソース層１６の不純物濃度より低く設定されている。各第２の半導体層１４は、ドレイン層３１とベース層１５との間に、隣接する第１の半導体層１３同士が連続する第１の半導体層連続部２１が設けられている。この横型のＭＯＳＦＥＴ３０も第１の実施形態の縦型のＭＯＳＦＥＴ１０とほぼ同様の効果を有する。
○ 各第２の半導体層１４は、必ずしも第１の半導体層連続部２１によって完全に分割されている必要はない。例えば、第１の半導体層連続部２１を挟んで対向する第２の半導体層１４とフローティング層１４ａの一部が連続している構成や、フローティング層１４ａが複数存在する場合に対向するフローティング層１４ａの一部が連続している構成としてもよい。この場合、連続している部分の断面積は、要求されるリカバリー特性により設計の際に試験などで決められる。しかし、各第２の半導体層１４が第１の半導体層連続部２１によって完全に分割されている方が、設計や製造が容易になる。
○ 前記各実施形態ではｎチャネルの半導体装置について説明したが、ｐチャネルの半導体装置としてもよい。この場合、第１導電型の不純物と第２導電型の不純物とを逆に用いればよい。例えば、ＭＯＳＦＥＴ１０の場合、半導体基板１１をｐ＋型、第１の半導体層１３をｐ＋型、第２の半導体層１４をｎ型、ソース層１６をｐ＋型、ベース層１５，２７をｎ＋型とする。この場合、キャリアはホール（正孔）ではなく電子となる。
○ ｐ型不純物は、ホウ素に限らず、例えばインジウムを使用してもよい。また、ｎ型不純物は、隣に限らず、例えばヒ素を使用してもよい。
以下の技術的思想（発明）は前記実施形態から把握できる。
（１）請求項１に記載の発明において、前記第１の半導体層連続部は、前記第１の半導体領域と前記第２の半導体領域との間の中央より前記第２の半導体領域に近い位置に形成されている。
（２）請求項１、請求項２及び前記技術的思想（１）のいずれか一項に記載の発明において、前記半導体装置はＭＯＳＦＥＴである。
（３）前記技術的思想（２）に記載の発明において、前記半導体装置は縦型ＭＯＳＦＥＴである。
第１の実施形態におけるＭＯＳＦＥＴの模式断面図。 （ａ）〜（ｄ）はスーパージャンクション構造の製造工程を示す模式断面図。 第２の実施形態におけるＭＯＳＦＥＴの模式断面図。 別の実施形態におけるＭＯＳＦＥＴの模式断面図。 別の実施形態におけるＭＯＳＦＥＴの模式断面図。 別の実施形態におけるＭＯＳＦＥＴの模式斜視図。 （ａ），（ｂ）は従来技術のＭＯＳＦＥＴの模式断面図。
符号の説明
１０，３０…半導体装置としてのＭＯＳＦＥＴ、１１…第１の半導体領域としての半導体基板、１２…第３の半導体領域としてのスーパージャンクション構造、１３…第１の半導体層、１４…第２の半導体層、１５，２７…第２の半導体領域としてのベース層、１６…第３の半導体層としてのソース層、１７…第１の主電極としてのドレイン電極、１８…第２の主電極としてのソース電極、１９…ゲート絶縁膜、２０…制御電極としてのゲート電極、２１…第１の半導体層連続部、３１…第１の半導体領域としてのドレイン層。

Claims (2)

  1. 第１導電型の不純物が含有された第１の半導体領域と、
    前記第１の半導体領域と離間して形成され、第２導電型の不純物が含有された第２の半導体領域と、
    前記第１の半導体領域と前記第２の半導体領域との間に設けられ、第１導電型の不純物が含有された第１の半導体層と第２導電型の不純物が含有され前記第２の半導体領域と接続された第２の半導体層とが、前記第１の半導体領域と前記第２の半導体領域が対向する方向と交差する方向に交互に繰り返し配置された第３の半導体領域と、
    前記第２の半導体領域の表面に形成された第１導電型の第３の半導体層と、
    前記第１の半導体領域に電気的に接続された第１の主電極と、
    前記第２の半導体領域及び前記第３の半導体層の各表面に接合するように形成された第２の主電極と、
    前記第２の半導体領域、前記第３の半導体層及び前記第１の半導体層のそれぞれにゲート絶縁膜を介して形成された制御電極と
    を備えた半導体装置であって、
    前記第１の半導体層の不純物濃度は、前記第１の半導体領域及び前記第３の半導体層の不純物濃度より低く、前記各第２の半導体層は、前記第１の半導体領域と前記第２の半導体領域との間において少なくとも一箇所に、前記各第２の半導体層を貫いて隣接する前記第１の半導体層同士が連続する第１の半導体層連続部が設けられている半導体装置。
  2. 前記第１の半導体層連続部は、前記第１の半導体領域と前記第２の半導体領域との間の中央より前記第１の半導体領域に近い位置に形成されている請求項１に記載の半導体装置。
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