JP2008287266A - アクティブマトリクス基板、表示装置、テレビジョン受像機 - Google Patents

Abstract

【課題】基板に設けられる容量（例えば、保持容量や画素電極の電位制御用容量、あるいはそれらを兼用する容量）の容量値ばらつきを低減できるアクティブマトリクス基板を提供する。
【解決手段】各画素領域に、トランジスタと、該トランジスタに接続し、容量の一方電極として機能しうる容量電極とを備えたアクティブマトリクス基板であって、上記容量電極の下層にあって、上記容量の他方電極として機能しうる導電体を備え、各トランジスタのゲート電極および上記導電体を覆うゲート絶縁膜は、上記導電体と重畳する導電体上領域の中に、膜厚の小さくなった薄膜部を有しており、該薄膜部の少なくとも一部が上記容量電極と重畳している。
【選択図】図１

Description

本発明は、液晶表示装置等の表示装置に用いられるアクティブマトリクス基板に関する。

従来のアクティブマトリクス基板の平面図を図３０（特許文献１参照）に示す。同図に示されるように、各画素領域７５０において、その画素電極７５１の周囲を、走査信号を供給するための走査信号線７５２と、データ信号を供給するためのデータ信号線７５３とが互いに交差するように設けられている。また、これらの走査信号線７５２とデータ信号線７５３との交差部には、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）７５４が設けられている。ＴＦＴ７５４のゲート電極７５５には走査信号線７５２が接続されており、走査信号が入力されることによってＴＦＴ７５４のＯＮ／ＯＦＦが制御される。また、ＴＦＴ７５４のソース電極７６６にはデータ信号線７５３が接続されており、データ信号が入力される。さらに、ＴＦＴ７５４のドレイン電極７７７にはドレイン引き出し配線７５６が接続されている。

さらに、ＴＦＴオフ時の液晶層の自己放電やＴＦＴのオフ電流による画像信号の劣化を防止するため、画素領域７５０には、例えば環状に保持容量配線７５９が形成される。この保持容量配線７５９は、図３０に示されるように、画素電極７５１のエッジと重畳するように設けられる。ＴＦＴ７５４のドレイン電極７７７は画素電極７５１に接続され、画素電極７５１と保持容量配線７５９との間で保持容量が形成される。
特開平６−３０１０５９号公報（１９９４年１０月２８日公開）」 特開平７−２８７２５２号公報（１９９５年１０月３１日公開）」 特開２００４−７８１５７号公報（２００４年３月１１日公開）」 特開平６−３３２００９号公報（１９９４年１２月２日公開）」 再公表特許「ＷＯ９７／００４６３（１９９７年１月３日国際公開）」

ところで、アクティブマトリクス基板が大型化した近年では、１つの層（レイヤー）を形成するためのフォトリソグラフィ工程において、露光処理が複数回に分けて行われる。大型の基板全体を同時露光することは困難だからである。この場合、各露光処理で露光量が変化し、レジストパターンの線幅がばらつく、あるいはアライメントがずれるといった問題が生じる。レジストパターンの線幅のばらつき（例えば、保持容量配線やこれと容量を形成する電極の線幅のばらつき）は、保持容量の容量値のばらつきとなり、表示品位に影響する。図３０の構成では、保持容量配線７５９および画素電極７５１の仕上がり（線幅やアライメント）がばらつくと、表示品位に影響する。

また、上記特許文献２には、図３１（ａ）および図３１（ｂ）に示されるように、ソースライン９１０とゲートライン９０９の交差領域のみ、薄い層間絶縁膜９４１および厚い層間絶縁膜９４２の多層構造とし、他の部分は薄い層間絶縁膜９４１だけとする構成が開示されている。この構成においても、電荷蓄積用コンデンサの一方の電極９１２（もう一方の電極は画素電極９１１）上は、全体にわたって薄い層間絶縁膜９４１のみが設けられた構成となっているため、電極９１２の幅がばらつくと電荷蓄積用コンデンサの容量値が変化してしまう。

さらに、近年、保持容量配線の電位を外部から制御することによって１つの画素内に輝度の異なる領域（複数の副画素）を形成する構成が注目されている（例えば、上記特許文献３参照）。この構成では、保持容量を画素電極電位の制御用容量としても利用する。また、上記特許文献４・５には、複数の画素電極それぞれに、絶縁層を介して対向するコンデンサ電極を設け、各画素電極を容量結合することによって、画素電極ごとに異なる比率で電圧を印加する構成も開示されている。この構成でも、コンデンサを画素電極電位の制御用容量として利用する。これらの構成においては、保持容量あるいは画素電極の電位制御用容量の容量値ばらつきが表示品位の低下を招来する。

本発明は、上記課題に鑑みてなされたものであり、その目的は、基板に設けられる容量（例えば、保持容量や画素電極の電位制御用容量、あるいはそれらを兼用する容量）の容量値ばらつきを低減できるアクティブマトリクス基板を提供する点にある。

本発明に係るアクティブマトリクス基板は、各画素領域に、トランジスタと、該トランジスタに接続し、容量の一方電極として機能しうる容量電極とを備えたアクティブマトリクス基板であって、上記容量電極の下層にあって、上記容量の他方電極として機能しうる導電体と、該導電体を覆う絶縁膜とを備え、該絶縁膜は、導電体と重畳する導電体上領域の中に、膜厚の小さくなった薄膜部を有しており、該薄膜部の少なくとも一部が上記容量電極と重畳している。また、本アクティブマトリクス基板は、トランジスタと、導電体と、導電体を覆う絶縁膜と、該絶縁膜の上層にあって上記導電体と容量を形成する容量電極とを備え、該容量電極がトランジスタに接続されたアクティブマトリクス基板であって、上記絶縁膜は、容量電極および導電体と重畳する領域の一部の膜厚が小さくなっていることを特徴とする。

上記容量は、例えば、保持容量や画素電極電位の制御用容量あるいはこれらを兼用する容量として用いられる。

上記構成においては、上記導電体と容量電極との間に配される絶縁膜に、周囲より膜厚の小さくなった薄膜部を設ける。これにより、導電体と容量電極との重畳部分全体で容量値が決定される従来の構成と異なり、上記容量の容量値を、導電体と容量電極と薄膜部との重畳部分で支配的に決定できるようになる。

ここで、上記薄膜部は、絶縁膜の導電体上領域の中に設けられるため、導電体（例えば、保持容量配線）は、薄膜部に対してずれマージンをもつことになる。したがって、導電体の線幅が変動しても、あるいはアライメントがずれても、そのエッジが薄膜部にかからない範囲であれば容量値はほとんど変化しない。

このように、本アクティブマトリクス基板によれば、上記容量（保持容量や画素電極の電位制御用容量あるいはそれらの兼用容量等として設けられる容量）の容量値が基板内でばらつくことを抑制でき、本アクティブマトリクス基板を用いた表示装置において、その表示品位を向上させることができる。なお、上記絶縁膜は、例えば、トランジスタのゲート電極を覆うゲート絶縁膜であっても良いし、トランジスタのチャネル部分を覆う層間絶縁膜であっても良い。

本アクティブマトリクス基板においては、上記薄膜部は、導電体上領域の中央部分に局所的に形成されていることが好ましい。こうすれば、導電体の薄膜部に対するずれマージンを拡大させることができる。

本アクティブマトリクス基板においては、上記薄膜部の全部が上記容量電極と重畳していることが好ましい。こうすれば、容量電極は、薄膜部に対してずれマージンをもつことになり、容量電極の形成幅が変動しても、あるいはアライメントがずれても、そのエッジが薄膜部にかからない範囲であれば容量はほとんど変化しない。これにより、本アクティブマトリクス基板を用いた表示装置において、その表示品位を一層向上させることができる。

本アクティブマトリクス基板においては、上記容量電極は、トランジスタのドレイン電極に接続された画素電極であっても良い。また、上記容量電極は、トランジスタのドレイン電極から引き出されたドレイン引き出し電極であっても良い。また、上記導電体は保持容量配線の一部であっても良い。また、上記導電体は、走査方向の前段あるいは後段にあたる走査信号線の一部であっても良い。

本アクティブマトリクス基板においては、上記薄膜部上に、上記トランジスタのチャネル部分を覆う第１の層間絶縁膜を介して画素電極が形成されていても良い。

本アクティブマトリクス基板においては、薄膜部上に、ドレイン引き出し電極が直接形成されていても良い。また、薄膜部上に、半導体層を介して上記ドレイン引き出し電極が形成されていても良い。この場合、薄膜部上に、上記ドレイン引き出し電極と画素電極とが接触するコンタクトホールが形成されていても良いし、さらに、コンタクトホール以外の部分では、画素電極とゲート絶縁膜との間に、上記トランジスタのチャネル部分を覆う第１の層間絶縁膜と、上記薄膜部より膜厚の大きな第２の層間絶縁膜とが配されていても良い。

本アクティブマトリクス基板においては、上記ゲート絶縁膜は複数のゲート絶縁層からなり、上記薄膜部においては少なくとも１つのゲート絶縁層が薄く形成されていても構わない。

本アクティブマトリクス基板においては、上記ゲート絶縁膜は複数のゲート絶縁層からなり、薄膜部において１以上のゲート絶縁層を有し、他の部分においてそれより多いゲート絶縁層を有する構成とすることもできる。この場合、有機物を含むゲート絶縁層を備えて構成しても良い。また、少なくとも１つのゲート絶縁層が平坦化膜としても良い。こうすれば、走査信号線およびデータ信号線の交差部の段差が小さくなり、データ信号線が走査信号線を乗り越える段差が軽減されるため、信号線交差部におけるデータ信号線の断線が発生し難くなる。また、例えば、ゲート絶縁層の１つにＳｉＮｘ（窒化シリコン）膜を用いる場合、ゲート電極のテーパ部における緻密さがその他の領域より低下（膜質が低下）し、静電気によるＳｉＮｘの破壊が発生しやすい。ここで、複数のゲート絶縁層のいずれかに平坦化膜を用いれば、上記テーパ部においても絶縁膜の厚みを確保することができ、ＳｉＮｘ膜の破壊を防止できる。

本アクティブマトリクス基板においては、上記ゲート絶縁膜が有機物を含むゲート絶縁層を備えても良い。この場合、この有機物を含むゲート絶縁層の厚みが、１．０〔μｍ〕以上５．０〔μｍ〕以下であることが好ましい。

また、上記他の部分においては、最下層のゲート絶縁層を平坦化膜とすることが好ましい。さらに、上記平坦化膜の基板面に接する部分の厚みが、基板面に形成されるゲート電極の厚みよりも大きいことが好ましい。こうすれば、平坦化効果が向上し、各信号線間短絡の発生を一層抑制することができる。また、データ信号線の断線もより発生し難くなる。

また、この最下層のゲート絶縁層を、スピンオンガラス（ＳＯＧ）材料からなる平坦化膜（ＳＯＧ膜）とすることが好ましい。こうすれば、第１ゲート絶縁層としてのＳＯＧ膜上に、第２の絶縁層、高抵抗半導体層、および低抵抗半導体層をＣＶＤ法などにより連続して成膜することができる。これにより、製造工程の短縮が可能となる。この場合、上記薄膜部ではＳＯＧ膜を抜いておき、他の部分の最下層にＳＯＧ膜を形成する構成とすることもできる。また、ゲート絶縁膜における上記薄膜部のエッジ近傍を順テーパ形状とすれば、その上層に形成される各電極が断線しにくくなる。

また、本アクティブマトリクス基板においては、ゲート絶縁膜上にトランジスタのチャネル部分を覆う第１の層間絶縁膜が設けられ、薄膜部以外の部分におけるゲート絶縁膜および第１の層間絶縁膜の厚みの和が、１．６５〔μｍ〕以上５．６５〔μｍ〕以下であっても良い。

また、本アクティブマトリクス基板においては、上記導電体は、上記画素電極のエッジと重なるように環状に形成された保持容量配線であっても良い。また、本アクティブマトリクス基板においては、上記容量電極として画素電極を備えるとともに、該画素電極は、トランジスタのソース電極に接続するデータ信号線に沿うようなエッジとこれに対向するようなエッジとを有しており、上記保持容量配線が、上記２つのエッジそれぞれと重畳するように形成されていても良い。

上記構成によれば、画素電極あるいは薄膜部のズレに対して画素電極および薄膜部の重なり部分の面積が補償され、保持容量の容量値が変化しにくい。また、保持容量配線は、画素電極のエッジのうちデータ信号線に沿うようなエッジとこれに対向するエッジとに重なるように形成されているため、その電界遮蔽効果によって画素電極およびデータ信号線間の寄生容量を低減することもできる。

また、本アクティブマトリクス基板においては、上記容量電極として第１の画素電極を備えるとともに、上記導電体と容量をなす第２の画素電極を備え、上記第１の画素電極および導電体がなす容量と該導電体および上記第２の画素電極がなす容量とが直列に接続されていても構わない。この場合、上記トランジスタのドレイン電極と上記導電体とが同一材料で形成することもできる。

本発明に係るアクティブマトリクス基板は、上記課題を解決するために、各画素領域に、第１および第２のトランジスタと、第１のトランジスタに接続し、第１の容量の一方電極として機能しうる第１の容量電極と、第２のトランジスタに接続し、第２の容量の一方電極として機能しうる第２の容量電極と、を備えたアクティブマトリクス基板であって、上記第１の容量電極より下層にあって、上記第１の容量の他方電極として機能しうる第１の導電体と、上記第２の容量電極より下層にあって、上記第２の容量の他方電極として機能しうる第２の導電体とを備え、各トランジスタのゲート電極および各導電体を覆うゲート絶縁膜は、第１の導電体と重畳する第１の導電体上領域の中に膜厚の小さくなった第１の薄膜部を有するとともに、第２の導電体と重畳する第２の導電体上領域の中に膜厚の小さくなった第２の薄膜部を有し、上記第１の薄膜部の少なくとも一部が第１の容量電極と重畳し、第２の薄膜部の少なくとも一部が第２の容量電極と重畳していることを特徴とする。

上記構成によれば、上記第１の薄膜部は、ゲート絶縁膜における第１の導電体上領域の中に設けられるため、第１の導電体（例えば、保持容量配線）は、第１の薄膜部に対してずれマージンをもつことになる。したがって、第１の導電体の線幅が変動しても、あるいはアライメントがずれても、そのエッジが第１の薄膜部にかからない範囲であれば第１の容量の容量値はほとんど変化しない。同様に、上記第２の薄膜部は、ゲート絶縁膜における第２の導電体上領域の中に設けられるため、第２の導電体（例えば、保持容量配線）は、第２の薄膜部に対してずれマージンをもつことになる。したがって、第２の導電体の線幅が変動しても、あるいはアライメントがずれても、そのエッジが第２の薄膜部にかからない範囲であれば第２の容量の容量値はほとんど変化しない。

このように、本アクティブマトリクス基板によれば、第１および第２の容量（保持容量や画素電極の電位制御用容量あるいはそれらの兼用容量等として設けられる容量）の容量値が基板内でばらつくことを抑制でき、本アクティブマトリクス基板を用いた表示装置において、その表示品位を向上させることができる。

注目すべきは、上記構成が、第１および第２の画素電極の電位を第１および第２の容量を用いて積極的に制御するマルチピクセル駆動に好適である点である。上記のようなマルチピクセル駆動を行う表示装置に所定中間調を表示させると、（アクティブマトリクス基板製造時に、各露光処理で露光量が変化し、レジストパターンの線幅がばらつくあるいはアライメントがずれることによって、容量電極と導電体とで形成される容量の容量値が基板内でばらつき）各露光領域に対応した表示エリアごとに輝度の差が生じるという問題があったが、本構成を用いれば、第１および第２の容量の容量値が基板内でばらつくことを効果的に抑制できるため、上記問題を解消することができる。

本アクティブマトリクス基板においては、上記第１の薄膜部は、上記第１の導電体上領域の中央部分に局所的に形成され、上記第２の薄膜部は、上記第２の導電体上領域の中央部分に局所的に形成されていても良い。こうすれば、第１の導電体の、第１の薄膜部に対するずれマージン、および第２の導電体の、第２の薄膜部に対するずれマージンを拡大させることができる。

本アクティブマトリクス基板においては、上記第１の薄膜部の全体が第１の容量電極と重畳し、第２の薄膜部の全体が第２の容量電極と重畳していることが好ましい。こうすれば、第１の容量電極は、第１の薄膜部に対してずれマージンをもつことになり、第１の容量電極の形成幅が変動しても、あるいはアライメントがずれても、そのエッジが第１の薄膜部にかからない範囲であれば第１の容量はほとんど変化しない。第２の容量電極および第２の薄膜部についても同様である。これにより、本アクティブマトリクス基板を用いた表示装置において、その表示品位を一層向上させることができる。

本アクティブマトリクス基板においては、上記第１の容量電極は、第１のトランジスタのドレイン電極に接続する第１の画素電極であり、上記第２の容量電極は、第２のトランジスタのドレイン電極に接続する第２の画素電極であり、第１および第２の画素電極が１つの画素領域に形成されていても良い。また、上記第１の容量電極は、第１のトランジスタのドレイン電極から引き出された第１のドレイン引き出し電極であり、上記第２の容量電極は、第２のトランジスタのドレイン電極から引き出された第２のドレイン引き出し電極であっても良い。

本アクティブマトリクス基板においては、上記第１および第２の導電体はそれぞれ第１および第２の保持容量配線の一部であるとともに、各保持容量配線を個別に電位制御することができ、この電位制御によって上記第１および第２の画素電極の電位を個別に制御する構成とすることが好ましい。また、各画素領域に、上記第１のトランジスタのドレイン電極に接続する第１の画素電極と、上記第２のトランジスタのドレイン電極に接続する第２の画素電極とを備え、上記第１および第２の導電体はそれぞれ第１および第２の保持容量配線の一部であるとともに、各保持容量配線を個別に電位制御することができ、この電位制御によって上記第１および第２の画素電極の電位を個別に制御する構成とすることが好ましい。

このように、各保持容量配線を個別に電位制御することで第１および第２の画素電極の電位を個別に制御でき、１つの画素領域に輝度の異なる２つの領域を形成する（いわゆるマルチピクセル駆動を行う）ことができる。上記構成では、第１および第２の容量（保持容量および画素電極の電位制御用容量の兼用容量）の容量値が基板内でばらつくことを抑制できるため、マルチピクセル駆動を行う表示装置において、その表示品位を向上させることができる。この場合、各保持容量配線は、各トランジスタがオフされた後に電位が上昇あるいは降下するとともにその状態が、次フレームで該トランジスタがオフされるまで続くように電位制御されても良い。すなわち、上記第１の保持容量配線が、上記各トランジスタがオフされた後に電位が上昇してその状態が次フレームで上記各トランジスタがオフされるまで続くように電位制御されるとともに、上記第２の保持容量配線が、上記各トランジスタがオフされた後に電位が下降してその状態が次フレームで上記各トランジスタがオフされるまで続くように電位制御されるか、あるいは、上記第１の保持容量配線が、上記各トランジスタがオフされた後に電位が下降してその状態が次フレームで上記各トランジスタがオフされるまで続くように電位制御されるとともに、上記第２の保持容量配線が、上記各トランジスタがオフされた後に電位が上昇してその状態が次フレームで上記各トランジスタがオフされるまで続くように電位制御される。こうすれば、各保持容量配線の電位波形のなまりがドレイン電極の実効電位に与える影響が小さくなり、輝度ムラの低減に有効である。なお、上記第１の保持容量配線の電位が上昇するのと、第２の保持容量配線の電位が下降するのとが一水平期間ずれているか、あるいは、上記第１の保持容量配線の電位が下降するのと、第２の保持容量配線の電位が上昇するのとが一水平期間ずれてもよい。

本アクティブマトリクス基板においては、上記第１および第２の薄膜部上にはそれぞれ、直接、あるいは半導体層を介して、あるいは各トランジスタのチャネル部分を覆う第１の層間絶縁膜を介して、第１および第２の容量電極が形成されていても良い。

本アクティブマトリクス基板においては、上記ゲート絶縁膜は複数のゲート絶縁層からなり、上記第１および第２の薄膜部において１以上のゲート絶縁層を有し、他の部分においてそれより多いゲート絶縁層を有していても良い。また、上記他の部分には最下層のゲート絶縁層としてスピンオンガラス（ＳＯＧ）材料からなるＳＯＧ膜が形成される一方で、上記第１および第２の薄膜部では該ＳＯＧ膜が形成されていない構成であっても良い。

本アクティブマトリクス基板においては、上記ゲート絶縁層は、第１および第２のトランジスタが有する半導体層と重畳する領域にも膜厚の小さくなった薄膜部を有していても良い。

本アクティブマトリクス基板は、上記絶縁膜が、膜厚が小さくなった部分以外でＳＯＧ（スピンオンガラス）材料からなる絶縁層を含む一方で、膜厚が小さくなった部分では該ＳＯＧ材料からなる絶縁層を含まない構成とすることができる。

また、本アクティブマトリクス基板は、上記絶縁膜はトランジスタのゲート電極を覆うゲート絶縁膜であり、上記導電体は保持容量配線であり、上記容量電極は、トランジスタのドレイン電極に接続された画素電極あるいはトランジスタのドレイン電極から引き出されたドレイン引き出し電極である構成とすることができる。

また、本発明の表示装置は、上記アクティブマトリクス基板を備えることを特徴とする。

また、本発明のテレビジョン受像機は、上記表示装置と、テレビジョン放送を受信するチューナ部とを備えていることを特徴とする。

本アクティブマトリクス基板は、トランジスタと、導電体と、導電体を覆う絶縁膜と、該絶縁膜の上層にあって上記導電体と容量を形成する容量電極とを備え、該容量電極がトランジスタに接続されたアクティブマトリクス基板であって、上記絶縁膜は、容量電極および導電体と重畳する領域の一部においてその膜厚が小さくなっていることを特徴とする。この場合、上記絶縁膜は、膜厚が小さくなった部分以外でＳＯＧ（スピンオンガラス）材料からなる絶縁層を含む一方、膜厚が小さくなった部分では該ＳＯＧ材料からなる絶縁層を含まない構成とすることもできる。また、上記絶縁膜はトランジスタのゲート電極を覆うゲート絶縁膜であり、上記導電体は保持容量配線であり、上記容量電極は、トランジスタのドレイン電極に接続された画素電極であるか、あるいはトランジスタのドレイン電極から引き出されたドレイン引き出し電極である構成とすることもできる。本アクティブマトリクス基板は、トランジスタに電気的に接続された容量電極と、該容量電極と容量を形成する導電体と、上記容量電極の下層に配され、上記導電体およびトランジスタのゲート電極を覆うゲート絶縁膜とを備え、上記ゲート絶縁膜には、複数のゲート絶縁層からなる厚膜部と、導電体と重畳する領域の中に位置し、厚膜部における複数のゲート絶縁層の少なくとも１つが除去あるいは薄くされた薄膜部とが含まれ、該薄膜部の少なくとも一部が上記容量電極と重畳していることを特徴とする。この場合、上記ゲート絶縁層には、トランジスタの半導体層と重畳する領域の中に位置し、厚膜部における複数のゲート絶縁層の少なくとも１つが除去あるいは薄くされた薄膜部が含まれる構成とすることもできる。本アクティブマトリクス基板は、トランジスタに接続された画素電極と、上記トランジスタのドレイン電極と同層に形成され、該画素電極と容量を形成する導電体と、上記画素電極の下層で導電体の上層となる層に配された絶縁膜とを備え、上記絶縁膜は、導電体と重畳する領域の中に、膜厚の小さくなった薄膜部を有し、薄膜部の少なくとも一部が上記画素電極と重畳していることを特徴とする。この場合、上記絶縁膜は、上記トランジスタのチャネルを覆う層間絶縁膜である構成とすることもできる。本アクティブマトリクス基板は、トランジスタに接続された画素電極と、これに隣接する画素電極と、上記トランジスタのドレイン電極と同層に形成され、これら２つの画素電極それぞれと容量を形成する導電体と、上記２つの画素電極の下層で導電体の上層となる層に配された絶縁膜とを備え、上記絶縁膜は、導電体と重畳する領域の中に、膜厚の小さくなった薄膜部を有し、該薄膜部は、上記２つの画素電極の少なくとも一方と重なっていることを特徴とする。この場合、上記２つの画素電極の一方および上記導電体がなす容量と、他方および該導電体がなす容量とが直列に接続されている構成とすることもできる。また、上記トランジスタのドレイン電極と上記導電体とが同一材料で形成されている構成とすることもできる。本アクティブマトリクス基板は、各画素領域に、第１のトランジスタに電気的に接続された第１の容量電極と、第２のトランジスタに電気的に接続された第２の容量電極とが設けられたアクティブマトリクス基板であって、第１の容量電極と容量を形成する第１の導電体と、第２の容量電極と容量を形成する第２の導電体と、上記第１および第２の容量電極の下層に配され、第１および第２のトランジスタのゲート電極並びに第１および第２の導電体を覆うゲート絶縁膜とを備え、上記ゲート絶縁膜には、複数のゲート絶縁層からなる厚膜部と、第１の導電体と重畳する領域の中に位置し、厚膜部における複数のゲート絶縁層の少なくとも１つが除去あるいは薄くされた第１の薄膜部と、第２の導電体と重畳する領域の中に位置し、厚膜部における複数のゲート絶縁層の少なくとも１つが除去あるいは薄くされた第２の薄膜部とが含まれ、該第１の薄膜部の少なくとも一部が上記第１の容量電極と重畳し、第２の薄膜部の少なくとも一部が上記第２の容量電極と重畳していることを特徴とする。

以上のように、本アクティブマトリクス基板によれば、上記容量（保持容量や画素電極の電位制御用容量あるいはそれらの兼用容量等として設けられる容量）の容量値が基板内でばらつくことを抑制でき、本アクティブマトリクス基板を用いた表示装置において、その表示品位を向上させることができる。

〔実施の形態１〕
本発明の実施の形態１について図１〜図４および図９に基づいて説明すれば以下のとおりである。

図１は、本実施の形態に係るアクティブマトリクス基板の概略構成を示す平面図である。同図に示されるように、本アクティブマトリクス基板はマルチピクセル駆動用であり、１つの画素領域１０に、第１のＴＦＴ（薄膜トランジスタ）１２ａ、第２のＴＦＴ１２ｂ、第１の画素電極１７ａ、第２の画素電極１７ｂ、第１のコンタクトホール１１ａ、および第２のコンタクトホール１１ｂを備える。

また、本アクティブマトリクス基板には、互いに直交するように図中左右方向に形成された走査信号線１６および図中上下方向に形成されたデータ信号線１５を備える。画素領域１０内においては、上半分に第１の画素電極１７ａが設けられるとともに下半分に第２の画素電極１７ｂが設けられ、中央部を走査信号線１６が横切っている。この走査信号線１６は、第１の画素電極１７ａ（図１でいえば、第１の画素電極１７ａの下部）および第２の画素電極１７ｂ（図１でいえば、第２の画素電極１７ｂの上部）に重畳する。また、データ信号線１５は、第１および第２の画素電極（１７ａ・１７ｂ）の左側エッジと重なるように形成されている。データ信号線１５および走査信号線１６の交点近傍には、第１および第２のＴＦＴ１２ａ・１２ｂが形成される。

第１のＴＦＴ１２ａは、ソース電極９と第１のドレイン電極８ａとを備え、そのゲート電極は走査信号線１６の一部である。また、第１のＴＦＴ１２ｂは、ソース電極９と第２のドレイン電極８ｂとを備え、そのゲート電極は走査信号線１６の一部である。このように、第１および第２のＴＦＴ１２ａ・１２ｂは、ソース電極およびゲート電極を共有する。ソース電極９はデータ信号線１５に接続され、第１のドレイン電極８ａがコンタクトホール１１ａを介して画素電極１７ａに接続される。また、第２のドレイン電極８ｂがコンタクトホール１１ｂを介して第２の画素電極１７ｂに接続される。第１および第２の画素電極１７ａ・１７ｂはＩＴＯ等の透明電極であり、本アクティブマトリクス基板下からの光（バックライト光）を透過させる。

本アクティブマトリクス基板には、基板面上に形成され、図中左右方向に走る第１および第２の保持容量配線５２ａ・５２ｂを備える。第１の保持容量配線５２ａは、第１の画素電極１７ａ（図１でいえば、第１の画素電極１７ａの上部）と重畳し、第２の保持容量配線５２ｂは、第１の画素電極１７ｂ（図１でいえば、第２の画素電極１７ｂの下部）と重畳している。

そして、第１の画素電極１７ａは容量Ｃ１の一方電極として機能し、第１の保持容量配線５２ａは該容量Ｃ１の他方電極として機能する。同様に、第２の画素電極１７ｂは容量Ｃ２の一方電極として機能し、第２の保持容量配線５２ｂは該容量Ｃ２の他方電極として機能する。これら容量Ｃ１・Ｃ２はそれぞれ、保持容量および画素電極電位の制御用容量としての機能を兼ね備える。

すなわち、本アクティブマトリクス基板では、データ信号線１５からのデータ（信号電位）が、各ＴＦＴ（１２ａ・１２ｂ）の共通ソース電極９と、第１および第２のドレイン電極８ａ・８ｂとを介して、第１および第２の画素電極１７ａ・１７ｂそれぞれに与えられるが、第１および第２の保持容量配線５２ａ・５２ｂには互いに逆位相の信号電圧が印加されており、第１および第２の画素電極１７ａ・１７ｂそれぞれが異なる電位に制御される（後に詳述）。これにより、１つの画素１０内に明るい領域と暗い領域とを形成でき、面積階調によって中間調を表現することができる。この結果、斜め視角における白浮きを改善できる等、表示品位を高められる。なお、保持容量とは、各画素電極（１７ａ・１７ｂ）に次のデータ信号が入力されるまでの間、各画素電極（１７ａ・１７ｂ）に書き込まれた電位を保持する補助的な容量である。

アクティブマトリクス基板には走査信号線（各トランジスタのゲート電極）および保持容量配線を覆うゲート絶縁膜が設けられているため、ゲート絶縁膜は、第１の保持容量配線５２ａと重畳する第１の導電体上領域３８ａと、第２の保持容量配線５２ｂと重畳する第２の導電体上領域３８ｂとを有することになる。

本実施の形態では、ゲート絶縁膜の第１の導電体上領域３８ａ内に、周囲より膜厚の小さくなった第１の薄膜部３１ａを形成する。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、第１の薄膜部３１ａが形成される。より詳細には、第１の薄膜部３１ａは、左右方向を長手方向とする長方形形状であり、第１の導電体上領域３８ａが第１の画素電極１７ａと重畳する領域の中に形成されている。すなわち、第１の薄膜部３１ａ全体が第１の画素電極１７ａと重畳する。また、ゲート絶縁膜の第２の導電体上領域３８ｂ内に、膜厚の小さくなった第２の薄膜部３１ｂを形成する。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、第２の薄膜部３１ｂが形成される。より詳細には、第２の薄膜部３１ｂは、走査信号線方向を長手方向とする長方形形状であり、第２の導電体上領域３８ｂが第２の画素電極１７ｂと重畳する領域内に形成される。すなわち、第２の薄膜部３１ｂ全体が第２の画素電極１７ｂと重畳する。

なお、本実施の形態では、図１に示すように、第１および第２のＴＦＴ１２ａ・１２ｂの特性を向上させるため、各ＴＦＴのチャネル下領域にも薄膜部３１ｔ（第１あるいは第２の薄膜部と同様の構成）が設けられている。

図２は、図１に示すＡ１−Ａ２線矢視断面図である。図１・２に示されるように、ガラス基板２０上に第１の保持容量配線５２ａが形成され、（走査信号線１６を覆う）ゲート絶縁膜４０は、ガラス基板面および第１の保持容量配線５２ａを覆っている。このゲート絶縁膜４０上には、第１および第２のＴＦＴ１２ａ・１２ｂのチャネル部を覆う第１の層間絶縁膜２５および第１の画素電極１７ａがこの順に形成されている。ゲート絶縁膜は、ＳＯＧ材料からなる第１ゲート絶縁層２１と、ＳｉＮｘからなる第２ゲート絶縁層２２とを備えるが、第１の導電体上領域３８ａの一部分は第１のゲート絶縁層２１が除去され、第１の薄膜部３１ａとなっている。この第１の薄膜部３１ａ上には、第１の層間絶縁膜２５を介して第１の画素電極１７ａが形成される。

このように、ゲート絶縁膜のうち、第１の保持容量配線５２ａと第１の画素電極１７ａとの間に位置する部分の一部を薄く形成する（第１の薄膜部３１ａを形成する）ことで、上記容量Ｃ１の容量値を、第１の保持容量配線５２ａおよび第１の薄膜部３１ａの重畳部分８８ａで支配的に決定できるようになる。同様に、ゲート絶縁膜のうち、第２の保持容量配線５２ｂと第２の画素電極１７ｂとの間に位置する部分の一部を薄く形成する（第２の薄膜部３１ｂを形成する）ことで、上記容量Ｃ２の容量値を、第２の保持容量配線５２ｂおよび第２の薄膜部３１ｂの重畳部分で支配的に決定できるようになる。

ここで、第１の薄膜部３１ａ全体が、ゲート絶縁膜における第１の導電体上領域３８ａの中に設けられるため、第１の保持容量配線５２ａは、第１の薄膜部３１ａに対してズレマージンをもつことになる。したがって、第１の保持容量配線５２ａの線幅が変動しても、あるいはアライメントがずれても、そのエッジが第１の薄膜部３１ａにかからない範囲であれば容量Ｃ１の容量値はほとんど変化しない。

加えて、第１の薄膜部３１ａは、ゲート絶縁膜が第１の画素電極１７ａと重畳する領域の中に設けられている（すなわち、第１の薄膜部３１ａ全体が第１の画素電極１７ａと重畳する）ため、第１の画素電極１７ａは、第１の薄膜部３１ａに対してズレマージンを持つことになる。したがって、第１の画素電極１７ａの形成幅が変動しても、あるいはアライメントがずれても、そのエッジが第１の薄膜部３１ａにかからない範囲であれば容量Ｃ１はほとんど変化しない。

これにより、本アクティブマトリクス基板によれば、容量Ｃ１の容量値、ひいては第１の画素電極１７ａ電位制御量が基板内でばらつくことを抑制でき、本アクティブマトリクス基板を用いた表示装置において、その表示品位を向上させることができる。すなわち、Ｃｓ制御（保持容量配線による制御）でマルチピクセル駆動を行う表示装置に所定中間調を表示させると、（アクティブマトリクス基板製造時に、各露光処理で露光量が変化し、レジストパターンの線幅がばらつく、あるいはアライメントがずれることによって、保持容量配線と画素電極とで形成される容量の容量値が基板内でばらつき）各露光処理に対応した露光領域（表示エリア）ごとに輝度の差が生じるという問題があるが、本実施の形態によれば、容量Ｃ１の容量値が基板内でばらつくことを効果的に抑制できるため、上記問題を解消することができる。

同様に、第２の薄膜部３１ｂは、ゲート絶縁膜における第２の導電体上領域３８ｂの中に設けられるため、第２の保持容量配線５２ｂは、第２の薄膜部３１ｂに対してズレマージンをもつことになる。したがって、第２の保持容量配線５２ｂの線幅が変動しても、あるいはアライメントがずれても、そのエッジが第２の薄膜部３１ｂにかからない範囲であれば容量Ｃ２の容量値はほとんど変化しない。

加えて、第２の薄膜部３１ｂは、ゲート絶縁膜が第２の画素電極１７ｂと重畳する領域の中に設けられていることにもなるため、第２の画素電極１７ｂは、第２の薄膜部３１ｂに対してズレマージンを持つことになる。したがって、第２の画素電極１７ｂの形成幅が変動しても、あるいはアライメントがずれても、そのエッジが第２の薄膜部３１ｂにかからない範囲であれば容量Ｃ２はほとんど変化しない。

以上から、本アクティブマトリクス基板によれば、容量Ｃ２の容量値、ひいては第２の画素電極１７ｂ電位制御量が基板内でばらつくことを抑制でき、本アクティブマトリクス基板を用いた表示装置において、その表示品位を向上させることができる。すなわち、本実施の形態によれば、容量Ｃ２の容量値が基板内でばらつくことを効果的に抑制できるため、Ｃｓ制御でマルチピクセル駆動を行う表示装置に所定中間調を表示させると各露光処理に対応した表示エリアごとに輝度の差が生じるという上記問題を解消することができる。

なお、各保持容量配線５２ａ・５２ｂおよび走査信号線１６（ゲート電極）は、例えば、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属またはこれら金属の合金からなる単層膜または積層膜とすることができる。この保持容量配線および走査信号線（ゲート電極）の膜厚は、例えば、１００ｎｍ〜３００ｎｍ（１０００Å〜３０００Å）の程度とすればよい。

第１ゲート絶縁層２１としては、絶縁性の材料（例えば、有機物を含む材料）を用いることが可能であるが、例えば、スピンオンガラス（ＳＯＧ）材料を用いることができる。ＳＯＧ材料とは、スピンコート法などの塗布法によってガラス膜（シリカ膜）を形成し得る材料のことである。ＳＯＧ材料の中でも、例えば有機成分を含むスピンオンガラス材料（いわゆる有機ＳＯＧ材料）を好適に用いることができる。有機ＳＯＧ材料としては、特に、Ｓｉ−Ｏ−Ｃ結合を骨格とするＳＯＧ材料や、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料を好適に用いることができる。有機ＳＯＧ材料は、比誘電率が低く、容易に厚い膜を形成することができる材料である。このため、有機ＳＯＧ材料を用いることによって、第１ゲート絶縁層２１の比誘電率を低くし、第１ゲート絶縁層２１を厚く形成することが容易になるとともに平坦化も可能になる。本実施の形態では、第１ゲート絶縁層２１の厚さを、１．５μｍ〜２．０μｍ程度としている。なお、有機物を含む材料としては上記ＳＯＧ材料のほか、アクリル系樹脂材料、エポキシ系樹脂、ポリイミド系樹脂、ポリウレタン系樹脂、ポリシロキサン系樹脂、ノボラック系樹脂などがある。

なお、上記Ｓｉ−Ｏ−Ｃ結合を有するＳＯＧ材料としては、例えば、特開２００１−９８２２４号公報や特開平６−２４０４５５号公報に開示されている材料や、ＩＤＷ’０３予稿集第６１７頁に開示されている東レ・ダウコーニング・シリコーン株式会社製ＤＤ１１００を挙げることができる。また、Ｓｉ−Ｃ結合を骨格とするＳＯＧ材料としては、例えば、特開平１０−１０２００３号公報に開示されている材料を挙げることができる。

また、第１ゲート絶縁層２１に、シリカフィラーを含む有機ＳＯＧ材料を用いることもできる。この場合、有機ＳＯＧ材料から形成された基材中にシリカフィラーを分散させた構成とすることが好ましい。こうすれば、基板２０が大型化しても、第１ゲート絶縁層２１を、クラックを発生させることなく形成することができる。なお、シリカフィラーの粒径は、例えば、１０ｎｍ〜３０ｎｍであり、その混入比率は、２０体積％〜８０体積％である。シリカフィラーを含む有機ＳＯＧ材料としては、例えば、触媒化学社製ＬＮＴ−０２５を用いることができる。

第２ゲート絶縁層２２は、第１ゲート絶縁層２１上に形成された絶縁性の膜である。本実施の形態では、第２ゲート絶縁層２２は窒化シリコン（ＳｉＮｘ）からなる膜であり、その窒化シリコン膜の厚さは３００ｎｍ〜５００ｎｍ（３０００Å〜５０００Å）程度となっている。

また、データ信号線１５、ソース電極９、ドレイン電極８（図１参照）は、例えば、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属またはこれら金属の合金からなる単層膜または積層膜とすることができる。これらの膜厚は、１００ｎｍ〜３００ｎｍ（１０００Å〜３０００Å）の程度とすればよい。

また、第１の層間絶縁膜２５（チャネル保護膜）としては、窒化シリコン、酸化シリコン等の無機絶縁膜または、それらの積層膜等が用いられる。本実施の形態では２００ｎｍ〜５００ｎｍ（２０００Å〜５０００Å）程度の膜厚の窒化シリコンを用いている。

また、第１の層間絶縁膜２５上に形成される第１および第２の画素電極１７ａ・１７ｂは、例えば、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズ等の透明性を有する導電膜からなっており、膜厚は１００ｎｍ〜２００ｎｍ（１０００Å〜２０００Å）程度である。

以下に、本アクティブマトリクス基板の製造方法の一例を、図２を用いて説明しておく。

まず、透明絶縁性基板２０上にチタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属またはこれら金属の合金をスパッタリング法等の方法にて成膜する。そして、この金属膜または合金膜をフォトエッチング法等にて必要な形状にパターン形成することによって、保持容量配線５２ａおよび走査信号線（各ＴＦＴのゲート電極）が形成される。

次いで、スピンコート法を用いて、保持容量配線５２ａおよび走査信号線（ゲート電極）の上を覆うようにＳＯＧ材料等を塗布する。これにより、第１ゲート絶縁層２１（平坦化膜）が形成される。そして、第１ゲート絶縁層２１上にフォトレジストを塗布した後に、フォトマスクを用いて露光を行い、その後、現像を施す。次いで、ドライエッチングを行うことにより、第１ゲート絶縁層２１を除去する。ドライエッチングは、例えば、四フッ化水素（ＣＦ_４）と酸素（Ｏ_２）との混合ガスを用いて行うことができる。このとき、四フッ化水素（ＣＦ_４）と酸素（Ｏ_２）との混合比率を調整することで、第１ゲート絶縁層除去部分のエッジ近傍を順テーパ形状にすることができる。

このように第１ゲート絶縁層２１をパターニングすることで、図２の薄膜部３１ａを形成することができる。

本実施の形態では、（ゲート絶縁膜４０の）第１の導電体上領域３８ａ内に、第１の薄膜部３１ａを設けている。また、第１および第２のＴＦＴ１２ａ・１２ｂ（図１参照）の特性を向上させるため、各ＴＦＴのチャネル下領域にも薄膜部３１ｔを設けている。

続いて、第２ゲート絶縁層２２、半導体層（高抵抗半導体層および低抵抗半導体層）をプラズマＣＶＤ（化学的気相成長法）等によって連続して成膜した後に、フォトエッチング法等によってパターン形成する。

次いで、データ信号線、ソース電極、ドレイン電極を形成する。これらは全て同一工程により形成することができる。具体的には、チタン、クロム、アルミニウム、モリブデン、タンタル、タングステン、銅等の金属またはこれら金属の合金をスパッタリング法等の方法にて成膜し、この金属膜または合金膜をフォトエッチング法等にて必要な形状にパターニングする。

そして、アモルファスシリコン膜等の高抵抗半導体層（ｉ層）、ｎ＋アモルファスシリコン膜等の低抵抗半導体層（ｎ＋層）に対して、データ信号線、ソース電極、およびドレイン電極のパターンをマスクにし、ドライエッチングにてチャネルエッチングを行う。このプロセスにてｉ層の膜厚が最適化され、第１および第２のＴＦＴ１２ａ・１２ｂ（図１参照）が形成される。すなわち、データ信号線、ソース電極およびドレイン電極にて覆われていない半導体層がエッチング除去され、各ＴＦＴの能力に必要なｉ層膜厚が残される。

次いで、ＴＦＴのチャネルを保護する（チャネルを覆う）第１の層間絶縁膜２５を形成する。本実施の形態では、プラズマＣＶＤ法等を用いて、窒化シリコン、酸化シリコン等の無機絶縁膜を成膜した。

また、コンタクトホール１１ａ・１１ｂ（図１参照）は、例えば、感光性レジストをフォトリソグラフィ法（露光および現像）によりパターニングし、エッチングすることによって形成できる。

さらに、第１の層間絶縁膜２５上に、ＩＴＯ、ＩＺＯ、酸化亜鉛、酸化スズ等の透明性を有する導電膜をスパッタリング法等の方法によって成膜し、これをフォトエッチング法等の方法にて必要な形状にパターンすることで、第１の画素電極１７ａが形成できる。これにより、本アクティブマトリクス基板が製造される。

なお、本アクティブマトリクス基板は、図３・４に示すように、第１の薄膜部４１ａの一部が第１の画素電極１７ａと重畳し、第２の薄膜部４１ｂの一部が第２の画素電極１７ｂと重畳する構成とすることもできる。なお他の構成は図１・２と同様である。

図３・４に示すアクティブマトリクス基板においても、第１の薄膜部４１ａ全体が、ゲート絶縁膜における第１の導電体上領域３８ａの中に設けられるため、第１の保持容量配線５２ａは、第１の薄膜部４１ａに対してズレマージンをもつことになる。したがって、第１の保持容量配線５２ａの線幅が変動しても、あるいはアライメントがずれても、そのエッジが第１の薄膜部４１ａにかからない範囲であれば、第１の画素電極１７ａおよび第１の保持容量配線５２ａ間に形成される容量（保持容量）Ｃｘの容量値はほとんど変化しない。

ここで、図２５に、図３・４に示すアクティブマトリクス基板において第１の保持容量配線５２ａの線幅が２μｍ（片側１μｍ、両側で２μｍ）ずれたときの上記容量Ｃｘの変動をシミュレートした結果（グラフＡ）と、図３・４において第１の薄膜部４１ａがない比較構成（すなわち、第１ゲート絶縁層２１がなく、第２ゲート絶縁層２２のみが均一な厚さで設けられた構成）において第１の保持容量配線５２ａの線幅が２μｍずれたときの容量Ｃｘ’の変動をシミュレートした結果（グラフＢ）とを示す。なお、上記のシミュレートでは、４５型（解像度１９２０×ＲＧＢ×１０８０）液晶表示装置において、第１ゲート絶縁層２１の比誘電率が３．５、第１ゲート絶縁膜２２（窒化シリコン）および第１層間絶縁膜２５（窒化シリコン）の比誘電率がともに７．０、第１ゲート絶縁膜２１の膜厚が１．２μｍ、第２ゲート絶縁膜２２の膜厚が４００ｎｍ、第１層間絶縁膜２５の膜厚が２５０ｎｍである構成を前提としている。

図２５に示す各シミュレート結果から、本アクティブマトリクス基板１０（第１の薄膜部４１ａを設けた構成）における容量Ｃｘの変動が、比較構成（薄膜部を設けない構成）におけるＣｘ’の変動に比して非常に小さいことがわかる。

また、容量（保持容量）Ｃｘの変動を、中間調（ここでは表示可能階調２５６階調のうちの１１０階調）表示における（第１の画素電極の）実効電位の変動に引きなおしたのが図２６のグラフＣ（０．９ｍＶ）であり、上記容量Ｃｘ’の変動を、中間調（１１０階調）表示における（第１の画素電極の）実効電位の変動に引きなおしたのが図２６のグラフＤ（３．９ｍＶ）である。

実効電位の変動が１ｍＶ以下であれば周囲との輝度差が視認されないことに鑑みると、本アクティブマトリクス基板１０では第１の保持容量配線５２ａの線幅が１μｍずれても視認可能な輝度差として現れることはないが、比較構成ではこれが視認可能な輝度差として現れ、表示品位に影響がでることがわかる。

図２７は、図２６のグラフＣに関して、第１ゲート絶縁層２１の膜厚（ＳＯＧ膜厚）を変えたときに（グラフＣは膜厚が１．２μｍのもの）、実効電位の変動がどうなるかを示すグラフである。第１ゲート絶縁層２１の膜厚が１．０μｍのときに実効電位の変動が１．０ｍＶ（視認可能な輝度差の閾値）となっていることから、第１の保持容量配線５２ａの線幅ずれが２μｍ（片側１μｍ、両側で２μｍ）におさまるのであれば、第１ゲート絶縁層２１の膜厚が１．０μｍ以上あれば足りることがわかる。

また、図２８は、第１ゲート絶縁層２１の膜厚（ＳＯＧ膜厚）と輝度差変化量との関係を示すグラフである。同図から第１ゲート絶縁層２１の膜厚が５．０μｍ以上であれば輝度差変化量がほぼ０となることがわかる。なお、第１ゲート絶縁層２１（ＳＯＧ膜）はスピンコート法によって塗布形成されるため、膜厚があまり大きいと膜厚が均一にならないおそれがある。そこで、第１ゲート絶縁層２１の膜厚は４．０μｍ以下にするのが好ましい。

本アクティブマトリクス基板を図９のように構成することもできる。図９に示すアクティブマトリクス基板は、１つの画素領域７０に、ＴＦＴ１２、画素電極１７、およびコンタクトホール１１を備える。本アクティブマトリクス基板には、互いに直交するように図中左右方向に形成された走査信号線７６および図中上下方向に形成されたデータ信号線１５を備える。

ＴＦＴ１２は、ソース電極９とドレイン電極８とを備え、そのゲート電極６は走査信号線７６から引き出されている。ソース電極９はデータ信号線１５に接続され、ドレイン電極８がコンタクトホール１１を介して画素電極１７に接続される。画素電極１７はＩＴＯ等の透明電極であり、本アクティブマトリクス基板下からの光（バックライト光）を透過させる。

本アクティブマトリクス基板には、画素領域中央を走査信号線７６方向に走る保持容量配線５２が形成されている。

そして、画素電極１７は容量Ｃの一方電極として機能し、保持容量配線５２は該容量Ｃの他方電極として機能する。この容量Ｃは、保持容量としての機能を備える。

本アクティブマトリクス基板では、データ信号線１５からのデータ（信号電位）が、ＴＦＴ１２のソース電極９およびドレイン電極８を介して、画素電極１７に与えられる。

本アクティブマトリクス基板には走査信号線（各トランジスタのゲート電極）および保持容量配線を覆うゲート絶縁膜が設けられているため、ゲート絶縁膜は、画素領域７０において、保持容量配線５２と重畳する導電体上領域３８を有することになる。

本実施の形態では、ゲート絶縁膜の導電体上領域３８内に、膜厚の小さくなった薄膜部３１を形成する。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部３１が形成される。より詳細には、薄膜部３１は、左右方向を長手方向とする長方形形状であり、導電体上領域３８の中央部に局所的に形成される。

図９の構成においても、薄膜部３１は、ゲート絶縁膜における導電体上領域３８の中に設けられるため、保持容量配線５２は、薄膜部３１に対してズレマージンをもつことになる。したがって、保持容量配線５２の線幅が変動しても、あるいはアライメントがずれても、そのエッジが薄膜部３１にかからない範囲であれば容量Ｃの容量値はほとんど変化しない。

加えて、薄膜部３１は、ゲート絶縁膜が画素電極１７と重畳する領域の中に設けられている（すなわち、薄膜部３１全体が画素電極１７と重畳する）ため、画素電極１７は、薄膜部３１に対してズレマージンを持つことになる。したがって、画素電極１７の形成幅が変動しても、あるいはアライメントがずれても、そのエッジが薄膜部３１にかからない範囲であれば容量Ｃはほとんど変化しない。

本アクティブマトリクス基板を図１９のように構成することもできる。図１９に示すように、アクティブマトリクス基板は、１つの画素領域に、ＴＦＴ４１２と、画素電極４１７（容量電極）と、保持容量配線４５２（導電体）と、互いに直交するように図中左右方向に形成された走査信号線４１６および図中上下方向に形成されたデータ信号線４１５とを備える。

保持容量配線４５２は、画素電極４１７のエッジのうちデータ信号線４１５に沿うようなエッジＥ１とこれに対向するエッジＥ２とに重なるようにＨ型に形成されている。これにより、画素電極４１７および保持容量配線４５２が重畳する部分に保持容量Ｃが形成される。図示しないが、保持容量配線４５２上にはこれを覆うようにゲート絶縁膜が形成される。

本実施の形態では、図１９に示すように、ゲート絶縁膜のうち導電体上に位置する領域内に、膜厚の小さくなった薄膜部４３１を形成する。薄膜部４３１はＨ型に形成され、その全体が保持容量配線４５２と重畳し、その一部が画素電極４１７に重畳する。これにより、画素電極４１７および保持容量配線４５２並びに薄膜部４３１の重畳部分で上記保持容量Ｃが支配的に決定されることになる。

図１９の構成においても、薄膜部４３１全体が、ゲート絶縁膜における導電体上領域内に設けられるため、保持容量配線４５２は、薄膜部４３１に対してズレマージンをもつことになる。したがって、保持容量配線４５２の線幅が変動しても、あるいはアライメントがずれても、そのエッジが薄膜部４３１にかからない範囲であれば上記保持容量Ｃの容量値はほとんど変化しない。

さらに、薄膜部４３１は、その全体が保持容量配線４５２と重なり、かつ画素電極４１７のエッジＥ１・Ｅ２とも重なるように形成されているため、画素電極４１７あるいは薄膜部４３１の左右方向のズレに対して画素電極４１７および薄膜部４３１の重なり部分の面積が補償され、保持容量Ｃの容量値が変化しにくい。また、保持容量配線４５２は、上記のとおり画素電極４１７のエッジＥ１・Ｅ２に重なるように形成されているため、その電界遮蔽効果によって画素電極およびデータ信号線間の寄生容量を低減することもできる。

本アクティブマトリクス基板を図２０のように構成することもできる。なお、図２１は図２０のＢ１−Ｂ２断面図である。図２０に示すように、本アクティブマトリクス基板は、１つの画素領域に、ＴＦＴ３１２と、画素電極３１７（容量電極）と、保持容量配線３５２（導電体）と、互いに直交するように図中左右方向に形成された走査信号線３１６および図中上下方向に形成されたデータ信号線３１５とを備える。

保持容量配線３５２は、画素電極３１７の周端（エッジ）と重なるように、環状に形成されている。これにより、画素電極３１７および保持容量配線３５２が重畳する部分に保持容量Ｃが形成される。

本アクティブマトリクス基板では、図２１に示すように、基板２０上に保持容量配線３５２が形成されるとともに、保持容量配線３５２を覆うようにゲート絶縁膜３４０が形成され、さらにこのゲート絶縁膜３４０上に画素電極３１７が形成される。このため、このゲート絶縁膜３４０は、各画素領域において、保持容量配線３５２と重畳する導電体上領域３３８を有する。

本実施の形態では、図２０・２１に示すように、ゲート絶縁膜の導電体上領域３３８内に、膜厚の小さくなった薄膜部３３１を形成する。薄膜部３３１は環状に形成され、その全体が保持容量配線３５２と重畳し、その一部が画素電極３１７に重畳する。これにより、画素電極３１７および保持容量配線３５２並びに薄膜部３３１の重畳部分３８８で上記保持容量Ｃを支配的に決定できることになる。

図２０の構成においても、薄膜部３３１全体が、ゲート絶縁膜における導電体上領域内中に設けられるため、保持容量配線３５２は、薄膜部３３１に対してズレマージンをもつことになる。したがって、保持容量配線３５２の線幅が変動しても、あるいはアライメントがずれても、そのエッジが薄膜部３３１にかからない範囲であれば上記保持容量Ｃの容量値はほとんど変化しない。

さらに、薄膜部３３１は、その全体が保持容量配線３５２と重なり、かつ画素電極３１７のエッジとも重なるように形成されているため、画素電極３１７あるいは薄膜部３３１の左右方向のズレに対して画素電極３１７および薄膜部３３１の重なり部分の面積が補償され、上記保持容量Ｃの容量値が変化しにくい。また、保持容量配線３５２は、画素電極３１７のエッジのうちデータ信号線３１５に沿うようなエッジとこれに対向するエッジとに重なるように形成されているため、その電界遮蔽効果によって画素電極およびデータ信号線間の寄生容量を低減することもできる。

〔実施の形態２〕
本発明の実施の形態２について図５〜図８および図１０に基づいて説明すれば以下のとおりである。

図５は、本実施の形態に係るアクティブマトリクス基板の概略構成を示す平面図である。同図に示されるように、本アクティブマトリクス基板はマルチピクセル駆動用であり、１つの画素領域１１０に、第１のＴＦＴ（薄膜トランジスタ）１１２ａ、第２のＴＦＴ１１２ｂ、第１の画素電極１１７ａ、第２の画素電極１１７ｂ、第１のドレイン引き出し電極１０７ａ、第１のドレイン引き出し電極１０７ｂ、第１のドレイン引き出し配線１４７ａ、第１のドレイン引き出し配線１４７ｂ、第１のコンタクトホール１１１ａ、および第２のコンタクトホール１１１ｂを備える。

また、本アクティブマトリクス基板には、互いに直交するように図中左右方向に形成された走査信号線１１６および図中上下方向に形成されたデータ信号線１１５を備える。画素領域１１０内においては、上半分に第１の画素電極１１７ａが設けられるとともに下半分に第２の画素電極１１７ｂが設けられ、中央部を走査信号線１１６が横切っている。この走査信号線１１６は、第１の画素電極１１７ａ（図５でいえば、第１の画素電極１１７ａの下部）および第２の画素電極１１７ｂ（図５でいえば、第２の画素電極１１７ｂの上部）に重畳する。また、データ信号線１１５は、第１および第２の画素電極（１１７ａ・１１７ｂ）の左側エッジと重なるように形成されている。データ信号線１１５および走査信号線１１６の交点近傍には、第１および第２のＴＦＴ１１２ａ・１１２ｂが形成される。

第１のＴＦＴ１１２ａは、ソース電極１０９と第１のドレイン電極１０８ａとを備え、そのゲート電極は走査信号線１１６の一部である。また、第１のＴＦＴ１１２ｂは、ソース電極１０９と第２のドレイン電極１０８ｂとを備え、そのゲート電極は走査信号線１１６の一部である。このように、第１および第２のＴＦＴ１１２ａ・１１２ｂは、ソース電極およびゲート電極を共有する。

ソース電極１０９はデータ信号線１１５に接続され、第１のドレイン電極１０８ａは、ドレイン引き出し配線１４７ａ、第１のドレイン引き出し電極１０７ａ、およびコンタクトホール１１１ａを介して画素電極１１７ａに接続される。また、第２のドレイン電極１０８ｂは、第２のドレイン引き出し配線１４７ｂ、第２のドレイン引き出し電極１０７ｂ、およびコンタクトホール１１１ｂを介して第２の画素電極１１７ｂに接続される。第１および第２の画素電極１１７ａ・１１７ｂはＩＴＯ等の透明電極であり、本アクティブマトリクス基板下からの光（バックライト光）を透過させる。

本アクティブマトリクス基板には、基板面上に形成され、図中左右方向に走る第１および第２の保持容量配線１５２ａ・１５２ｂを備える。第１の保持容量配線１５２ａは、第１のドレイン引き出し電極１０７ａと重畳し、第２の保持容量配線１５２ｂは、第２のドレイン引き出し電極１０７ｂと重畳している。

そして、第１のドレイン引き出し電極１０７ａは容量Ｃ３の一方電極として機能し、第１の保持容量配線１５２ａは該容量Ｃ３の他方電極として機能する。同様に、第２のドレイン引き出し電極１０７ｂは容量Ｃ４の一方電極として機能し、第２の保持容量配線１５２ｂは該容量Ｃ４の他方電極として機能する。これら容量Ｃ３・Ｃ４はそれぞれ、保持容量および画素電極電位の制御用容量としての機能を兼ね備える。

本アクティブマトリクス基板では、データ信号線１１５からのデータ（信号電位）が、各ＴＦＴ（１１２ａ・１１２ｂ）の共通ソース電極１０９と、第１および第２のドレイン電極１０８ａ・１０８ｂとを介して、第１および第２の画素電極１１７ａ・１１７ｂそれぞれに与えられるが、第１および第２の保持容量配線１５２ａ・１５２ｂには互いに逆位相の信号電圧が印加されており、第１および第２の画素電極１１７ａ・１１７ｂそれぞれが異なる電位に制御される（後に詳述）。これにより、１つの画素１１０内に明るい領域と暗い領域とを形成でき、面積階調によって中間調を表現することができる。この結果、斜め視角における白浮きを改善できる等、表示品位を高められる。なお、保持容量とは、各画素電極（１１７ａ・１１７ｂ）に次のデータ信号が入力されるまでの間、各画素電極（１１７ａ・１１７ｂ）に書き込まれた電位を保持する補助的な容量である。

アクティブマトリクス基板には走査信号線（各トランジスタのゲート電極）および保持容量配線を覆うゲート絶縁膜が設けられているため、ゲート絶縁膜は、画素領域１１０において、第１の保持容量配線１５２ａと重畳する第１の導電体上領域と、第２の保持容量配線１５２ｂと重畳する第２の導電体上領域とを有することになる。

本実施の形態では、ゲート絶縁膜の第１の導電体上領域内に、膜厚の小さくなった第１の薄膜部１３１ａを形成する。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、第１の薄膜部１３１ａが形成される。より詳細には、第１の薄膜部１３１ａは、左右方向を長手方向とする長方形形状であり、第１の導電体上領域が第１の画素電極１１７ａと重畳する領域の中に形成されている。また、ゲート絶縁膜の第２の導電体上領域内に、膜厚の小さくなった第２の薄膜部１３１ｂを形成する。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、第２の薄膜部１３１ｂが形成される。より詳細には、第２の薄膜部１３１ｂは、走査信号線方向を長手方向とする長方形形状であり、第２の導電体上領域が第２の画素電極１１７ｂと重畳する領域内に形成される。

なお、本実施の形態では、図５に示すように、第１および第２のＴＦＴ１１２ａ・１１２ｂの特性を向上させるため、各ＴＦＴのチャネル下領域にも薄膜部１３１ｔ（第１あるいは第２の薄膜部と同様の構成）が設けられている。

図６は、図５に示すＡ１−Ａ２線矢視断面図である。図５・６に示されるように、ガラス基板１２０上に第１の保持容量配線１５２ａが形成され、（走査信号線１１６を覆う）ゲート絶縁膜１４０は、ガラス基板面および第１の保持容量配線１５２ａを覆っている。このゲート絶縁膜１４０上には、第１のドレイン引き出し電極１０７ａが形成される。そして、この第１のドレイン引き出し電極１０７ａの一部と、第１および第２のＴＦＴ１１２ａ・１１２ｂのチャネル部とを覆うように、第１の層間絶縁膜１２５が形成される。さらに、この第１の層間絶縁膜１２５上に、第２の層間絶縁膜１２６を介して第１の画素電極１１７ａが形成されている。なお、コンタクトホール１１１ａ内では、第１および第２の層間絶縁膜１２５・１２６は除去されており、ホール内にて第１のドレイン引き出し電極１０７ａと画素電極１１７ａとが接触している。

なお、第１の層間絶縁膜１２５としては、窒化シリコン、酸化シリコン等の無機絶縁膜または、それらの積層膜等が用いられる。本実施の形態では２００ｎｍ〜５００ｎｍ（２０００Å〜５０００Å）程度の膜厚の窒化シリコンを用いている。第２の層間絶縁膜１２６としては、感光性アクリル樹脂等の樹脂膜やＳＯＧ膜でもよい。本実施の形態では２０００ｎｍ〜４０００ｎｍ（２００００Å〜４００００Å）程度の膜厚の感光性アクリル樹脂膜を用いている。

ゲート絶縁膜１４０は、ＳＯＧ材料からなる第１ゲート絶縁層１２１と、ＳｉＮｘからなる第２ゲート絶縁層１２２とを備えるが、第１の導電体上領域１３８ａの一部分は第１のゲート絶縁層１２１が除去され、第１の薄膜部１３１ａとなっている。この第１の薄膜部１３１ａ上には、第１のドレイン引き出し電極１０７ａが形成され、この第１のドレイン引き出し電極１０７ａ上に第１の画素電極１１７ａが形成される。

このように、ゲート絶縁膜のうち、第１の保持容量配線１５２ａと第１のドレイン引き出し電極１０７ａとの間に位置する部分の一部を薄く形成する（第１の薄膜部１３１ａを形成する）ことで、上記容量Ｃ３の容量値を、第１の保持容量配線１５２ａおよび第１の薄膜部１３１ａの重畳部分１８８ａで支配的に決定できるようになる。同様に、ゲート絶縁膜のうち、第２の保持容量配線１５２ｂと第２のドレイン引き出し電極１０７ｂとの間に位置する部分の一部を薄く形成する（第２の薄膜部１３１ｂを形成する）ことで、上記容量Ｃ４の容量値を、第２の保持容量配線１５２ｂおよび第２の薄膜部１３１ｂの重畳部分で支配的に決定できるようになる。

ここで、第１の薄膜部１３１ａ全体は、ゲート絶縁膜１４０における第１の導電体上領域１３８ａの中に設けられるため、第１の保持容量配線１５２ａは、第１の薄膜部１３１ａに対してズレマージンをもつことになる。したがって、第１の保持容量配線１５２ａの線幅が変動しても、あるいはアライメントがずれても、そのエッジが第１の薄膜部１３１ａにかからない範囲であれば容量Ｃ３の容量値はほとんど変化しない。

加えて、第１の薄膜部１３１ａは、ゲート絶縁膜１４０が第１のドレイン引き出し電極１０７ａと重畳する領域の中に設けられている（すなわち、第１の薄膜部１３１ａ全体が第１のドレイン引き出し電極１０７ａと重畳する）ため、第１のドレイン引き出し電極１０７ａは、第１の薄膜部１３１ａに対してズレマージンを持つことになる。したがって、第１のドレイン引き出し電極１０７ａの形成幅が変動しても、あるいはアライメントがずれても、そのエッジが第１の薄膜部１３１ａにかからない範囲であれば容量Ｃ３はほとんど変化しない。

以上から、本アクティブマトリクス基板によれば、容量Ｃ３の容量値、ひいては第１の画素電極１１７ａの電位制御量が基板内でばらつくことを抑制でき、本アクティブマトリクス基板を用いた表示装置において、その表示品位を向上させることができる。すなわち、Ｃｓ制御（保持容量配線による制御）でマルチピクセル駆動を行う表示装置に所定中間調を表示させると、（アクティブマトリクス基板製造時に、各露光処理で露光量が変化し、レジストパターンの線幅がばらつく、あるいはアライメントがずれることによって、保持容量配線とドレイン引き出し電極とで形成される容量の容量値が基板内でばらつき）各露光処理に対応した露光領域（表示エリア）ごとに輝度の差が生じるという問題があるが、本実施の形態によれば、容量Ｃ３の容量値が基板内でばらつくことを効果的に抑制できるため、上記問題を解消することができる。

同様に、本アクティブマトリクス基板によれば、容量Ｃ４の容量値、ひいては第２の画素電極１１７ｂの電位制御量が基板内でばらつくことを抑制でき、本アクティブマトリクス基板を用いた表示装置において、その表示品位を向上させることができる。すなわち、本実施の形態によれば、容量Ｃ４の容量値が基板内でばらつくことを効果的に抑制できるため、Ｃｓ制御でマルチピクセル駆動を行う表示装置に所定中間調を表示させると各露光処理に対応した表示エリアごとに輝度の差が生じるという上記問題を解消することができる。

本実施の形態に係るアクティブマトリクス基板は、図７に示すように、第１のドレイン引き出し電極１０７ａとゲート絶縁膜１４０（第２ゲート絶縁層１２２）との間に半導体層１２４を設けても構わない。こうすれば、薄膜部１３１ａを構成する第２ゲート絶縁層１２２にピンホールがあったとしても、第１のドレイン引き出し電極１０７ａと保持容量配線１５２ａとが短絡してしまうことを防止できる。

また、本実施の形態に係るアクティブマトリクス基板は、図８に示すように、第１のドレイン電極１０８ａおよび第１の画素電極１１７ａを接続するコンタクトホール１１１ａと、第１の画素電極１１７ａおよび第１のドレイン引き出し電極１０７ａを接続するコンタクトホール１８１ａとを設けることで、図５の第１のドレイン引き出し配線１４７ａを形成しない構成とすることも可能である。こうすれば、第１のドレイン引き出し配線を形成しない分、開口率を向上させることができる。

また、本実施の形態に係るアクティブマトリクス基板を図１０のように構成することもできる。図１０に示すアクティブマトリクス基板は、１つの画素領域１７０に、ＴＦＴ１１２、画素電極１１７、ドレイン引き出し電極１０７、およびコンタクトホール１１１を備える。本アクティブマトリクス基板には、互いに直交するように図中左右方向に形成された走査信号線１７６および図中上下方向に形成されたデータ信号線１１５と、画素領域１７０の中央を図中左右方向に横切る保持容量配線１５２とを備える。

ＴＦＴ１１２は、ソース電極１０９とドレイン電極１０８とを備え、そのゲート電極１０６は走査信号線１７６から引き出されている。ソース電極１０９はデータ信号線１１５に接続され、ドレイン電極１０８がコンタクトホール１１１を介して画素電極１１７に接続される。画素電極１１７はＩＴＯ等の透明電極であり、本アクティブマトリクス基板下からの光（バックライト光）を透過させる。

保持容量配線１５２はドレイン引き出し電極１０７と重畳する。そして、ドレイン引き出し電極１０７は容量ｃの一方電極として機能し、保持容量配線１５２は該容量ｃの他方電極として機能する。この容量ｃは、保持容量としての機能を備える。

本アクティブマトリクス基板では、データ信号線１１５からのデータ（信号電位）が、ＴＦＴ１１２のソース電極１０９およびドレイン電極１０８を介して、画素電極１１７に与えられる。

本アクティブマトリクス基板には走査信号線（各トランジスタのゲート電極）および保持容量配線を覆うゲート絶縁膜が設けられているため、ゲート絶縁膜は、画素領域１７０において、保持容量配線１５２と重畳する導電体上領域１３８を有することになる。

本実施の形態では、ゲート絶縁膜の導電体上領域１３８内に、膜厚の小さくなった薄膜部１３１を形成する。ゲート絶縁膜は、複数のゲート絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部１３１が形成される。より詳細には、薄膜部１３１は、左右方向を長手方向とする長方形形状であり、導電体上領域１３８の中央部に局所的に形成される。

図１０の構成においても、薄膜部１３１全体が、ゲート絶縁膜における導電体上領域１３８の中に設けられるため、保持容量配線１５２は、薄膜部１３１に対してズレマージンをもつことになる。したがって、保持容量配線１５２の線幅が変動しても、あるいはアライメントがずれても、そのエッジが薄膜部１３１にかからない範囲であれば容量ｃの容量値はほとんど変化しない。

加えて、薄膜部１３１は、ゲート絶縁膜がドレイン引き出し電極１０７と重畳する領域の中に設けられている（すなわち、薄膜部１３１全体がドレイン引き出し電極１０７と重畳する）ため、ドレイン引き出し電極１０７は、薄膜部１３１に対してズレマージンを持つことになる。したがって、ドレイン引き出し電極１０７の形成幅が変動しても、あるいはアライメントがずれても、そのエッジが薄膜部１３１にかからない範囲であれば容量ｃはほとんど変化しない。

〔実施の形態３〕
本アクティブマトリクス基板を図２２のように構成することもできる。図２３は図２２のＡ１−Ａ２断面図である。図２２に示すように、本アクティブマトリクス基板は、１つの画素領域に、ＴＦＴ２１２と、第１の画素電極２１７ａおよび第２の画素電極２１７ｂ容量電極）と、コンタクトホール２１１と、制御容量電極２５２（導電体）と、互いに直交するように図中左右方向に形成された走査信号線２１６および図中上下方向に形成されたデータ信号線２１５とを備える。

制御容量電極２５２は、第１および第２の画素電極双方と重なるように、走査信号線２１６方向を長手方向とする長方形形状に形成されている。これにより、第１の画素電極２１７ａおよび制御容量電極２５２がなす容量Ｃ１と制御容量電極２５２および第２の画素電極２１７ｂがなす容量Ｃ２とが直列に接続されることになり、第１および第２の画素電極２１７ａ・２１７ｂが容量結合された構成となる。

本アクティブマトリクス基板では、図２３に示すように、基板２０上にゲート絶縁膜２４０が形成されるとともにゲート絶縁膜２４０上に制御容量電極２５２が形成され、この制御容量電極２５２上にトランジスタ２１２（図２２参照）のチャネル部分を覆う層間絶縁膜２２５が形成される。このため、この層間絶縁膜２２５は、各画素領域において、制御容量電極２５２と重畳する導電体上領域２３８（図２２参照）を有することになる。

本実施の形態では、図２２・２３に示すように、層間絶縁膜の導電体上領域２３８内に、膜厚の小さくなった薄膜部２３１ａ・２３１ｂを形成する。層間絶縁膜２２５は、複数の絶縁層を備えるが、そのうちの少なくとも１つを部分的に除去あるいは薄くすることで、薄膜部２３１ａ・２３１ｂが形成される。具体的に説明すると、薄膜部２３１ａは、左右方向を長手方向とする長方形形状であり、その全体が制御容量電極２５２および第１の画素電極２１７ａと重畳するように形成される。

同様に、薄膜部２３１ｂは、左右方向を長手方向とする長方形形状であり、その全体が制御容量電極２５２および第２の画素電極２１７ｂと重畳するように形成される。これにより、第１の画素電極２１７ａおよび制御容量電極２５２並びに薄膜部２３１ａの重なり部分（図２３の２８８）で上記容量Ｃ１が支配的に決定され、第２の画素電極２１７ｂおよび制御容量電極２５２並びに薄膜部２３１ｂの重なり部分で上記容量Ｃ２が支配的に決定されることになる。

図２２の構成においても、薄膜部２３１ａ全体が、層間絶縁膜の導電体上領域２３８の中に設けられるため、制御容量電極２５２は、薄膜部２３１ａに対してズレマージンをもつことになる。したがって、制御容量電極２５２の線幅が変動しても、あるいはアライメントがずれても、そのエッジが薄膜部２３１ａにかからない範囲であれば容量Ｃ１の容量値はほとんど変化しない。また、第１の画素電極２１７ａのアライメント等がずれても、そのエッジが薄膜部２３１ａにかからない範囲であれば容量Ｃ１の容量値はほとんど変化しない。

同様に、制御容量電極２５２の線幅が変動しても、あるいはアライメントがずれても、そのエッジが薄膜部２３１ｂにかからない範囲であれば容量Ｃ２の容量値はほとんど変化しない。また、第２の画素電極２１７ｂのアライメント等がずれても、そのエッジが薄膜部２３１ｂにかからない範囲であれば容量Ｃ２の容量値はほとんど変化しない。

なお、図２２に示すアクティブマトリクス基板を図２４のように変形することもできる。すなわち、各画素領域において、薄膜部２３１を、第１および第２の画素電極２１７a・２１７ｂと重畳するように、層間絶縁膜の導電体上領域２３８の中央部に１つ設けることもできる。

本アクティブマトリクス基板を液晶パネル化したときの構成を図１１に示す。同図に示すように、本液晶パネル８０は、バックライト光源側から順に、偏光板８１、本アクティブマトリクス基板１００（図１・図５等参照）、配向膜８２、液晶層８３、カラーフィルタ基板８４、および偏光板８５を備える。カラーフィルタ基板８４は、液晶層８３側から順に、配向膜８５、共通（対向）電極８６、着色層８７（ブラックマトリクス９９を含む）、ガラス基板８８を備える。そして、この共通（対向）電極８６に液晶分子配向制御用突起（リブ）８６ｘが設けられている。液晶分子配向制御用突起８６ｘは、例えば、感光性樹脂等により形成される。リブ８６ｘの（基板面垂直方向から見たときの）平面形状としては、一定の周期でジグザクに屈曲した帯状（横Ｖ字形状）等が挙げられる。

ここで、液晶パネル化する際の、アクティブマトリクス基板とカラーフィルタ基板との間に液晶を封入する方法を説明しておく。液晶の封入方法については、基板周辺に液晶注入のため注入口を設けておいて真空で注入口を液晶に浸し、大気開放することによって液晶を注入した後ＵＶ硬化樹脂などで注入口を封止する、真空注入法などの方法で行ってもよい。しかしながら、垂直配向の液晶パネルでは、水平配向パネルに比べ注入時間が非常に長くなることから、以下に示す液晶滴下貼り合せ法を用いることが好ましい。まず、アクティブマトリクス基板の周囲にＵＶ硬化型シール樹脂を塗布し、カラーフィルタ基板に滴下法により液晶の滴下を行う。液晶滴下法により液晶によって所望のセルギャップとなるよう最適な液晶量をシールの内側部分に規則的に滴下する。次に、上記のようにシール描画および液晶滴下を行ったカラーフィルタ基板とアクティブマトリクス基板とを貼合せるため、貼り合わせ装置内の雰囲気を１Ｐａまで減圧し、この減圧下において基板の貼合せを行う。その後、雰囲気を大気圧にしてシール部分を押しつぶし、所望のセルギャップを得る。ついでＵＶ照射によってシール樹脂を仮硬化した後、シール樹脂の最終硬化を行うためにベークを行う。この時点でシール樹脂の内側に液晶が行き渡り液晶がセル内に充填された状態となる。そして、ベーク完了後にパネル単位への分断を行い、偏光板を貼り付ける。以上により、図１１に示すような液晶パネルが完成する。

次に、本実施形態に係る液晶表示装置について説明する。

図１２は、本液晶表示装置５０９の概略構成を示すブロック図である。図１２に示すように、液晶表示装置５０９は、Ｙ／Ｃ分離回路５００、ビデオクロマ回路５０１、Ａ／Ｄコンバータ５０２、液晶コントローラ５０３、本アクティブマトリクス基板を有する液晶パネル５０４、バックライト駆動回路５０５、バックライト５０６、マイコン５０７、および階調回路５０８を備えている。

液晶表示装置５０９で表示する画像信号や映像信号は、Ｙ／Ｃ分離回路５００に入力され、輝度信号および色信号に分離される。これら輝度信号および色信号は、ビデオクロマ回路５０１にて光の３原色であるＲ・Ｇ・Ｂに対応するアナログＲＧＢ信号に変換される。さらに、このアナログＲＧＢ信号は、Ａ／Ｄコンバータ５０２にてデジタルＲＧＢ信号に変換され、液晶コントローラ５０３に入力される。

この液晶コントローラ５０３に入力されたデジタルＲＧＢ信号は、液晶コントローラ５０３から液晶パネル５０４に入力される。液晶パネル５０４には、液晶コントローラ５０３から所定のタイミングでデジタルＲＧＢ信号が入力されると共に、階調回路５０８からＲＧＢ各々の階調電圧が供給される。また、バックライト駆動回路５０５によりバックライト５０６を駆動させ、液晶パネル５０４に光を照射する。これにより、液晶パネル５０４は画像や映像を表示する。また、上記各処理を含め、液晶表示装置５０９全体の制御はマイコン５０７によって行われる。

上記映像信号としては、テレビジョン放送に基づく映像信号、カメラにより撮像された映像信号、インターネット回線を介して供給される映像信号など、様々な映像信号を挙げることができる。

また、本発明の液晶表示装置５０９は、図１３に示すように、テレビジョン放送を受信して映像信号を出力するチューナ部６００と接続することにより、チューナ部６００から出力された映像信号に基づいて映像（画像）表示を行うことが可能になる。この場合、液晶表示装置５０９とチューナ部６００とでテレビジョン受像機６０１となる。

上記液晶表示装置をテレビジョン受信機６０１とするとき、例えば、図１４に示すように、液晶表示装置５０９を第１筐体８０１と第２筐体８０６とで包み込むようにして挟持した構成となっている。第１筐体８０１は、液晶表示装置５０９で表示される映像を透過させる開口部８０１ａが形成されている。また、第２筐体８０６は、液晶表示装置５０９の背面側を覆うものであり、該液晶表示装置５０９を操作するための操作用回路８０５が設けられるとともに、下方に支持用部材８０８が取り付けられている。

次に、マルチピクセル駆動を行う（マルチピクセル駆動用のアクティブマトリクス基板を備える）本液晶表示装置の一例について説明する。図１５は、該液晶表示装置の構成を示す模式図である。

液晶表示装置５０９は、液晶パネル５０４と、ソースラインＳ１・・・を駆動するソースドライバ５４０（データ信号線駆動回路）と、ゲートラインＧ１・・・を駆動するゲートドライバ５４１（走査信号線駆動回路）と、保持容量配線（信号線）Ｃｓ１・・・を駆動するＣｓコントロール回路５４３と、ソースドライバ５４０およびゲートドライバ５４１並びにＣｓ用コントロール回路５４３を制御する表示制御回路５４２とを備えている。

液晶パネル５０４の構成は図１１（アクティブマトリクス基板については図１・図５等も参照）のとおりであり、図１６・１７に示されるように、第１の画素電極１７ａ、対向電極（Ｖｃｏｍ）、および両者間の液晶層によって第１副画素容量Ｃｓｐ１が構成され、第２の画素電極１７ｂ、対向電極（Ｖｃｏｍ）、および両者間の液晶層によって第２副画素容量Ｃｓｐ２が構成される。なお、本液晶表示装置５０９では、ノーマリブラックとなるように偏光板が配置されているものとする。

表示制御回路５４２は、外部の信号源から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取り、それらの信号Ｄｖ，ＨＳＹ，ＶＳＹ，Ｄｃに基づき、そのデジタルビデオ信号Ｄｖの表す画像を液晶パネル５０４に表示させるための信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、表示すべき画像を表すデジタル画像信号ＤＡと、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとを生成し出力する。

より詳しくは、ビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして表示制御回路５４２から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成し、水平同期信号ＨＳＹに基づき１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートスタートパルス信号ＧＳＰを生成し、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹおよび制御信号Ｄｃに基づきゲートドライバ出力制御信号ＧＯＥを生成する。

上記のようにして表示制御回路５４２において生成された信号のうち、デジタル画像信号ＤＡとデータスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫとは、ソースドライバ５４０に入力され、ゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫとゲートドライバ出力制御信号ＧＯＥとは、ゲートドライバ５４１に入力される。

ソースドライバ５４０は、デジタル画像信号ＤＡとデータスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫとに基づき、デジタル画像信号ＤＡの表す画像の各水平走査線における画素値に相当するアナログ電圧としてデータ信号を１水平走査期間毎に順次生成し、これらのデータ信号をソースラインＳにそれぞれ印加する。

また、Ｃｓコントロール回路５４３には、ＧＣＫおよびＧＳＰが入力される。Ｃｓ用コントロール回路５４２は、Ｃｓ信号波形の位相や幅を制御する。

以下に、図１６〜図１７および図１・図５等を用いて、本液晶表示装置５０９の駆動（マルチピクセル駆動）方法の一例を説明する。

本実施の形態では、第１の画素電極１７ａと、第２の画素電極１７ｂとに、共通のデータ信号線から表示信号電圧を供給しておき、その後各ＴＦＴ１２ａ・１２ｂをオフ状態にした後に第１の保持容量配線５２ａおよび第２の保持容量配線５２ｂの電圧を相互に異なるように変化させる。これにより、１つの画素内に、第１副画素容量Ｃｓｐ１による高輝度領域と、第２副画素容量Ｃｓｐ２による低輝度領域とを形成する。この構成では、２つの画素電極に１本のデータ信号線から表示信号電圧を供給するため、データ信号線の数やこれらを駆動するソースドライバの数を増加させる必要がないという利点がある。

図１７は、図１６に示す回路の各部の電圧を示すタイミングチャートである。なお、Ｖｇは走査信号線（第１および第２のＴＦＴのゲート電極）の電圧、Ｖｓはデータ信号線の電圧（ソース電圧）、Ｖｃｓ１は第１の保持容量配線の電圧、Ｖｃｓ２は第２の保持容量配線の電圧、Ｖｌｃ１は第１の画素電極の電圧、Ｖｌｃ２は第１の画素電極の電圧とする。なお、液晶表示装置においては、液晶が分極しないよう、一般にフレーム反転、ライン反転、ドット反転といった交流駆動を行う。すなわち、ｎフレーム目にソース電圧の中央値Ｖｓｃに対してプラス極性のソース電圧（Ｖｓｐ）を与え、次の（ｎ＋１）フレーム目ではＶｓｃに対してマイナス極性のソース電圧（Ｖｓｎ）を与え、かつフレームごとにドット反転を行う。また、第１の保持容量配線の電圧および第２の保持容量配線の電圧を振幅電圧Ｖａｄで振幅させるとともに、両者の位相を１８０度ずらす。

ｎフレームにおける各電圧波形の経時変化を説明する。

まず、時刻Ｔ０で、Ｖｃｓ１＝Ｖｃｏｍ−Ｖａｄ、Ｖｃｓ２＝Ｖｃｏｍ＋Ｖａｄとする。なお、Ｖｃｏｍは対向電極の電圧である。

時刻Ｔ１で、ＶｇがＶｇＬからＶｇＨに変化し、各ＴＦＴがともにＯＮ状態となる。この結果、Ｖｌｃ１およびＶｌｃ２がＶｓｐに上昇し、保持容量Ｃｓ１・Ｃｓ２および副画素容量Ｃｓｐ１・Ｃｓｐ２が充電される。

時刻Ｔ２で、ＶｇがＶｇＨからＶｇＬに変化し、各ＴＦＴがＯＦＦ状態となって、保持容量Ｃｓ１・Ｃｓ２および副画素容量Ｃｓｐ１・Ｃｓｐ２がデータ信号線から電気的に絶縁される。なお、この直後に寄生容量等の影響によって引き込み現象が発生し、Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１、Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２となる。

時刻Ｔ３では、Ｖｃｓ１がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ変化し、Ｖｃｓ２がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ変化する。この結果、Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１＋２×Ｋ×Ｖａｄ、Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２−２×Ｋ×Ｖａｄとなる。ここで、Ｋ＝Ｃｃｓ／（Ｃｌｃ＋Ｃｃｓ）であり、Ｃｃｓは各保持容量（Ｃｓ１・Ｃｓ２）の容量値、Ｃｌｃは各副画素容量（Ｃｓｐ１・Ｃｓｐ２）の容量値とする。

時刻Ｔ４では、Ｖｃｓ１がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ変化し、Ｖｃｓ２がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ変化する。この結果、Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１、Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２となる。

時刻Ｔ５では、Ｖｃｓ１がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ変化し、Ｖｃｓ２がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ変化する。この結果、Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１＋２×Ｋ×Ｖａｄ、Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２−２×Ｋ×Ｖａｄとなる。

後は、次にＶｇ＝Ｖｇｈとなり書き込みが行われるまで、水平走査期間１Ｈの整数倍ごとに、時刻Ｔ４・Ｔ５が繰り返される。したがって、Ｖｌｃ１の実効値は、Ｖｓｐ−Ｖｄ１＋Ｋ×Ｖａｄとなり、Ｖｌｃ２の実効値は、Ｖｓｐ−Ｖｄ２−Ｋ×Ｖａｄとなる。

以上から、ｎフレーム目において各副画素容量（第１副画素容量Ｃｓｐ１・第２副画素容量Ｃｓｐ２）にかかる実効電圧（Ｖ１・Ｖ２）は、Ｖ１＝Ｖｓｐ−Ｖｄ１＋Ｋ×Ｖａｄ−Ｖｃｏｍ、Ｖ２＝Ｖｓｐ−Ｖｄ２−Ｋ×Ｖａｄ−Ｖｃｏｍとなるため、１つの画素内に、第１副画素容量Ｃｓｐ１による高輝度領域と、第２副画素容量Ｃｓｐ２による低輝度領域とが形成される。

次に、ｎ＋１フレームにおける各電圧波形の経時変化を説明する。

まず、時刻Ｔ０で、Ｖｃｓ１＝Ｖｃｏｍ＋Ｖａｄ、Ｖｃｓ２＝Ｖｃｏｍ−Ｖａｄとする。なお、Ｖｃｏｍは対向電極の電圧である。

時刻Ｔ１で、ＶｇがＶｇＬからＶｇＨに変化し、各ＴＦＴがともにＯＮ状態となる。この結果、Ｖｌｃ１およびＶｌｃ２がＶｓｎに低下し、保持容量Ｃｓ１・Ｃｓ２および副画素容量Ｃｓｐ１・Ｃｓｐ２が充電される。

時刻Ｔ２で、ＶｇがＶｇＨからＶｇＬに変化し、各ＴＦＴがＯＦＦ状態となって、保持容量Ｃｓ１・Ｃｓ２および副画素容量Ｃｓｐ１・Ｃｓｐ２がデータ信号線から電気的に絶縁される。なお、この直後に寄生容量等の影響によって引き込み現象が発生し、Ｖｌｃ１＝Ｖｓｎ−Ｖｄ１、Ｖｌｃ２＝Ｖｓｎ−Ｖｄ２となる。

時刻Ｔ３では、Ｖｃｓ１がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ変化し、Ｖｃｓ２がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ変化する。この結果、Ｖｌｃ１＝Ｖｓｎ−Ｖｄ１−２×Ｋ×Ｖａｄ、Ｖｌｃ２＝Ｖｓｎ−Ｖｄ２＋２×Ｋ×Ｖａｄとなる。ここで、Ｋ＝Ｃｃｓ／（Ｃｌｃ＋Ｃｃｓ）であり、Ｃｃｓは各保持容量（Ｃｓ１・Ｃｓ２）の容量値、Ｃｌｃは各副画素容量（Ｃｓｐ１・Ｃｓｐ２）の容量値とする。

時刻Ｔ４では、Ｖｃｓ１がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ変化し、Ｖｃｓ２がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ変化する。この結果、Ｖｌｃ１＝Ｖｓｎ＋Ｖｄ１、Ｖｌｃ２＝Ｖｓｎ＋Ｖｄ２となる。

時刻Ｔ５では、Ｖｃｓ１がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ変化し、Ｖｃｓ２がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ変化する。この結果、Ｖｌｃ１＝Ｖｓｎ−Ｖｄ１−２×Ｋ×Ｖａｄ、Ｖｌｃ２＝Ｖｓｎ−Ｖｄ２＋２×Ｋ×Ｖａｄとなる。

後は、次にＶｇ＝Ｖｇｈとなり書き込みが行われるまで、水平走査期間１Ｈの整数倍ごとに、時刻Ｔ４・Ｔ５が繰り返される。したがって、Ｖｌｃ１の実効値は、Ｖｓｎ−Ｖｄ１−Ｋ×Ｖａｄとなり、Ｖｌｃ２の実効値は、Ｖｓｎ−Ｖｄ２＋Ｋ×Ｖａｄとなる。

以上から、ｎ＋１フレーム目において各副画素容量（Ｃｓｐ１・Ｃｓｐ２）にかかる実効電圧（Ｖ１・Ｖ２）は、Ｖ１＝Ｖｓｎ−Ｖｄ１−Ｋ×Ｖａｄ−Ｖｃｏｍ、Ｖ２＝Ｖｓｎ−Ｖｄ２＋Ｋ×Ｖａｄ−Ｖｃｏｍとなるため、１つの画素内に、第１副画素容量Ｃｓｐ１による高輝度領域と、第２副画素容量Ｃｓｐ２による低輝度領域とが形成される。

ここで、大型のアクティブマトリクス基板では、各露光処理で露光量が変化し、（レジストパターンの線幅がばらつく、あるいはアライメントがずれることによって上記Ｋの値が基板内でばらつくため）各露光処理に対応した露光領域（表示エリア）ごとに輝度の差が生じるという問題があるが、本アクティブマトリクス基板によれば、Ｋの値が基板内でばらつくことを効果的に抑制できるため、上記問題を解消することができる。

なお、上記した方法では簡易的にＶｃｓ１とＶｃｓ２の位相を１８０度ずらしているが、１つの画素に明領域と暗領域を形成できればよいので必ずしも位相のずれが１８０度でなくても構わない。また、Ｖｃｓ１とＶｃｓ２のパルス幅をＶｓと同等としたがこれに限らず、例えば大型高精細の液晶表示装置を駆動する場合のＣｓ信号遅延による保持容量の充電不足を考慮してパルス幅を変更することが好ましい。これらは、ＧＳＰやＧＣＫが入力されるＣｓ用コントロール回路により制御可能である。

また、図１８のように、Ｖｃｓ１を、Ｔ２でＶｇが「Ｌ」となった（各ＴＦＴ１２ａ・１２ｂがオフした）直後のＴ３で「Ｈｉｇｈ」になったまま（あるいは「Ｌｏｗ」になったまま）の波形とし、Ｖｃｓ２を、Ｔ３から１水平期間（１Ｈ）後のＴ４で「Ｌｏｗ」になったまま（あるいは「Ｈｉｇｈ」になったまま）の波形とすることもできる。すなわち、各トランジスタがオフされた後に、Ｖｃｓ１を突き上げて該フレームではこの突き上げたままの状態を維持するとともに、Ｖｃｓ１の突き上げから１Ｈ期間ずらしてＶｃｓ２を突き下げて該フレームではこの突き下げたままの状態を維持するような電位制御を行うか、あるいは、各トランジスタがオフされた後に、Ｖｃｓ１を突き下げて該フレームではこの突き下げたままの状態を維持するとともに、Ｖｃｓ１の突き下げから１Ｈ期間ずらしてＶｃｓ２を突き上げて該フレームではこの突き上げたままの状態を維持するような電位制御を行う。

図１８のｎフレームにおける各電圧波形の経時変化を説明する。

まず、時刻Ｔ０で、Ｖｃｓ１＝Ｖｃｏｍ−Ｖａｄ、Ｖｃｓ２＝Ｖｃｏｍ＋Ｖａｄとする。なお、Ｖｃｏｍは対向電極の電圧である。

時刻Ｔ１で、ＶｇがＶｇＬからＶｇＨに変化し、各ＴＦＴがともにＯＮ状態となる。この結果、Ｖｌｃ１およびＶｌｃ２がＶｓｐに上昇し、保持容量Ｃｓ１・Ｃｓ２および副画素容量Ｃｓｐ１・Ｃｓｐ２が充電される。

時刻Ｔ２で、ＶｇがＶｇＨからＶｇＬに変化し、各ＴＦＴがＯＦＦ状態となって、保持容量Ｃｓ１・Ｃｓ２および副画素容量Ｃｓｐ１・Ｃｓｐ２がデータ信号線から電気的に絶縁される。なお、この直後に寄生容量等の影響によって引き込み現象が発生し、Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１、Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２となる。

時刻Ｔ３では、Ｖｃｓ１がＶｃｏｍ−ＶａｄからＶｃｏｍ＋Ｖａｄへ変化する。時刻Ｔ４では（Ｔ３の１Ｈ後）、Ｖｃｓ２がＶｃｏｍ＋ＶａｄからＶｃｏｍ−Ｖａｄへ変化する。この結果、Ｖｌｃ１＝Ｖｓｐ−Ｖｄ１＋２×Ｋ×Ｖａｄ、Ｖｌｃ２＝Ｖｓｐ−Ｖｄ２−２×Ｋ×Ｖａｄとなる。ここで、Ｋ＝Ｃｃｓ／（Ｃｌｃ＋Ｃｃｓ）であり、Ｃｃｓは各保持容量（Ｃｓ１・Ｃｓ２）の容量値、Ｃｌｃは各副画素容量（Ｃｓｐ１・Ｃｓｐ２）の容量値とする。

以上から、ｎフレーム目において各副画素容量（第１副画素容量Ｃｓｐ１・第２副画素容量Ｃｓｐ２）にかかる実効電圧（Ｖ１・Ｖ２）は、Ｖ１＝Ｖｓｐ−Ｖｄ１＋２×Ｋ×Ｖａｄ−Ｖｃｏｍ、Ｖ２＝Ｖｓｐ−Ｖｄ２−２×Ｋ×Ｖａｄ−Ｖｃｏｍとなるため、１つの画素内に、第１副画素容量Ｃｓｐ１による明副画素と、第２副画素容量Ｃｓｐ２による暗副画素とが形成される。

こうすれば、Ｖｃｓ１およびＶｃｓ２波形のなまりがドレイン実効電位に与える影響が小さくなり、輝度ムラの低減に有効である。

なお、図１・図３・図５・図８に示すアクティブマトリクス基板は各保持容量配線を上下（データ信号線に沿った方向）に隣接する画素同士で共有する構成であるが、各保持容量配線を上下に隣接する画素同士で共有しない構成では、図２９に示すように、Ｖｃｓ１を、Ｔ２でＶｇが「Ｌ」となった（各ＴＦＴ１２ａ・１２ｂがオフした）直後のＴ３で「Ｈｉｇｈ」になったまま（あるいは「Ｌｏｗ」になったまま）の波形とし、同様に、Ｖｃｓ２を、Ｔ２でＶｇが「Ｌ」となった直後のＴ３で「Ｌｏｗ」になったまま（あるいは「Ｈｉｇｈ」になったまま）の波形とすることもできる。すなわち、各トランジスタがオフされた後に、Ｖｃｓ１を突き上げて該フレームではこの突き上げたままの状態を維持するとともに、Ｖｃｓ１の突き上げと同期してＶｃｓ２を突き下げて該フレームではこの突き下げたままの状態を維持するような電位制御を行うか、あるいは、各トランジスタがオフされた後に、Ｖｃｓ１を突き下げて該フレームではこの突き下げたままの状態を維持するとともに、Ｖｃｓ１の突き下げと同期してＶｃｓ２を突き上げて該フレームではこの突き上げたままの状態を維持するような電位制御を行ってもよい。

本発明は上述した各実施形態に限定されるものではなく、異なる実施形態に開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明のアクティブマトリクス基板は、例えば液晶テレビに好適である。

実施の形態１に係るアクティブマトリクス基板の構成を示す平面図である。 実施の形態１に係るアクティブマトリクス基板の断面を示す断面図である。 実施の形態１に係るアクティブマトリクス基板の構成を示す平面図である。 実施の形態１に係るアクティブマトリクス基板の断面を示す断面図である。 実施の形態２に係るアクティブマトリクス基板の構成を示す平面図である。 実施の形態２に係るアクティブマトリクス基板の断面を示す断面図である。 実施の形態２に係るアクティブマトリクス基板の断面を示す断面図である。 実施の形態２に係るアクティブマトリクス基板の構成を示す平面図である。 実施の形態１に係るアクティブマトリクス基板の構成を示す平面図である。 実施の形態２に係るアクティブマトリクス基板の構成を示す平面図である。 本実施の形態に係る液晶パネルの構成を示す断面図である。 本実施の形態に係る液晶パネルの制御構成を示すブロック図である。 本実施の形態に係るテレビジョン受像機の構成を示すブロック図である。 本実施の形態に係るテレビジョン受像機の構成を示す斜視図である。 本実施の形態に係る液晶表示装置の制御構成を示すブロック図である。 本アクティブマトリクス基板の等価回路図である。 本液晶表示装置の駆動方法を示すタイミングチャートである。 本液晶表示装置の他の駆動方法を示すタイミングチャートである。 実施の形態１に係るアクティブマトリクス基板の他の構成を示す平面図である。 実施の形態１に係るアクティブマトリクス基板の他の構成を示す平面図である。 図２０に示すＢ１−Ｂ２での断面図である。 実施の形態３に係るアクティブマトリクス基板の構成を示す平面図である。 図２２に示すＡ１−Ａ２での断面図である。 実施の形態３に係るアクティブマトリクス基板の他の構成を示す平面図である。 保持容量配線の線幅ずれによる保持容量の変動を、本構成および比較構成でシミュレートした結果を示すグラフである。 保持容量配線の線幅ずれによる実効電位の変動を、本構成および比較構成でシミュレートした結果を示すグラフである。 本構成に係る上記シミュレートにおいて、第１ゲート層（ＳＯＧ膜）の厚みを変化させたときに実効電位の変動がどう変わるかを示したグラフである。 本構成に係る上記シミュレートにおいて、第１ゲート層（ＳＯＧ膜）の厚みを変化させたときに輝度差変化量がどう変わるかを示したグラフである。 本液晶表示装置の他の駆動方法を示すタイミングチャートである。 従来のアクティブマトリクス基板の構成を示す平面図である。 （ａ）（ｂ）は、従来のアクティブマトリクス基板の構成を示す平面図である。

符号の説明

１０ 画素領域
１１ａ・１１ｂ コンタクトホール
１２ａ 第１のＴＦＴ
１２ｂ 第２のＴＦＴ
１５ データ信号線
１６ 走査信号線
１７ａ 第１の画素電極
１７ｂ 第２の画素電極
３１ａ 第１の薄膜部
３１ｂ 第２の薄膜部
５２ａ 第１の保持容量配線
５２ｂ 第２の保持容量配線
１０７ａ 第１のドレイン引き出し電極
１０７ｂ 第２のドレイン引き出し電極

Claims (43)

1. トランジスタに電気的に接続された容量電極と、該容量電極と容量を形成する導電体と、上記容量電極の下層に配され、上記導電体およびトランジスタのゲート電極を覆うゲート絶縁膜とを備え、
   上記ゲート絶縁膜には、複数のゲート絶縁層からなる厚膜部と、導電体と重畳する領域の中に位置し、厚膜部における複数のゲート絶縁層の少なくとも１つが除去あるいは薄くされた薄膜部とが含まれ、該薄膜部の少なくとも一部が上記容量電極と重畳していることを特徴とするアクティブマトリクス基板。
2. 上記薄膜部は、上記領域の中央部分に局所的に形成されていることを特徴とする請求項１に記載のアクティブマトリクス基板。
3. 上記薄膜部の全部が上記容量電極と重畳していることを特徴とする請求項１に記載のアクティブマトリクス基板。
4. 上記容量電極は、トランジスタのドレイン電極に接続された画素電極であることを特徴とする請求項１に記載のアクティブマトリクス基板。
5. 上記容量電極は、トランジスタのドレイン電極から引き出されたドレイン引き出し電極であることを特徴とする請求項１に記載のアクティブマトリクス基板。
6. 上記導電体は保持容量配線の一部であることを特徴とする請求項１に記載のアクティブマトリクス基板。
7. 上記導電体は、走査方向の前段あるいは後段にあたる走査信号線の一部であることを特徴とする請求項１に記載のアクティブマトリクス基板。
8. 上記薄膜部上に、上記トランジスタのチャネル部分を覆う第１の層間絶縁膜を介して画素電極が形成されていることを特徴とする請求項４に記載のアクティブマトリクス基板。
9. 上記薄膜部上に、ドレイン引き出し電極が直接形成されていることを特徴とする請求項５に記載のアクティブマトリクス基板。
10. 上記薄膜部上に、半導体層を介して上記ドレイン引き出し電極が形成されていることを特徴とする請求項５に記載のアクティブマトリクス基板。
11. 上記薄膜部上に、上記ドレイン引き出し電極と画素電極とが接触するコンタクトホールが形成されていることを特徴とする請求項９または１０に記載のアクティブマトリクス基板。
12. 上記コンタクトホール以外の部分では、画素電極とゲート絶縁膜との間に、上記トランジスタのチャネル部分を覆う第１の層間絶縁膜と、上記薄膜部より膜厚の大きな第２の層間絶縁膜とが配されていることを特徴とする請求項１１に記載のアクティブマトリクス基板。
13. 有機物を含むゲート絶縁層を備えることを特徴とする請求項１に記載のアクティブマトリクス基板。
14. 少なくとも１つのゲート絶縁層が平坦化膜であることを特徴とする請求項１に記載のアクティブマトリクス基板。
15. 上記厚膜部においては、最下層のゲート絶縁層が平坦化膜であることを特徴とする請求項１に記載のアクティブマトリクス基板。
16. 上記厚膜部には最下層のゲート絶縁層としてスピンオンガラス（ＳＯＧ）材料からなるＳＯＧ膜が形成される一方、薄膜部には該ＳＯＧ膜が形成されていないことを特徴とする請求項１に記載のアクティブマトリクス基板。
17. 上記平坦化膜の基板面に接する部分の厚みが、基板面に形成される導電体の厚みよりも大きいことを特徴とする請求項１５に記載のアクティブマトリクス基板。
18. 上記有機物を含むゲート絶縁層の厚みが、１．０〔μｍ〕以上５．０〔μｍ〕以下であることを特徴とする請求項１３に記載のアクティブマトリクス基板。
19. ゲート絶縁膜上に上記トランジスタのチャネル部分を覆う第１の層間絶縁膜が設けられ、厚薄部でのゲート絶縁膜および第１の層間絶縁膜の厚みの和が、１．６５〔μｍ〕以上５．６５〔μｍ〕以下であることを特徴とする請求項１に記載のアクティブマトリクス基板。
20. 上記導電体は、上記画素電極のエッジと重なるように環状に形成された保持容量配線であることを特徴とする請求項４に記載のアクティブマトリクス基板。
21. 上記容量電極として画素電極を備えるとともに、該画素電極は、トランジスタのソース電極に接続するデータ信号線に沿うようなエッジとこれに対向するようなエッジとを有しており、
    上記保持容量配線が、上記２つのエッジそれぞれと重畳するように形成されていることを特徴とする請求項６に記載のアクティブマトリクス基板。
22. トランジスタに接続された画素電極と、上記トランジスタのドレイン電極と同層に形成され、該画素電極と容量を形成する導電体と、上記画素電極の下層で導電体の上層となる層に配された絶縁膜とを備え、
    上記絶縁膜は、導電体と重畳する領域の中に、膜厚の小さくなった薄膜部を有し、薄膜部の少なくとも一部が上記画素電極と重畳していることを特徴とするアクティブマトリクス基板。
23. 上記絶縁膜は、上記トランジスタのチャネルを覆う層間絶縁膜であることを特徴とする請求項２２に記載のアクティブマトリクス基板。
24. トランジスタに接続された画素電極と、これに隣接する画素電極と、上記トランジスタのドレイン電極と同層に形成され、これら２つの画素電極それぞれと容量を形成する導電体と、上記２つの画素電極の下層で導電体の上層となる層に配された絶縁膜とを備え、
    上記絶縁膜は、導電体と重畳する領域の中に、膜厚の小さくなった薄膜部を有し、該薄膜部は、上記２つの画素電極の少なくとも一方と重なっていることを特徴とするアクティブマトリクス基板。
25. 上記２つの画素電極の一方および上記導電体がなす容量と、他方および該導電体がなす容量とが直列に接続されていることを特徴とする請求項２４記載のアクティブマトリクス基板。
26. 上記トランジスタのドレイン電極と上記導電体とが同一材料で形成されていることを特徴とする請求項２２または２４に記載のアクティブマトリクス基板。
27. 各画素領域に、第１のトランジスタに電気的に接続された第１の容量電極と、第２のトランジスタに電気的に接続された第２の容量電極とが設けられたアクティブマトリクス基板であって、
    第１の容量電極と容量を形成する第１の導電体と、第２の容量電極と容量を形成する第２の導電体と、上記第１および第２の容量電極の下層に配され、第１および第２のトランジスタのゲート電極並びに第１および第２の導電体を覆うゲート絶縁膜とを備え、
    上記ゲート絶縁膜には、複数のゲート絶縁層からなる厚膜部と、第１の導電体と重畳する領域の中に位置し、厚膜部における複数のゲート絶縁層の少なくとも１つが除去あるいは薄くされた第１の薄膜部と、第２の導電体と重畳する領域の中に位置し、厚膜部における複数のゲート絶縁層の少なくとも１つが除去あるいは薄くされた第２の薄膜部とが含まれ、
    該第１の薄膜部の少なくとも一部が上記第１の容量電極と重畳し、第２の薄膜部の少なくとも一部が上記第２の容量電極と重畳していることを特徴とするアクティブマトリクス基板。
28. 上記第１の薄膜部は、第１の導電体と重畳する領域の中央部分に局所的に形成され、上記第２の薄膜部は、第２の導電体と重畳する領域の中央部分に局所的に形成されていることを特徴とする請求項２７に記載のアクティブマトリクス基板。
29. 上記第１の薄膜部の全体が第１の容量電極と重畳し、第２の薄膜部の全体が第２の容量電極と重畳していることを特徴とする請求項２７に記載のアクティブマトリクス基板。
30. 上記第１の容量電極は、第１のトランジスタのドレイン電極に接続する第１の画素電極であり、上記第２の容量電極は、第２のトランジスタのドレイン電極に接続する第２の画素電極であり、第１および第２の画素電極が１つの画素領域に形成されていることを特徴とする請求項２７に記載のアクティブマトリクス基板。
31. 上記第１の容量電極は、第１のトランジスタのドレイン電極から引き出された第１のドレイン引き出し電極であり、上記第２の容量電極は、第２のトランジスタのドレイン電極から引き出された第２のドレイン引き出し電極であることを特徴とする請求項２７に記載のアクティブマトリクス基板。
32. 上記第１および第２の導電体はそれぞれ第１および第２の保持容量配線の一部であるとともに、各保持容量配線を個別に電位制御することができ、この電位制御によって上記第１および第２の画素電極の電位が個別に制御されることを特徴とする請求項３０に記載のアクティブマトリクス基板。
33. 各画素領域に、上記第１のトランジスタのドレイン電極に接続する第１の画素電極と、上記第２のトランジスタのドレイン電極に接続する第２の画素電極とを備え、
    上記第１および第２の導電体はそれぞれ第１および第２の保持容量配線の一部であるとともに、各保持容量配線を個別に電位制御することができ、この電位制御によって上記第１および第２の画素電極の電位を個別に制御することを特徴とする請求項３１に記載のアクティブマトリクス基板。
34. 上記第１の保持容量配線が、上記各トランジスタがオフされた後に電位が上昇してその状態が次フレームで上記各トランジスタがオフされるまで続くように電位制御されるとともに、上記第２の保持容量配線が、上記各トランジスタがオフされた後に電位が下降してその状態が次フレームで上記各トランジスタがオフされるまで続くように電位制御されるか、あるいは、
    上記第１の保持容量配線が、上記各トランジスタがオフされた後に電位が下降してその状態が次フレームで上記各トランジスタがオフされるまで続くように電位制御されるとともに、上記第２の保持容量配線が、上記各トランジスタがオフされた後に電位が上昇してその状態が次フレームで上記各トランジスタがオフされるまで続くように電位制御されることを特徴とする請求項３２または３３に記載のアクティブマトリクス基板。
35. 上記第１の保持容量配線の電位が上昇するのと、第２の保持容量配線の電位が下降するのとが一水平期間ずれているか、あるいは、上記第１の保持容量配線の電位が下降するのと、第２の保持容量配線の電位が上昇するのとが一水平期間ずれていることを特徴とする請求項３４に記載のアクティブマトリクス基板。
36. 上記第１および第２の薄膜部上にはそれぞれ、直接、あるいは半導体層を介して、あるいは各トランジスタのチャネル部分を覆う第１の層間絶縁膜を介して、第１および第２の容量電極が形成されていることを特徴とする請求項２７に記載のアクティブマトリクス基板。
37. 有機物を含むゲート絶縁層を備えることを特徴とする請求項２７に記載のアクティブマトリクス基板。
38. 上記厚膜部には最下層のゲート絶縁層としてスピンオンガラス（ＳＯＧ）材料からなるＳＯＧ膜が形成される一方で、上記第１および第２の薄膜部では該ＳＯＧ膜が形成されていないことを特徴とする請求項２７に記載のアクティブマトリクス基板。
39. 上記ゲート絶縁層は、第１トランジスタが有する半導体層と重畳する領域および第２トランジスタが有する半導体層と重畳する領域それぞれに、膜厚の小さくなった薄膜部を有することを特徴とする請求項２７記載のアクティブマトリクス基板。
40. 上記ゲート絶縁膜における上記薄膜部のエッジ近傍が順テーパ形状であることを特徴とする請求項１または２７記載のアクティブマトリクス基板。
41. 上記ゲート絶縁層には、トランジスタの半導体層と重畳する領域の中に位置し、厚膜部における複数のゲート絶縁層の少なくとも１つが除去あるいは薄くされた薄膜部が含まれることを特徴とする請求項１記載のアクティブマトリクス基板。
42. 請求項１〜４１のいずれか１項に記載のアクティブマトリクス基板を備えることを特徴とする表示装置。
43. 請求項４２に記載の表示装置と、テレビジョン放送を受信するチューナ部とを備えていることを特徴とするテレビジョン受像機。

Images