JP2008198783A - 電界効果トランジスタ - Google Patents

Abstract

【課題】ノーマリーオフ動作をする半導体装置であって、ゲート電極直下の電子供給層の厚さばらつきが少なく、ゲートの閾値ＯＮ電圧のばらつきが少ない電界効果トランジスタを提供する。
【解決手段】ＧａＮからなる電子走行層（１３）と該電子走行層（１３）よりバンドギャップが実質的に大きい電子供給層（１５）とを有する電界効果トランジスタであって、ゲート電極（１８）直下部分の電子供給層の厚さは、それ以外の部分の電子供給層の厚さより薄く、かつ、該電子供給層（１５）の少なくとも一部は、ＢＮ層、ＩｎＮ層、ＧａＮ層およびＡｌＮ層からなる群から選択された少なくとも２種の層を交互に積層した多層構造を有する電界効果トランジスタ。
【選択図】図１

Description

本発明は、電界効果トランジスタに関し、特には、ゲート電極に電圧を印加しない状態ではソース電極とドレイン電極との間に電流が流れない、いわゆるノーマリーオフ動作する電界効果トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）に関する。

ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮなどの窒化物系化合物半導体材料は、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きいため、これを用いた電子デバイスは耐熱温度が高く、高温動作に優れている。特にＧａＮを用いたＦＥＴ等の電子デバイスを電源デバイスとして応用することが期待されている。

ＦＥＴを電源デバイスとして用いることを考えた場合、既存の回路構成でコンバータやインバータといった電源回路を実現しようとするためにはＦＥＴはノーマリーオフの特性を示すことが必要とされる。

図７は、従来のＧａＮ系化合物半導体のヘテロ接合を用い、高移動度電子層を形成して電子走行層７２としたＦＥＴの構造を示す概略断面図である。図７（ａ）に示されるように、このＦＥＴは、サファイア基板７０の上に、ＧａＮからなるバッファ層７１、アンドープＧａＮからなる電子走行層７２、および該電子走行層７２に比べて薄いアンドープＡｌＧａＮからなる電子供給層７４を順次積層してなる層構造（ヘテロ接合構造）を有している。また、電子供給層７４と電子走行層７２の格子定数の違いで発生する歪と、電子供給層７４の自発分極により、電子走行層７２内部の電子供給層７４近傍に高濃度の移動度の大きい２次元電子ガス（２ＤＥＧ）の層７３が形成され、その結果、ＯＮ抵抗（電流が流れるときの素子の抵抗）の低いＦＥＴが実現される。このように電子走行層に２ＤＥＧを用いたものを、以下、ＨＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ＦＥＴ）と呼ぶことにする。なお、コンタクト層７５は、ソース電極７６およびドレイン電極７７とのオーミックコンタクトが取り易いようにキャリア濃度を高くした層である。

電子供給層は、電子走行層内部に２次元電子ガス（２ＤＥＧ）層が十分形成できるだけの応力を加えるとともに、分極を発生する層であり、通常、電子走行層と格子定数が異なっている層を一定の厚さ以上に形成することにより応力を加える。また、電子供給層には、分極が発生する結晶性材料が用いられる。単位厚さあたりの応力の大きさは、電子走行層と電子供給層との格子定数の差によって異なるが、模式的には、図８に示されるように、電子供給層がある厚さを越えると電子走行層に２ＤＥＧが発生し、ソース−ドレイン間のＯＮ抵抗が急激に低くなる。この厚さを閾値厚（Ｔｔｈ）と呼ぶ。電子供給層の厚さを厚くしすぎると、応力により電子走行層の結晶が壊れてしまうため、２ＤＥＧは消失してしまう。したがって、通常、電子供給層がＧａ_0.75Ａｌ_0.25Ｎであり、電子走行層がＧａＮである場合、電子供給層の厚さは２０ｎｍ程度とされる。

電子供給層がＴｔｈより厚く形成されると、ゲート電極に電圧を加えない状態ではソース電極とドレイン電極間に電流が流れ続けるいわゆるノーマリーオン動作をし、ゲート電極に電圧を加えない状態ではソース電極とドレイン電極間に電流が流れないノーマリーオフ動作は実現できない。ノーマリーオン動作ではＨＦＥＴを電子機器のスィッチング素子等に用いる場合、停電・断線といった非常時に機器のスィッチを遮断できないので安全性に問題がある。

ここで、ＨＦＥＴでノーマリーオフ動作を実現する方法としては、たとえば図７（ｂ）に示されるように、電子供給層７４の、ゲート電極７８が形成される部分に深いエッチング溝７９を形成し、ゲート電極７８が形成される部分における電子供給層７４ａの厚さを他の部分より十分薄くする（リセスエッチング）方法が知られている（たとえば、特許文献１、２参照）。

リセスエッチングによりノーマリーオフ動作が実現できる理由は、次のとおりである。電子供給層７４を薄くすることで分極が小さくなり、ピンチオフ電圧Ｖ_Tが上昇する。そのため、ゲート電極７８に電圧を加えていない状態においては、ゲート電極部分で移動度の大きい２次元電子ガス層３３が消失して空乏化し、ソース−ドレイン間の抵抗が高くなる。すなわち、ソース−ドレイン間が電気的にオフ状態となる。リセスエッチングを行なう際、電子供給層７４を薄くしすぎるとＯＮ電圧が高くなりすぎるため、ゲート電極形成部分の電子供給層７４ａの厚さは精密に制御されなければならない。
特開２０００−２７７７２４号公報 特開２００５−１８３７３３号公報

上記のように、ノーマリーオフ動作をするＨＦＥＴを実現するためには、ゲート電極形成部分の電子供給層の厚さを制御性よく薄くすることが必要である。しかし、従来より当該電子供給層の薄層化に用いられているドライエッチング法は、エッチング速度が遅く、比較的均一にエッチングすることができる方法ではあるものの、数十ｎｍと、非常に薄い電子供給層を制御性よく、かつ均一に削るには十分ではなかった。このため、製造する毎に閾値ＯＮ電圧（スレッシュ電圧：Ｖｔｈ）がばらつく、ウェハの場所によって閾値ＯＮ電圧がばらつくといった問題が発生していた。また、エッチング溝を深くするとエッチング時間が長くなり、エッチング速度の不均一性によりエッチング後の電子供給層表面の凹凸が大きくなる。そのため、ゲート電極の密着性が悪くなるという問題もあった。

本発明は、上記課題を解決するためになされたものであり、その目的は、ノーマリーオフ動作をする電界効果トランジスタであって、ゲート電極直下の電子供給層の厚さばらつきが少なく、ゲートの閾値ＯＮ電圧のばらつきが少ない電界効果トランジスタを提供することである。

本発明は、電子供給層の一部あるいは全部を、結晶組成の異なる、したがって、エッチング速度の異なる２種類以上の層を交互に積層させた多層構造とすることにより、上記課題が解決されることを見出し、本発明を完成するに至った。すなわち、本発明は以下のとおりである。

本発明は、ＧａＮからなる電子走行層と該電子走行層よりバンドギャップが実質的に大きい電子供給層とを有する電界効果トランジスタであって、ゲート電極直下部分の電子供給層の厚さは、それ以外の部分の電子供給層の厚さより薄く、かつ、該電子供給層の少なくとも一部は、ＢＮ層、ＩｎＮ層、ＧａＮ層およびＡｌＮ層からなる群から選択された少なくとも２種の層を交互に積層した多層構造を有する電界効果トランジスタである。

ここで、電子供給層は、さらにＡｌ_xＧａ_1-xＮ層（０≦ｘ≦１）を含んでいてもよい。この場合、当該Ａｌ_xＧａ_1-xＮ層は、上記電子走行層に接して形成することが好ましい。

ゲート電極直下の層は、実質的にＡｌを含有しない層であることが好ましい。

本発明によれば、ゲート電極部直下の電子供給層の厚さバラツキが少なく、ゲートの閾値ＯＮ電圧のばらつきが少ない、ノーマリーオフ動作する電界効果トランジスタが提供される。

以下、実施の形態を示して本発明を詳細に説明する。
＜第１の実施形態＞
図１は、本発明の電界効果トランジスタの好ましい一例を示す概略断面図である。図１に示されるＨＦＥＴは、シリコン基板１１の上に、ノンドープＧａＮからなるバッファ層１２、アンドープＧａＮからなる電子走行層１３、および電子供給層１５を順次積層してなる層構造を有している。また、電子供給層１５と電子走行層１３の格子定数の違いで発生する歪と、電子供給層１５の自発分極により、電子走行層１３内部の電子供給層１５近傍に高濃度の２次元電子ガス（２ＤＥＧ）層１４が形成され、その結果、ＯＮ抵抗（電流が流れるときの素子の抵抗）の低いＨＦＥＴが実現される。

また、電子供給層１５上にはソース電極１６およびドレイン電極１７が形成され、さらにリセスエッチングにより形成された電子供給層１５の凹部を完全に埋め、かつ電子供給層１５の表面の一部に広がるようにゲート電極１８が設けられている。そして、このようなリセスエッチングにより、ノーマリーオフ動作が実現されている。ゲート電極１８を、該凹部を完全に塞ぎ、かつ電子供給層１５の表面の一部に広がるように形成することにより、リセスエッチングにより形成する凹部の幅を狭くすることができるので、ゲート電極１８下部の抵抗の増加を抑制することができるとともに、電子供給層１５の表面に広がるように形成することによって、電界をゲート端に集中させ、ドレイン−ゲート間の電界を緩和することができる。

ここで、図１には示されていないが、電子供給層１５は、結晶組成の異なる２種の層を交互に積層した多層構造からなっており、具体的には図２に示されるように、結晶組成の異なるＧａＮ層２１とＡｌＮ層２２とを交互に積層した構造を有する。さらに具体的には、電子走行層１３に接する層がＡｌＮ層２２であり、この上にＧａＮ層２１、ＡｌＮ層２２を順次形成してなり、その最表面（電極形成面）は、ＧａＮ層２１である。なお、積層される層の積層数は、図２に示される数に限定されるものではない。このようなＧａＮ層２１とＡｌＮ層２２とを交互に積層した多層構造からなる電子供給層を、結晶組成によりエッチング速度の異なるエッチングガスを用いてドライエッチングすることにより、たとえエッチング速度がウェハ面内で不均一となっても、あるいはウェハを代えてエッチングする場合であっても、リセスエッチングされる部分の電子供給層の厚さバラツキを低減することが可能となる。また、リセスエッチングにより形成される凹部における電子供給層の表面が均一あるいは略均一であるため、ゲート電極の密着性を向上させることができる。さらに、電子供給層の最表面を、Ａｌを含有しないＧａＮ層としたことにより、酸化性の高いＡｌを含む層とする場合と比較して、電極との界面準位の低減を図ることができ、電極との密着性を高めることができる。

本実施形態において、電子供給層を構成するＧａＮ層２１およびＡｌＮ層２２の厚さは、ノーマリーオフ動作を実現するために、図８を参照して説明した閾値厚（Ｔｔｈ）を超えないことが必要であり、具体的には、それぞれ２．５ｎｍ、１．２５ｎｍである。ＧａＮ層２１、ＡｌＮ層２２は、それぞれ図３（ａ）、図３（ｂ）のような結晶構造を有しており、いずれも、層の厚さ方向から見ると、ＩＩＩ族原子（Ｇａ原子３１またはＡｌ原子３４）のみから構成される面（Ａ面）と、Ｖ族原子（Ｎ原子３２）のみから構成される面（Ｂ面）とが交互に現れる。一つのＡ面から次のＡ面まで（一つのＢ面から次のＢ面まででも同じ）を１原子層と呼び、その厚さはＧａＮ、ＡｌＮともにおよそ０．２５ｎｍである。したがって、本実施形態に係る電子供給層（図１における電子供給層１５）は、ＧａＮ層２１、ＡｌＮ層２２をそれぞれ１０原子層、５原子層の厚さとし、これらを交互に積層して（ただし、上述のように電子走行層に接して形成されるのはＡｌＮ層）、多層構造としたものである。

電子供給層全体の厚さは、２次元電子ガス（２ＤＥＧ）層のキャリア濃度が５×１０¹²〜１５×１０¹²／ｃｍ²が得られる厚さを選択することが好ましく、本実施形態においては、３０ｎｍである。すなわち、１組のＡｌＮ層およびＧａＮ層を８組積層させた構成である。上述のように、電子供給層が厚すぎると、応力によって電子走行層の結晶が破壊されるため、２ＤＥＧ層が消失する可能性があるが、本実施形態の電子供給層においては、このような現象はなく、低ＯＮ抵抗のＨＦＥＴが実現されている。これは、各ＧａＮ層、ＡｌＮ層の厚さが十分に薄く、応力の大きさが、これら各層を平均化した組成を有するＡｌＧａＮ層からなる電子供給層の場合とほぼ同等であるためと考えられる。

また、本実施形態において、リセスエッチングにより形成された凹部の下部に残存した電子供給層の厚さは、７．５ｎｍである。すなわち、２組のＡｌＮ層およびＧａＮ層が残存している。このような構成により、ゲート部に形成するショットキー電極の電界により電子走行層の電子が追い出され、ゲート電圧がＯＦＦ状態でドレイン−ソース間に電流が流れない、いわゆるノーマリーオフが実現でき、かつ閾値電圧のばらつきの小さいＨＦＥＴが実現できる。

次に、図４を参照して、図１のＨＦＥＴの製造方法の一例について説明する。図４は、図１のＨＦＥＴの製造方法の一例を示す概略工程図であり、製造途中におけるＨＦＥＴの概略断面図である。まず、従来公知の方法を用いて、シリコン基板１１上に、ノンドープＧａＮからなるバッファ層１２、アンドープＧａＮからなる電子走行層１３、および電子供給層１５を順次積層する（図４（ａ））。ここで、電子供給層１５は、ＡｌＮ層とＧａＮ層とを交互に合計８組積層させたものである。次に、図示されていないが、電子供給層１５の最表面であるＧａＮ層上に、ソース電極１６およびドレイン電極１７を形成する。これらのオーミック電極は、たとえば、ＧａＮ層側からＴｉ／Ａｌ／Ｔｉ／Ａｕ、またはＨｆ／Ａｌ／Ｈｆ／Ａｕを順に積層して形成することができる。

次に、ゲート電極１８を形成する部分の電子供給層をＩＣＰ法等のドライエッチング法を用いてエッチングし、凹部１９を形成する（図４（ｂ））。エッチングには、ＩＣＰエッチング装置を用い、エッチングガスにはＳｉＣｌ₄とＣｌ₂との混合ガスを用いることができる。まず、ＧａＮ層のエッチングレート＞ＡｌＮ層のエッチングレートとなる条件である、ＩＣＰパワー５００Ｗ、ＤＣバイアス−１５０Ｖの条件で、最表面のＧａＮ層のエッチング行ない、次にＧａＮ層のエッチングレート＜ＡｌＮ層のエッチングレートとなる条件である、ＩＣＰパワー１０００Ｗ、ＤＣバイアス−３０Ｖの条件で、露出したＡｌＮ層のエッチングを行なう。この２つの条件によるエッチングを交互に繰り返してＡｌＮ層とＧａＮ層とを順次選択的にエッチングすることにより、計６組のＧａＮ層およびＡｌＮ層を除去し、２組を残存させた。

その後、形成された凹部１９に金属膜を順次形成して、ショットキー特性を有するゲート電極１８を形成し、図１に示されるＨＦＥＴ素子が完成する。

たとえば以上のようにして作製された、本実施形態のＨＦＥＴは、良好なノーマリーオフ動作を再現性よく行なう。また、２ｍΩｃｍ²という、低いＯＮ抵抗を有するものであった。さらに、本実施形態のＨＦＥＴの閾値ＯＮ電圧は、０．３±０．０１Ｖであり、閾値ＯＮ電圧のバラツキが非常に小さい。なお、ＯＮ抵抗および閾値ＯＮ電圧のバラツキは、次のようにして測定したものである。
ＯＮ抵抗：半導体パラメータアナライザを用い、ゲート電圧Ｖ_g ２Ｖにてソース−ドレイン間の電圧Ｖ_ds １Ｖ時の電流値Ｉ_dsを測定し、以下の式よりＯＮ抵抗を算出した。
ＯＮ抵抗＝Ｖ_ds／Ｉ_ds×デバイス面積
閾値ＯＮ電圧のバラツキ：ソース−ドレイン間の電圧Ｖ_ds ５Ｖで、ゲート電圧Ｖgを変化させ、Ｉ_dsが１０μＡとなるゲート電圧を測定した。

ここで、上記第１の実施形態は、本発明の目的を害しない範囲において、たとえば以下のような変形が可能である。まず、上記第１の実施形態では、電子供給層をＡｌＮ層とＧａＮ層とを交互に積層した多層構造としたが、基板とほぼ格子整合し、良好な結晶薄膜（層）が形成できる材料からなり、かつ結晶組成が異なっており、これによりエッチング速度が異なる２種以上の層からなる多層構造であればよい。具体的には、ＢＮ層、ＩｎＮ層、ＧａＮ層およびＡｌＮ層からなる群から選択された２種以上の層を挙げることができ、２種類の層の組み合わせとしては、たとえばＡｌＮ層とＧａＮ層のほか、ＡｌＮ層とＩｎＮ層、ＧａＮ層とＩｎＮ層などを挙げることができる。また、３種類の層の組み合わせとしては、たとえば、ＧａＮ／ＡｌＮ／ＩｎＮなどを挙げることができる。この中でも、ＡｌＮ層とＧａＮ層との組み合わせ、ＧａＮ／ＡｌＮ／ＩｎＮの組み合わせは、ＧａＮとの格子定数が近接しているため好ましい。

電子供給層は、上記してきた、たとえばＡｌＮ層とＧａＮ層との多層構造のほか、ｘが異なる２種類以上のＡｌ_xＧａ_1-xＮ層（０≦ｘ≦１）を積層した多層構造であってもよい。多層構造を構成する２種以上の層は、構成原子が全く異なる、たとえばＧａＮ、ＡｌＮ、ＩｎＮのような２種類の原子からなる二元混晶の組み合わせを用いた方が、構成する原子が同じでその組成（割合）が異なる層の組み合わせを用いる場合と比較して、エッチング速度に差がでやすいため好ましい。

電子供給層全体の厚さは、第１の実施形態における３０ｎｍに限定されるものではなく、適宜変更することが可能である。全体の厚さが２０〜４０ｎｍ程度であれば、１〜３ｍΩｃｍ²程度の良好なＯＮ抵抗を得ることができる。第１の実施形態における電子供給層を構成するＧａＮ層およびＡｌＮ層の厚さ、ならびに積層させる組数も上記値に限定されるものではない。ＧａＮ層およびＡｌＮ層は、それぞれ独立して、たとえば１〜１０原子層とすることができる。ＧａＮ層およびＡｌＮ層をより薄くすることにより、リセスエッチングされる部分の電子供給層の厚さのバラツキをより精密に制御することが可能となる。また、積層させる組数（１のＡｌＮ層と１のＧａＮ層とを１組とする）は、たとえば４〜８０組とすることができるが、上述のように、電子供給層全体の厚さが２０〜４０ｎｍとなるようにすることが好ましい。

ドライエッチング後の、電子供給層を構成するＡｌＮ層およびＧａＮ層の残存組数についても特に制限されるものではないが、積層組数４〜８０組に対し、残存組数は２〜４０組であることが好ましい。残存組数が１組であると、ＧａＮ、ＡｌＮそれぞれの特性が顕在化する。また、残存組数が４１組以上であると、結晶欠陥により特性が劣化する傾向にある。

また、リセスエッチングにより形成される凹部の幅は特に制限されるものではないが、たとえば、ソース−ドレイン間のリーク電流を抑えるために０．５μｍ以上とすることが好ましい。また、デバイスサイズを小さくするという観点からは、３μｍ以下とすることが好ましく、より好ましくは１μｍ以下である。

ＧａＮ層、ＡｌＮ層の厚さの比を変えれば電子供給層の平均的な組成を変えることができ、したがって分極の大きさを変えることができる。たとえば、ＡｌＮ層の厚さをＧａＮ層より厚くすることにより、Ａｌの組成が大きくなって、分極も応力も大きくなるので電子供給層全体の厚さを薄くすることができ、工程が短くなるという利点がある。ＡｌＮ層を厚くする場合においても、ゲート電極を形成する最表面を、Ａｌを含有しないＧａＮ層とすれば、酸化による電極のはがれという問題は生じない。

リセスエッチングにより形成される凹部にゲート電極を形成する際、ゲート電極は直接形成してもよく、あるいは、ＳｉＯ₂、Ｔａ₂Ｏ₅、ＮｂＯなどの誘電体膜を形成した後、その上にゲート電極を形成するようにしてもよい。また、ゲート電極は、上記第１の実施形態のように、凹部を塞ぎ、電子供給層の表面上に広がるように形成してもよいし、図７に示されるように、凹部の中に完全に入り込むように形成してもよい。

さらに、基板は、シリコンのほか、ＳｉＣ、サファイア等を使用できることはいうまでもない。以上に述べた変形例は、以下に示す他の実施形態においても適用し得るものである。

＜第２の実施形態＞
図５は、本発明の電界効果トランジスタの別の好ましい一例を示す概略断面図である。図５に示される高電子移動度トランジスタ（ＨＦＥＴ）は、電子供給層が上記第１の実施形態と同様のＡｌＮ層とＧａＮ層とを交互に積層した多層構造５５と、Ａｌ_xＧａ_1-xＮ層（０≦ｘ≦１）５９とから構成されること以外は、第１の実施形態のＨＦＥＴと同様の構造を有する。このような構成とすることにより、ＡｌＮとＧａＮの混晶となり、膜厚方向に均一なバンドギャップとなるため、電子供給層の分極の大きさがより適当な値となり、ノーマリーオフ特性が得られやすいという利点がある。

本実施形態において、電子供給層の一部であるＡｌ_xＧａ_1-xＮ層（０≦ｘ≦１）５９の厚さは、７．５ｎｍである。また、電子供給層の一部である多層構造５５を構成するＧａＮ層およびＡｌＮ層の厚さは、それぞれ２．５ｎｍ、１．２５ｎｍ、すなわち、それぞれ、１０原子層、５原子層の厚さである。多層構造５５は、１のＡｌＮ層および１のＧａＮ層を１組として、５組積層させた構造を有し、多層構造５５全体として、２０ｎｍの厚さを有する。したがって、電子供給層全体の厚さは、３０ｎｍとなる。

次に、図６を参照して、図５のＨＦＥＴの製造方法の一例について説明する。図６は、図５のＨＦＥＴの製造方法の一例を示す概略工程図であり、製造途中におけるＨＦＥＴの概略断面図である。まず、従来公知の方法を用いて、シリコン基板５１上に、ＡｌＮ、ＧａＮからなるバッファ層５２、アンドープＧａＮからなる電子走行層５３を順次積層する。次に、その上にＡｌ_xＧａ_1-xＮ層（０≦ｘ≦１）５９を形成した後、ＧａＮ層およびＡｌＮ層を交互に積層して多層構造５５を形成する（図６（ａ））。

次に、ソース電極５６およびドレイン電極５７を多層構造５５上に形成した後（図６において図示せず）、第１の実施形態の場合と同様にして、ゲート電極を形成する部分について、多層構造５５のＡｌＮ層およびＧａＮ層をすべてドライエッチングして、凹部６０を形成し、Ａｌ_xＧａ_1-xＮ層（０≦ｘ≦１）５９を露出させる（図６（ｂ））。最後に、該凹部６０にゲート電極５８を形成して、図５に示されるＨＦＥＴを得る。

本実施形態のＨＦＥＴは、良好なノーマリーオフ動作を再現性よく行なう。また、２ｍΩｃｍ²という、低いＯＮ抵抗を有するものであった。さらに、本実施形態のＨＦＥＴの閾値ＯＮ電圧は、０．３±０．０１Ｖであり、閾値ＯＮ電圧のバラツキが非常に小さい。

ここで、上記第２の実施形態は、本発明の目的を害しない範囲において、たとえば以下のような変形が可能である。まず、Ａｌ_xＧａ_1-xＮ層（０≦ｘ≦１）５９の厚さは、上記値に限られるものではなく、５〜１５ｎｍ程度とすることができる。Ａｌ_xＧａ_1-xＮ層（０≦ｘ≦１）５９の厚さがこの範囲内である場合には、ノーマリーオフ化が可能である。また、Ａｌ_xＧａ_1-xＮ層（０≦ｘ≦１）５９の厚さを調整することにより、閾値が変えることが可能である。

多層構造５５を構成するＧａＮ層およびＡｌＮ層の各層は、上記第１の実施形態と同様に、１〜１０原子層程度とすることができる。また、１のＧａＮ層および１のＡｌＮ層を１組として、２〜４０組積層させて、多層構造５５全体の厚さを１０〜２０ｎｍ程度とすることができる。電子供給層全体の厚さは、第２の実施形態における３０ｎｍに限定されるものではなく、適宜変更することが可能である。全体の厚さが２０〜４０ｎｍ程度であれば、１〜３ｍΩｃｍ²程度の良好なＯＮ抵抗を得ることができる。

ドライエッチング後の、電子供給層を構成するＡｌＮ層およびＧａＮ層の残存組数についても特に制限されるものではないが、多層構造５５の積層組数２〜４０組に対し、残存組数を０〜３９組とすることができる。すなわち、第２の実施形態のように、ゲート電極形成部のＡｌＮ層およびＧａＮ層をすべてエッチングしてもよいし、多層構造が残るようにエッチングしてもよい。さらには、ＡｌＮ層およびＧａＮ層をすべてエッチングした上で、さらにＡｌ_xＧａ_1-xＮ層（０≦ｘ≦１）５９がエッチングされた構造としてもよい。

多層構造５５とＡｌ_xＧａ_1-xＮ層（０≦ｘ≦１）５９との積層順序を逆にすることもできる。すなわち、多層構造５５が電子走行層５３に接するように電子供給層を構成してもよい。このような構成によっても、リセスエッチング後に残存する電子供給層の厚さバラツキを精密に制御することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の電界効果トランジスタの好ましい一例を示す概略断面図である。 図１のＨＦＥＴにおける電子供給層を示す概略断面図である。 ＧａＮ層およびＡｌＮ層の結晶構造を示す模式図であり、（ａ）はＧａＮ層を結晶構造を、（ｂ）はＡｌＮ層の結晶構造を示す。 図１のＨＦＥＴの製造方法の一例を示す概略工程図である。 本発明の電界効果トランジスタの別の好ましい一例を示す概略断面図である。 図５の電界効果トランジスタの製造方法の一例を示す概略工程図である。 従来のＧａＮ系化合物半導体のヘテロ接合を用い、高移動度電子層を形成してなるＦＥＴの構造を示す概略断面図である。 電子供給層の厚さと２次元電子濃度との関係を模式的に示すグラフである。

符号の説明

１１，５１ シリコン基板、１２，５２ バッファ層、１３，５３ 電子走行層、１４，５４ ２次元電子ガス（２ＤＥＧ）層、１５ 電子供給層、１６，５６ ソース電極、１７，５７ ドレイン電極、１８，５８ ゲート電極、１９，６０ 凹部、２１ ＧａＮ層、２２ ＡｌＮ層、３１ Ｇａ原子、３２ Ｎ原子、３３ ＧａＮ（１層分）、３４ Ａｌ原子、３５ ＡｌＮ（１層分）、５５ 多層構造、５９ Ａｌ_xＧａ_1-xＮ層（０≦ｘ≦１）。

Claims (4)

1. ＧａＮからなる電子走行層と該電子走行層よりバンドギャップが実質的に大きい電子供給層とを有する電界効果トランジスタであって、
   ゲート電極直下部分の前記電子供給層の厚さは、それ以外の部分の前記電子供給層の厚さより薄く、かつ、
   前記電子供給層の少なくとも一部は、ＢＮ層、ＩｎＮ層、ＧａＮ層およびＡｌＮ層からなる群から選択された少なくとも２種の層を交互に積層した多層構造を有する、電界効果トランジスタ。
2. 前記電子供給層は、さらにＡｌ_xＧａ_1-xＮ層（０≦ｘ≦１）を含む、請求項１に記載の電界効果トランジスタ。
3. 前記Ａｌ_xＧａ_1-xＮ層は、前記電子走行層に接して形成される、請求項２に記載の電界効果トランジスタ。
4. ゲート電極直下の層は、実質的にＡｌを含有しない層である、請求項１〜３のいずれかに記載の電界効果トランジスタ。

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