JP2008047224A - 不揮発性半導体メモリ - Google Patents

Abstract

【課題】不揮発性半導体メモリにおけるビット線間の寄生容量によるアクセス遅延を抑制する。
【解決手段】ビット選択信号Ｙｊでビット線ＢＬｊ、ＢＬｊ＋１を選択し、センスアンプ２７でデータ線ＤＴ０、ＤＴ１のレベルに従って選択したメモリセル１１のデータを読み出した後、その読み出しデータＲＤ０，ＲＤ１をラッチ回路２８に保持する。その後、制御信号ＤＣＧを“Ｈ”にしてＮＭＯＳ２６をオン状態にし、データ線ＤＴ０、ＤＴ１を接地電位ＶＳＳにする。これにより、選択されたビット線ＢＬｊ、ＢＬｊ＋１の電荷が放電される。その後、隣接するビット線が選択されたとしても。ビット線間の寄生容量ＰＣｊによる影響がなくなり、アクセス遅延を起こすことなく次のデータを読み出すことができる。
【選択図】図１

Description

本発明は、ＥＰＲＯＭ（Erasable and Programmable Read-Only Memory）等の不揮発性半導体メモリに関するものである。

特開２００５−５０４２３号公報

上記特許文献１には、ＥＰＲＯＭにおけるビット線間の寄生容量による読み出しアクセスの遅延を抑制する技術が記載されている。この特許文献１のＥＰＲＯＭでは、読み出し対象となる選択されたメモリセルのオン・オフ状態によってレベルが変化するビット線の電位を増幅する実セルアンプと、比較用の導通状態に設定されたリファレンスセルが接続されたビット線の電位を増幅するリファレンスアンプと、これらの実セルアンプとリファレンスアンプの出力レベルを比較して読み出し信号を出力するセンスアンプを有している。そして、実セルアンプの入力側のビット線と接地電位の間に順方向にダイオード接続されたトランジスタを接続すると共に、リファレンスアンプの入力側のビット線と接地電位の間にも順方向にダイオード接続されたトランジスタを接続している。

このＥＰＲＯＭでは、例えばデータ“０”が書き込まれてオフ状態となったメモリセルを読み出す場合、選択信号で駆動されたトランジスタによってこのメモリセルのドレインが接地電位に接続される。このとき、メモリセルはオフ状態であるので、このメモリセル自体に電流は流れないが、メモリセルのソースが接続されたビット線とドレインが接続されたビット線の間の寄生容量により、このメモリセルのソースが接続されたビット線（即ち、実セルアンプの入力側に接続されるビット線）の電位が接地電位に引かれる。このため、実セルアンプの入力側からビット線に充電電流が流れる。一方、実セルアンプの入力側は、順方向にダイオード接続されたトランジスタによって接地電位に接続されているので、このトランジスタを介して接地電位へ直流電流が流れる。これにより、寄生容量への充電開始時期が早くなり、読み出し遅延時間を減少できるとされている。

しかしながら、前記ＥＰＲＯＭでは、センスアンプからの充電初速を速くするための回路であり、動作状態によって変動する選択ビット線の初期電位については考慮されていないため、すべての読み出し動作に対して十分な効果が得られない。

本発明は、電流検出型のセンスアンプを用いた不揮発性半導体メモリにおいて、ビット線間の寄生容量によるアクセス遅延を抑制することを目的としている。

本発明の不揮発性半導体メモリは、平行に配置された複数のワード線、該ワード線に交差して交互に配置された複数のドレイン線とソース線、及びこれらのワード線とドレイン線とソース線の各交差箇所に設けられ制御ゲート電極とドレイン電極とソース電極がそれぞれ対応するワード線とドレイン線とソース線に接続された複数の不揮発性メモリセルを有し、該ドレイン線が第１の電位に接続されたメモリセルアレイと、前記複数のソース線の中から選択信号で指定されたソース線を選択してデータ線に接続する選択回路と、データ読み出し動作開始時に所定時間だけ前記データ線を第２の電位に接続して前記選択したソース線を充電する充電回路と、前記所定時間の経過後に前記データ線に流れる電流に基づいて前記選択したソース線に対応する不揮発性メモリセルのデータを読み出して保持するデータ出力回路と、前記不揮発性メモリセルのデータを読み出した後で前記データ線を前記第１の電位に接続して前記選択したソース線の電荷を放電する放電回路とを備えたことを特徴としている。

本発明では、選択したソース線に対応する不揮発性メモリセルに記憶されたデータをデータ線に流れる電流に基づいて読み出して保持するデータ出力回路と、この不揮発性メモリセルのデータを読み出した後でデータ線を第１の電位に接続して、選択したソース線の電荷を放電する放電回路を有している。これにより、データ読み出し後、読み出したソース線に保持されている電荷が放電されるので、次に読み出すソース線に対するソース線間の寄生容量の影響が抑制され、アクセス遅延を抑制することができるという効果がある。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すＥＰＲＯＭの構成図である。
このＥＰＲＯＭは、データを記憶するためのメモリセルアレイ１０を有している。メモリセルアレイ１０は、平行に配置された複数のワード線（但し、この図では１本のみを記載）ＷＬｉ（ｉ＝０〜ｍ）と、これに交差して配置された複数のドレイン線ＤＬｊ（ｊ＝０〜ｎ）を有している。更に、各ドレイン線ＤＬｊ，ＤＬｊ＋１の間には、ソース線ＳＬｊが平行に配置されている。

各ワード線ＷＬｉ、ドレイン線ＤＬｊ及びソース線ＳＬｊの交差箇所には、メモリセル１１−ｊｅが配置され、各ワード線ＷＬｉ、ドレイン線ＤＬｊ＋１及びソース線ＳＬｊの交差箇所には、メモリセル１１−ｊｄが配置されている。以下、構成要素を具体的に指定する場合以外は、ｉ，ｊ等の添え字は省略する。

メモリセル１１は、周囲から絶縁された浮遊ゲート電極を有する電界効果トランジスタで、制御ゲート電極、ドレイン電極及びソース電極は、それぞれ対応するワード線ＷＬ、ドレイン線ＤＬ及びソース線ＳＬに接続されている。メモリセル１１は、未書き込み状態（データ“１”）では浮遊ゲート電極に電荷が存在せず閾値電圧が低くなっており、ワード線ＷＬで選択されたときはオン状態となる。また、制御ゲート電極に高電圧を印加して書き込みを行う（データ“０”）と、浮遊ゲート電極に電荷が蓄積されて閾値電圧が上昇し、メモリセル１１はオフ状態となる。これにより、電源を切断しただけでは浮遊ゲート電極の電荷が放電されず、記憶内容が保存されるようになっている。

各ドレイン線ＤＬｊは、それぞれＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１２−ｊを介して接地電位ＶＳＳに接続されている。また、偶数番目のＮＭＯＳ１２のゲートには、ドレイン選択信号ＤＳＥが共通に与えられ、奇数番目のＮＭＯＳ１２のゲートには、ドレイン選択信号ＤＳＯが共通に与えられている。また、ワード線ＷＬｉには、ワード選択信号Ｗｉが共通に与えられるようになっている。

各ソース線ＳＬｊは、それぞれＮＭＯＳ１３−ｊを介してビット線ＢＬｊに接続されている。なお、各ＮＭＯＳ１３のゲートには、選択信号ＳＳが共通に与えられ、この選択信号ＳＳによって、このメモリセルアレイ１０が選択されてビット線ＢＬに接続されるようになっている。各ビット線ＢＬは、配線抵抗Ｒ（例えば、９９２Ω）と共通電位ＧＮＤとの間の浮遊容量Ｃ（例えば、０．３３ｐＦ）の他、隣接するビット線との間の寄生容量ＰＣ（例えば、１．１０２ｐＦ）を有している。

ビット線ＢＬ０は、ＮＭＯＳ２１−０を介してノードＮ０に接続され、ビット線ＢＬｎは、ＮＭＯＳ２２−ｎを介してノードＮ１に接続されている。また、ビット線ＢＬ１〜ＢＬｎ−１は、それぞれＮＭＯＳ２１−１〜２１−ｎ−１とＮＭＯＳ２２−１〜２２−ｎ−１を介して、ノードＮ０，Ｎ１に接続されている。そして、ＮＭＯＳ２１−ｊとＮＭＯＳ２２−ｊ＋１のゲートに、ビット選択信号Ｙｊが与えられるようになっている。

ノードＮ０，Ｎ１には、それぞれデータ線ＤＴ０，ＤＴ１が接続されている。データ線ＤＴ０は、それぞれＮＭＯＳ２５−０，２６−０を介してセンスレベルＣＳＶ（例えば、０．９Ｖ）と接地電位ＶＳＳに接続されると共に、センスアンプ（ＡＭＰ）２７−０に接続されている。また、データ線ＤＴ１は、それぞれＮＭＯＳ２５−１，２６−１を介してセンスレベルＣＳＶと接地電位ＶＳＳに接続されると共に、センスアンプ２７−１に接続されている。ＮＭＯＳ２５−０，２５−１のゲートには、プリチャージ用の制御信号ＰＣＧが与えられ、ＮＭＯＳ２６−０，２６−１のゲートには、ディスチャージ用の制御信号ＤＣＧが与えられている。また、この制御信号ＤＣＧは、センスアンプ２７−０，２７−１に対する動作制御信号として与えられるようになっている。

センスアンプ２７−０，２７−１は、データ線ＤＴ０，ＤＴ１に流れ出す電流を検出して、このデータ線ＤＴ０，ＤＴ１に接続されて選択されたメモリセルのデータを読み出すもので、その出力側には、それぞれラッチ回路（ＬＡＴ）２８−０，２８−１が接続されている。ラッチ回路２８−０，２８−１は、ラッチ信号ＬＡＢに従ってセンスアンプ２７−０，２７−１の読み出しデータＲＤ０，ＲＤ１を保持し、出力信号ＯＵＴ０，ＯＵＴ１として出力するものである。

なお、制御信号ＰＣＧは、読み出し動作時にビット線ＢＬが選択されたときに、最初の一定時間だけ“Ｈ”になって選択されたビット線ＢＬをセンスレベルＣＳＶに充電するための信号である。ラッチ信号ＬＡＢは、センスアンプ２７の出力が安定したと想定されるタイミングで、このセンスアンプ２７から出力される読み出しデータＲＤを、ラッチ回路２８に保持させるために“Ｌ”となるパルス信号である。制御信号ＤＣＧは、選択されたビット線ＢＬの電荷を放電させると共にセンスアンプ２７を動作させるための信号である。即ち、制御信号ＤＣＧは、制御信号ＰＣＧの立ち上がりで“Ｌ”となってセンスアンプ２７を動作させると共にＮＭＯＳ２６をオフにし、ラッチ信号ＬＡＢが立ち上がった時点で“Ｈ”となってセンスアンプ２７を停止させると共にＮＭＯＳ２６をオンにしてビット線ＢＬの電荷を放電させるようになっている。

図２は、図１の動作を示す信号波形図である。以下、この図２を参照しつつ、図１の動作を説明する。

ここでは、先ず、本発明の効果を明確にするために、放電用のＮＭＯＳ２６−０，２６−１と、ラッチ回路２８−０，２８−１が無い場合の動作について説明する。

例えば、データ“１”が記憶されたメモリセル１１−１ｄを読み出す場合、選択信号ＳＳ、ワード選択信号Ｗ０及びドレイン選択信号ＤＳＥを“Ｈ”にすると共に、ビット選択信号Ｙ０を“Ｈ”に設定する。更に、一定時間だけ制御信号ＰＣＧを“Ｈ”にすると、ビット選択信号Ｙ０で選択されたビット線ＢＬ０，ＢＬ１が、センスレベルＣＳＶ近くまで充電される。このとき、メモリセル１１−１ｄはデータ“１”（オン状態）であるので、ビット線ＢＬ１はこのメモリセル１１−１ｄを介して接地電位ＶＳＳに接続され、その電位は低下する。ビット線ＢＬ１に流れる電流は、データ線ＤＴ１を介してセンスアンプ２７−１で検出され、メモリセル１１−１ｄの記憶内容が読み出しデータＲＤ１として出力される。

引き続いてデータ“０”が記憶された隣接するメモリセル１１−２ｅを読み出す場合、ビット選択信号Ｙ２を“Ｈ”にすると共に、制御信号ＰＣＧを一定時間だけ“Ｈ”にする。これにより、ビット線ＢＬ２，ＢＬ３が選択されてセンスレベルＣＳＶ近くまで充電される。このとき、前回選択されていたビット線ＢＬ１は、まだセンスレベルＣＳＶの近傍にとどまっている。しかし、実際には、ビット線ＢＬ２との間の寄生容量ＰＣ１による結合の影響を受け、ビット線ＢＬ１のレベルはＣＳＶ＋αまで上昇する。その後、ビット線ＢＬ１の電荷は、図１中の点線で示すように、メモリセル１１−１ｄを介して接地電位ＶＳＳへリークを開始する。このとき、ビット線ＢＬ１のレベルが高いため、リーク電流は大きい。このリーク電流の影響は、ビット線ＢＬ１，ＢＬ２間の寄生容量ＰＣ１を介してビット線ＢＬ２へ伝わり、このビット線ＢＬ２にも、点線で示すようなリーク電流が発生する。このリーク電流の影響により、ビット線ＢＬ２の期待値“０”の判定が遅延し、アクセス遅延が発生する。

次に、本発明の特徴である放電用のＮＭＯＳ２６−０，２６−１と、ラッチ回路２８−０，２８−１がある場合の動作について説明する。

データ“１”が記憶されたメモリセル１１−１ｄを読み出す場合、選択信号ＳＳ、ワード選択信号Ｗ０及びドレイン選択信号ＤＳＥを“Ｈ”にする。このとき、制御信号ＤＣＧは“Ｌ”となり、ＮＭＯＳ２６はオフ状態となり、センスアンプ２７は動作状態となる。
更に、一定時間だけ制御信号ＰＣＧを“Ｈ”にすると、ビット選択信号Ｙ０で選択されたビット線ＢＬ０，ＢＬ１が、データ線ＤＴ０，ＤＴ１を介してセンスレベルＣＳＶ近くまで充電される。

その後、制御信号ＰＣＧは“Ｌ”となる。このとき、メモリセル１１−１ｄはオン状態であるので、ビット線ＢＬ１はこのメモリセル１１−１ｄを介して接地電位ＶＳＳに接続され、その電位は低下する。ビット線ＢＬ１に流れる電流は、データ線ＤＴ１を介してセンスアンプ２７−１で検出され、メモリセル１１−１ｄの記憶内容が読み出しデータＲＤ１として出力される。

センスアンプ２７−１から出力される読み出しデータＲＤ１が安定したタイミングで、ラッチ信号ＬＡＢが出力され、読み出しデータＲＤ１はラッチ回路２８−１に保持され、出力信号ＯＵＴ１として出力される。

ラッチ信号ＬＡＢが“Ｈ”に戻ると、今度は制御信号ＤＣＧが“Ｈ”となる。これにより、ＮＭＯＳ２６がオン状態となり、センスアンプ２７の動作は停止する。ＮＭＯＳ２６がオン状態となることにより、データ線ＤＴ０，ＤＬ１が接地電位ＶＳＳに接続され、選択されているビット線ＢＬ０，ＢＬ１が接地電位ＶＳＳ近くまで放電される。このとき、読み出しデータＲＤ１は既にラッチ回路２８−１に保持されているので、出力信号ＯＵＴ１は変化しない。

引き続いてデータ“０”が記憶された隣接するメモリセル１１−２ｅを読み出す場合、ビット選択信号Ｙ２を“Ｈ”にして、同様の読み出し動作が行われる。このとき、選択されたビット線ＢＬ２に隣接するビット線ＢＬ１は、接地電位ＶＳＳ近くまで放電されているので、ビット線ＢＬ２との間の寄生容量ＰＣ１による結合の影響があっても、その電位がＣＳＶ以上に上昇することは無い。また、ビット線ＢＬ１のレベルは低いので、リーク電流は小さく抑えられる。従って、アクセス遅延を生ずることなく、ビット線ＢＬ２の期待値“０”の判定ができる。

以上のように、この実施例１のＥＰＲＯＭは、センスアンプ２７で読み出した読み出しデータＲＤ０，ＲＤ１を保持するラッチ回路２８と、読み出しデータＲＤ０，ＲＤ１をラッチ回路２８に保持した後、選択されたビット線ＢＬの電荷をデータ線ＤＴ０，ＤＬ１を介して放電するためのＮＭＯＳ２６を有している。これにより、読み出しが終了したビット線ＢＬの電荷が放電されるので、次に読み出しを行うビット線ＢＬに対するビット線間の寄生容量ＰＣによる電流が抑制され、アクセス遅延を生ずることなく正しいデータを読み出すことが出来るという利点が有る。

図３は、本発明の実施例２を示すＥＰＲＯＭの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このＥＰＲＯＭは、図１においてデータ線ＤＴ１，ＤＬ２に設けていたディスチャージ用のＮＭＯＳ２６−０，２６−１に代えて、各ビット線ＢＬｊに対して、それぞれディスチャージ用のＮＭＯＳ２９−ｊを設けたものである。即ち、ＮＭＯＳ２９−ｊのドレインはビット線ＢＬｊに接続され、ソースは接地電位ＶＳＳに接続され、ゲートにはディスチャージ用の制御信号ＤＣＧが共通に与えられるようになっている。その他の構成は、図１と同様である。

このＥＰＲＯＭの動作は、制御信号ＤＣＧが“Ｈ”になったときに、すべてのビット線ＢＬｊがＮＭＯＳ２９−ｊを介して接地電位ＶＳＳに接続され、一斉にディスチャージされること以外は、図１のＥＰＲＯＭと同様であり、同様の利点がある。

図４は、本発明の実施例３を示すＥＰＲＯＭの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このＥＰＲＯＭは、図１中のディスチャージ用のＮＭＯＳ２６−０，２６−１とラッチ回路２８−０，２８−１を削除すると共に、ビット選択信号Ｙｊで選択されたビット線対に隣接するビット線をディスチャージするための放電回路３０を設けたものである。
放電回路３０は、各ビット線ＢＬｊに対して設けられたディスチャージ用のＮＭＯＳ３１−ｊ，３２−ｊで構成されている。即ち、ＮＭＯＳ３１−ｊ，３２−ｊのドレインはビット線ＢＬｊに接続され、ソースは接地電位ＶＳＳに接続されている。一方、ＮＭＯＳ３１−ｊのゲートにはビット選択信号Ｙｊ−２が与えられ、ＮＭＯＳ３２−ｊのゲートにはビット選択信号Ｙｊ＋１が与えられるようになっている。その他の構成は、図１と同様である。

図５は、図４の動作を示す信号波形図である。以下、この図５を参照しつつ、図４の動作を説明する。

例えば、データ“１”が記憶されたメモリセル１１−１ｄを読み出す場合、選択信号ＳＳ、ワード選択信号Ｗ０及びドレイン選択信号ＤＳＥを“Ｈ”にすると共に、ビット選択信号Ｙ０を“Ｈ”に設定する。これにより、ビット線ＢＬ０，ＢＬ１が選択され、それぞれデータ線ＤＴ０，ＤＬ１に接続される。このとき、ビット線ＢＬ０，ＢＬ１に隣接するビット線ＢＬ２は、ビット選択信号Ｙ０でオン状態となったＮＭＯＳ３１−２を介して接地電位ＶＳＳに接続される。

更に、一定時間だけ制御信号ＰＣＧを“Ｈ”にすると、選択されたビット線ＢＬ０，ＢＬ１がセンスレベルＣＳＶ近くまで充電される。このとき、メモリセル１１−１ｄはオン状態であるので、ビット線ＢＬ１はこのメモリセル１１−１ｄを介して接地電位ＶＳＳに接続され、その電位は低下する。ビット線ＢＬ１に流れる電流は、データ線ＤＴ１を介してセンスアンプ２７−１で検出され、メモリセル１１−１ｄの記憶内容が読み出しデータＲＤ１として出力される。

引き続いてデータ“０”が記憶された隣接するメモリセル１１−２ｅを読み出す場合、ビット選択信号Ｙ２を“Ｈ”にすると共に、制御信号ＰＣＧを一定時間だけ“Ｈ”にする。これにより、ビット線ＢＬ２，ＢＬ３が選択されてセンスレベルＣＳＶ近くまで充電される。このとき、前回選択されていた隣接するビット線ＢＬ１は、ビット選択信号Ｙ２でオン状態となったＮＭＯＳ３２−１を介して接地電位ＶＳＳに接続される。従って、ビット線ＢＬ２は、隣接するビット線ＢＬ１との間の寄生容量ＰＣ１による結合の影響を受けることがない。そして、ビット線ＢＬ２からデータ線ＤＴ０を通して読み出され、センスアンプ２７−０で検出されたメモリセル１１−２ｅ記憶内容が読み出しデータＲＤ０として出力される。

以上のように、この実施例３のＥＰＲＯＭは、読み出し時に、選択されたビット線対に隣接するビット線を放電する放電回路３０を有している。これにより、読み出し対象のビット線に隣接するビット線ＢＬの電荷が放電されるので、読み出しを行うビット線ＢＬとの間の寄生容量ＰＣによるリーク電流が抑制され、アクセス遅延を生ずることなく正しいデータを読み出すことが出来るという利点が有る。

図６は、本発明の実施例４を示すＥＰＲＯＭの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このＥＰＲＯＭの回路構成は、ドレイン線ＤＬｊが接続される電位と、データ線ＤＴ０，ＤＴ１がプリチャージとディスチャージ時に接続される電位が異なる他は、図１と同一構成である。即ち、各ドレイン線ＤＬｊは、それぞれＮＭＯＳ１２−ｊを介してセルドレインレベルＣＤＶ（例えば、０．９Ｖ）に接続されている。また、データ線ＤＴ０，ＤＴ１は、それぞれＮＭＯＳ２５−０，２５−１を介して接地電位ＶＳＳに接続されると共に、ＮＭＯＳ２６−０，２６−１を介してセルドレインレベルＣＤＶに接続されている。なお、このＥＰＲＯＭでは、センスアンプ２７−０，２７−１は、データ線Ｄ０，Ｄ１から流れ込む電流を検出することにより、選択されたメモリセル１１のデータを読み出すようになっている。

図７は、図６の動作を示す信号波形図である。
このＥＰＲＯＭでは、センスアンプ２７を制御する制御信号ＤＣＧは、新しいデータの読み出し開始時に“Ｌ”となり、ラッチ信号ＬＡＢによってこのセンスアンプ２７の読み出しデータＲＤ０，ＲＤ１がラッチ回路２８に保持されるまで“Ｌ”を維持し、その後“Ｈ”に戻る。制御信号ＤＣＧが“Ｈ”に戻ると、センスアンプ２７の動作は停止すると共に、ＮＭＯＳ２６がオン状態となり、データ線ＤＴ０，ＤＴ１がセルドレインレベルＣＤＶに接続される。これにより、ビット選択信号Ｙｊで選択されているビット線ＢＬがセンスレベルＣＤＶに充電される。このとき、センスアンプ２７の読み出しデータＲＤ０，ＲＤ１は、ラッチ回路２８に保持されており、このラッチ回路２８から正常な出力信号ＯＵＴ０，ＯＵＴ１が出力される。

次の選択アドレスに切り替わると、制御信号ＤＣＧは再び“Ｌ”となり、センスアンプ２７が活性化されて読み出し動作が行われる。このとき、前回選択されたビット線ＢＬは、セルドレインレベルＣＤＶに充電されているので、制御信号ＰＣＧによってデータ線ＤＴ０，ＤＴ１が接地電位ＶＳＳにディスチャージされても、ビット線間の寄生容量ＰＣによる結合の影響で電位がＶＳＳ−αまで低くなることはなく、リーク電流が抑制され、アクセス遅延を生ずることなく正しいデータを読み出すことが出来るという利点が有る。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） 図１等にはメモリセルアレイ１０を１つだけ図示しているので、このメモリセルアレイ１０のソース線ＳＬとビット線ＢＬが１対１に対応しているが、複数のメモリセルアレイ１０を並列に接続することができる。この場合、メモリセルアレイ毎に設けられた選択信号ＳＳによって１つのメモリセルアレイ１０が選択されてビット線ＢＬに接続されることになる。
（２） 図１等のメモリセルアレイ１０は、偶数番目と奇数番目のメモリセルを同時にアクセスするように構成しているが、１つのメモリセルを選択する構成のメモリセルアレイにも同様に適用可能である。
（３） 図３及び図４のＥＰＲＯＭでも、図６と同様に、メモリセルアレイ１０のドレイン線ＤＬと放電用のＮＭＯＳ２９，３１，３２のソースをセルドレインレベルＣＤＶに接続し、プリチャージ用のＮＭＯＳ２５のソースを接地電位ＶＳＳに接続し、流れ込む電流によってデータを読み出すセンスアンプを用いて構成することができる。

本発明の実施例１を示すＥＰＲＯＭの構成図である。 図１の動作を示す信号波形図である。 本発明の実施例２を示すＥＰＲＯＭの構成図である。 本発明の実施例３を示すＥＰＲＯＭの構成図である。 図４の動作を示す信号波形図である。 本発明の実施例４を示すＥＰＲＯＭの構成図である。 図６の動作を示す信号波形図である。

符号の説明

１０ メモリセルアレイ
１１ メモリセル
１２，１３，２１，２２，２５，２６，２９，３１，３２ ＮＭＯＳ
２７ センスアンプ
２８ ラッチ回路
ＢＬ ビット線
ＤＬ ドレイン線
ＤＴ データ線
ＳＬ ソース線
ＷＬ ワード線

Claims (5)

1. 平行に配置された複数のワード線、該ワード線に交差して交互に配置された複数のドレイン線とソース線、及びこれらのワード線とドレイン線とソース線の各交差箇所に設けられ制御ゲート電極とドレイン電極とソース電極がそれぞれ対応するワード線とドレイン線とソース線に接続された複数の不揮発性メモリセルを有し、該ドレイン線が第１の電位に接続されたメモリセルアレイと、
   前記複数のソース線の中から選択信号で指定されたソース線を選択してデータ線に接続する選択回路と、
   データ読み出し動作開始時に所定時間だけ前記データ線を第２の電位に接続して前記選択したソース線を充電する充電回路と、
   前記所定時間の経過後に前記データ線に流れる電流に基づいて前記選択したソース線に対応する不揮発性メモリセルのデータを読み出して保持するデータ出力回路と、
   前記不揮発性メモリセルのデータを読み出した後で前記データ線を前記第１の電位に接続して前記選択したソース線の電荷を放電する放電回路とを、
   備えたことを特徴とする不揮発性半導体メモリ。
2. 平行に配置された複数のワード線、該ワード線に交差して交互に配置された複数のドレイン線とソース線、及びこれらのワード線とドレイン線とソース線の各交差箇所に設けられ制御ゲート電極とドレイン電極とソース電極がそれぞれ対応するワード線とドレイン線とソース線に接続された複数の不揮発性メモリセルを有し、該ドレイン線が第１の電位に接続されたメモリセルアレイと、
   前記複数のソース線の中から選択信号で指定されたソース線を選択してデータ線に接続する選択回路と、
   データ読み出し動作開始時に所定時間だけ前記データ線を第２の電位に接続して前記選択したソース線を充電する充電回路と、
   前記所定時間の経過後に前記データ線に流れる電流に基づいて前記選択したソース線に対応する不揮発性メモリセルのデータを読み出して保持するデータ出力回路と、
   前記不揮発性メモリセルのデータを読み出した後で前記複数のソース線を前記第１の電位に接続して該ソース線の電荷を放電する放電回路とを、
   備えたことを特徴とする不揮発性半導体メモリ。
3. 平行に配置された複数のワード線、該ワード線に交差して交互に配置された複数のドレイン線とソース線、及びこれらのワード線とドレイン線とソース線の各交差箇所に設けられ制御ゲート電極とドレイン電極とソース電極がそれぞれ対応するワード線とドレイン線とソース線に接続された複数の不揮発性メモリセルを有し、該ドレイン線が第１の電位に接続されたメモリセルアレイと、
   前記複数のソース線の中から選択信号で指定されたソース線を選択してデータ線に接続する選択回路と、
   選択信号で指定されたソース線に隣接するソース線を前記第１の電位に接続して該ソース線の電荷を放電する放電回路と、
   データ読み出し動作開始時に所定時間だけ前記データ線を第２のレベルに接続して前記選択したソース線を充電する充電回路と、
   前記所定時間の経過後に前記データ線に流れる電流に基づいて前記選択したソース線に対応する不揮発性メモリセルのデータを読み出すデータ出力回路とを、
   備えたことを特徴とする不揮発性半導体メモリ。
4. 前記第１の電位は接地電位であり、前記第２の電位は前記不揮発性メモリセルのデータを判定するためのセンスレベルであることを特徴とする請求項１、２または３記載の不揮発性半導体メモリ。
5. 前記第１の電位は前記不揮発性メモリセルのデータを判定するためのセンスレベルであり、前記第２の電位は接地電位であることを特徴とする請求項１、２または３記載の不揮発性半導体メモリ。

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