JP2006025423A - 入力バッファ - Google Patents

Abstract

【課題】広範囲の入力電圧に対応可能な入力バッファを提供する。
【解決手段】入力バッファは、入力信号と同一のレベルであるデータ入出力電源電圧により駆動され、入力信号を出力信号に伝達するか、または入力信号と基準電圧とを比較して出力信号を発生する。入力バッファの電源は、入力信号と比較して入力電圧の最大値となるまで、第１電源電圧から電荷を供給される。これにより、入力バッファの電源が入力信号の電圧レベルにより変動されるので、広範囲の入力信号のロジックレベルを正確に判定できる。
【選択図】図２

Description

本発明は、半導体メモリ装置に係り、特に広範囲の入力電圧に対応可能な入力バッファに関する。

半導体メモリ装置に入力される入力信号の電圧レベルは、ＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｌｏｇｉｃ）、ＬＶＴＴＬ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）、ＬＶＣＭＯＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のようなインターフェースごとに規格がある。例えば、ＬＶＴＴＬやＬＶＣＭＯＳインターフェースのような信号レベルは、動作電圧に対応してフルスイング振幅を有するＣＭＯＳインバータ回路を利用する入力バッファに使われる。これに対して、ＳＳＴＬインターフェースのような信号レベルは、動作電圧の中心電圧を基準として小振幅を有する差動増幅回路を利用する入力バッファに使われる。いかなるインターフェースにも適用可能に２種類の入力バッファを形成しておき、メタルオプションによりいずれか一つを最終的に決定する方法を採択して、量産性を高める方式もある。

図１は、従来の入力バッファを説明する図面である。図１に示すように、入力バッファ１００は、入力信号ＩＮを受信して出力信号ＯＵＴを発生するＣＭＯＳインバータ回路で構成される。入力バッファ１００は、外部電源電圧ＶＤＤや内部電源電圧ＩＶＣを電源として使用し、このように固定された電源下では、決まった電源電圧範囲内の入力信号ＩＮが受信されるときのみ、電源のサイズによりロジックハイレベルまたはローレベルを決定するインバータの特性により、安定な出力信号ＯＵＴが発生する。

半導体メモリ装置において、入力信号ＩＮは、それを発生するためのデータ出力電源電圧ＶＤＤＱとほぼ同一の電圧レベルを有する。データ出力電源電圧ＶＤＤＱレベルが外部電源電圧ＶＤＤや内部電源電圧ＩＶＣレベルより広範囲に変われば、固定された外部電源電圧ＶＤＤや内部電源電圧ＩＶＣを電源として使用する入力バッファ１００は、固定された電源レベル以上の入力信号ＩＮのロジックレベルを正確に決定できない。

一方、差動増幅回路を使用する入力バッファは、入力信号と基準電圧とを比較して、その差により、入力信号のロジックレベルを判定して出力信号を発生する。しかし、基準電圧が固定されている場合、入力信号のロジックレベル判定が正確でなく、出力信号のロジックローレベルからハイレベルへの遷移とロジックハイレベルからローレベルへの遷移の速度が異なって信号のスキューが発生する。

したがって、入力信号の電圧レベルが広範囲に対応しても、そのロジックレベルを受信できる入力バッファの存在が必要である。

本発明の目的は、例えば、広範囲の入力電圧に対応可能な入力バッファを提供するところにある。

前記目的を達成するために、本発明の一面による入力バッファは、例えば、データ入出力電源電圧により駆動され、入力信号を出力信号に伝達する。

前記目的を達成するために、本発明の他の面による入力バッファは、データ入出力電源電圧により駆動され、入力信号と基準電圧とを比較して出力信号を発生する。

前記目的を達成するために、本発明のさらに他の面による入力バッファは、入力信号と入力バッファ電源電圧とを比較して入力電圧の最大値となるまで、電源電圧から入力バッファ電源電圧に電荷を供給する電源検出及び維持部、及び、入力バッファ電源電圧により駆動され、入力信号を出力信号に伝達するバッファ部を備える。

前記目的を達成するために、本発明のさらに他の面による入力バッファは、入力信号と入力バッファ電源電圧とを比較して、入力バッファ電源電圧が入力電圧の最大値となるまで、電源電圧から入力バッファ電源電圧に電荷を供給する電源検出及び維持部、入力バッファ電源電圧を受信して、入力バッファ電源電圧レベルを分配して基準電圧を発生する電圧分配器、及びデータ入出力電源電圧により駆動され、入力信号と基準電圧とを比較して出力信号を発生する差動増幅回路を備える。

本発明の入力バッファによれば、入力信号の電圧レベルとなるデータ入出力電源電圧を電源として使用するか、または電源検出及び維持部の入力信号の変化に応じて変化する電源を使用して、広範囲の入力信号のロジックレベルを正確に判定する。

本発明とその動作上の利点及び本発明の実施により達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及びそれに記載された内容を参照せねばならない。

以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同一の参照符号は、同一の構成要素を表す。

図２は、本発明の第１実施形態による入力バッファを説明する図面である。図２に示すように、入力バッファ２００は、データ入出力電源電圧ＶＤＤＱと接地電圧ＧＮＤとの間に直列連結されるＰＭＯＳトランジスタ２０１、及びＮＭＯＳトランジスタ２０２で構成されるＣＭＯＳインバータである。入力バッファ２００は、入力信号ＩＮを受信して出力信号ＯＵＴを発生する。入力信号ＩＮは、データ入出力パッドＤＱを通じて受信される。データ入出力パッドＤＱに入力されるデータは、データ入出力接地電源ＶＳＳＱの電圧レベル及びデータ入出力電源ＶＤＤＱの電圧レベルの間でフルスイングする。したがって、入力信号ＩＮも、ＶＤＤＱ及びＶＳＳＱ電圧レベルの間でフルスイングする信号となる。

ＶＤＤＱ及びＶＳＳＱ電圧レベルの間でフルスイングする入力信号ＩＮが、ＶＤＤＱ電圧により駆動されるインバータ２００で受信されることによって、出力信号ＯＵＴは、入力信号ＩＮのロジックレベルを反転したロジックレベルで出力される。これは、図１のように、固定された外部電源電圧ＶＤＤや内部電源電圧ＩＶＣを電源として使用する入力バッファ１００に、ＶＤＤまたはＩＶＣ電圧レベル以上のＶＤＤＱ電圧レベルの入力信号ＩＮが受信されれば、そのロジックレベルを正確に決定できないという問題点を解決する。

図３は、本発明の第２実施形態による入力バッファを説明する図面である。図３に示すように、入力バッファ３００は、データ入出力電源電圧ＶＤＤＱと接地電圧ＧＮＤとの間に連結される差動増幅回路で構成される。入力バッファ３００は、ＶＤＤＱ電圧にそのソースが連結されて、そのゲートが電流ミラーを構成するように連結された第１及び第２ＰＭＯＳトランジスタ３０１、３０２、第１ＰＭＯＳトランジスタ３０１のゲート及びドレインにそのドレインが連結され、そのゲートに基準電圧ＶＲＥＦが連結された第１ＮＭＯＳトランジスタ３０３、第２ＰＭＯＳトランジスタ３０２のドレインにそのドレインが連結され、入力信号ＩＮがそのゲートに連結された第２ＮＭＯＳトランジスタ３０４、及び、第１及び第２ＮＭＯＳトランジスタ３０３、３０４のソースにそのドレインに連結され、バイアス電圧がそのゲートに連結された第３ＮＭＯＳトランジスタ３０５を備える。

入力バッファ３００は、入力信号ＩＮを基準電圧ＶＲＥＦと比較して、その比較結果を出力信号ＯＵＴとして出力する。データ入出力パッドＤＱを通じて受信される入力信号ＩＮが、ＶＤＤＱ及びＶＳＳＱ電圧レベルの間でフルスイングするので、ＶＤＤＱ電圧により駆動される入力バッファ３００は、基準電圧ＶＲＥＦと比較された入力信号ＩＮのロジックレベルを反転して、出力信号ＯＵＴを発生する。

図４は、本発明の第３実施形態による入力バッファを説明する図面である。図４に示すように、入力バッファ４００は、電源検出及び維持部４１０とインバータ４２０とで構成される。電源検出及び維持部４１０は、入力信号ＩＮと入力バッファ電源電圧Ｖｓとを比較する比較部４１１、電源電圧ＶＤＤがそのソースに連結され、比較部４１１の出力がそのゲートに連結されるＰＭＯＳトランジスタ４１２、及び、ＰＭＯＳトランジスタ４１２のドレインと接地電圧ＧＮＤとの間に連結されるキャパシタ４１３を備える。

比較部４１１は、入力バッファ電源電圧Ｖｓと入力信号ＩＮとを比較して、入力信号ＩＮの電圧レベルが高ければ、ロジックローレベルを出力する。ロジックローレベルの比較部４１１の出力に応答して、ＰＭＯＳトランジスタ４１２がターンオンされ、ターンオンされたＰＭＯＳトランジスタ４１２を通じて、電源電圧ＶＤＤからキャパシタ４１３に電荷が充電される。キャパシタ４１３に充電されて現れる入力バッファ電源電圧Ｖｓレベルが、入力信号ＩＮの最大電圧レベルと同一になれば、比較部４１１の出力は、ロジックハイレベルとなってＰＭＯＳトランジスタ４１２をターンオフさせる。

電源検出及び維持部４１０の動作により、入力バッファ電源電圧Ｖｓが入力信号ＩＮの最大電圧レベルであるため、インバータ４２０は、入力信号ＩＮのロジックレベルを反転させて出力信号ＯＵＴとして出力する。

図５は、本発明の第４実施形態による入力バッファを説明する図面である。図５に示すように、入力バッファ５００は、電源検出及び維持部５１０、１／２分配器５２０、及び、差動増幅回路５３０を備える。電源検出及び維持部５１０は、入力信号ＩＮと入力バッファ電源電圧Ｖｓとの電圧レベルを比較する比較部５１１、比較部５１１の出力に応答するＰＭＯＳトランジスタ５１２、及び、入力バッファ電源電圧Ｖｓと接地電圧ＧＮＤとの間に連結されたキャパシタ５１３を備える。

比較部５１１は、入力バッファ電源電圧Ｖｓと入力信号ＩＮとを比較して、入力信号ＩＮの電圧レベルが高ければ、ロジックローレベルを出力する。ロジックローレベルの比較部５１１の出力に応答して、ＰＭＯＳトランジスタ５１２がターンオンされて、電源電圧ＶＤＤからキャパシタ５１３を充電する。キャパシタ５１３に充電されて現れる入力バッファ電源電圧Ｖｓの電圧レベルが、入力信号ＩＮの最大電圧レベルと同一になれば、比較部５１１の出力は、ロジックハイレベルとなってＰＭＯＳトランジスタ５１２をターンオフさせる。

入力バッファ電源電圧Ｖｓの電圧レベルは、１／２分配器５２０により入力バッファ電源電圧Ｖｓの電圧レベルの半分に相当する基準電圧ＶＲＥＦを発生する。この際、基準電圧ＶＲＥＦは、入力信号ＩＮの最大値の半分に相当する電圧レベルである。これにより、差動増幅回路５３０は、基準電圧ＶＲＥＦレベルと入力信号ＩＮレベルとの比較において、入力信号ＩＮのロジックレベル判定が正確になる。そして、入力信号ＩＮがデータ入出力パッドＤＱを通じて受信されて、ＶＤＤＱ−ＶＳＳＱ電圧レベルにフルスイングするので、ＶＤＤＱ電圧により駆動される差動増幅回路５３０の動作がさらに安定的である。

本発明は、図面に示した幾つかの実施形態を参考にして説明されたが、これは、例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。

本発明は、例えば、半導体メモリ装置に関連する技術分野に適用可能である。

従来の入力バッファを説明する図面である。 本発明の第１実施形態による入力バッファを説明する図面である。 本発明の第２実施形態による入力バッファを説明する図面である。 本発明の第３実施形態による入力バッファを説明する図面である。 本発明の第４実施形態による入力バッファを説明する図面である。

符号の説明

２００ 入力バッファ
２０１ ＰＭＯＳトランジスタ
２０２ ＮＭＯＳトランジスタ
ＩＮ 入力信号
ＯＵＴ 出力信号
ＶＤＤＱ データ入出力電源電圧

Claims (16)

1. データ入出力電源電圧により駆動され、入力信号から出力信号を発生し、前記出力信号が、前記データ入出力電源電圧とデータ入出力接地電圧との間でスイングすることを特徴とする入力バッファ。
2. 前記入力バッファは、
   前記データ入出力電源電圧と前記データ入出力接地電圧との間に連結され、前記入力信号を反転して前記出力信号を発生するインバータを備えることを特徴とする請求項１に記載の入力バッファ。
3. 前記インバータは、
   前記データ入出力電源電圧がそのソースに連結され、前記入力信号がそのゲートに連結され、前記出力信号がそのドレインに連結されたＰＭＯＳトランジスタと、
   前記出力信号がそのドレインに連結され、前記入力信号がそのゲートに連結され、前記データ入出力接地電圧がそのソースに連結されたＮＭＯＳトランジスタと、
   を備えることを特徴とする請求項２に記載の入力バッファ。
4. 前記入力バッファは、
   電源電圧と接地電圧との間に連結され、前記入力信号を受信して前記出力信号を発生するバッファ回路と、
   前記入力信号の電圧レベルを受信して、前記入力信号電圧レベルに基づいて前記電源電圧を発生し、前記電源電圧は、前記入力信号の電圧レベルより大きいか、または同一であるように制御する制御回路と、
   を備えることを特徴とする請求項１に記載の入力バッファ。
5. 前記制御回路は、
   前記入力信号の電圧レベルと前記電源電圧とを比較した結果にしたがって前記電源電圧を発生することを特徴とする請求項４に記載の入力バッファ。
6. 前記制御回路は、
   前記入力信号の電圧レベルと前記電源電圧とを比較する比較回路と、
   前記電源電圧を供給するキャパシタと、
   前記比較回路の出力に基づいて前記キャパシタを充電する充電回路と、
   を備えることを特徴とする請求項５に記載の入力バッファ。
7. 前記バッファ回路は、
   前記電源電圧と前記接地電圧との間に連結され、前記入力信号を入力して前記出力信号を発生するインバータを備えることを特徴とする請求項４に記載の入力バッファ。
8. 前記インバータは、
   前記電源電圧にそのソースに連結され、前記入力信号がそのゲートに連結され、前記出力信号がそのドレインに連結されるＰＭＯＳトランジスタと、
   前記出力信号がそのドレインに連結され、前記入力信号がそのゲートに連結され、前記接地電圧がそのソースに連結されたＮＭＯＳトランジスタと、
   を備えることを特徴とする請求項７に記載の入力バッファ。
9. 前記入力バッファは、
   前記データ入出力電源電圧と前記データ入出力接地電圧との間に連結され、前記入力信号と基準電圧との比較に基づいて前記出力信号を発生する差動増幅器を備えることを特徴とする請求項１に記載の入力バッファ。
10. 前記入力バッファは、
    前記データ入出力電源電圧がそのソースに連結され、そのゲートとドレインとが連結された第１ＰＭＯＳトランジスタと、
    前記データ入出力電源電圧がそのソースに連結され、前記第１ＰＭＯＳトランジスタのゲートがそのゲートに連結され、前記出力信号がそのドレインに連結された第２ＰＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記基準電圧がそのゲートに連結され、定電流源がそのソースに連結される第１ＮＭＯＳトランジスタと、
    前記第２ＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記入力信号がそのゲートに連結され、前記定電流源がそのソースに連結された第２ＮＭＯＳトランジスタと、を備えることを特徴とする請求項９に記載の入力バッファ。
11. 前記入力バッファは、
    前記入力信号に基づいて基準電圧を発生する基準電圧発生回路をさらに備えることを特徴とする請求項９に記載の入力バッファ。
12. 前記基準電圧発生回路は、
    前記入力信号に基づいて電源電圧を発生する制御回路と、
    前記電源電圧に基づいて前記基準電圧を発生する発生回路と、
    を備えることを特徴とする請求項１１に記載の入力バッファ。
13. 前記発生回路は、
    前記基準電圧を得るために、前記電源電圧を半分に分圧することを特徴とする請求項１２に記載の入力バッファ。
14. 前記制御回路は、
    前記入力信号を前記電源電圧と比較した結果に基づいて前記電源電圧を発生することを特徴とする請求項１２に記載の入力バッファ。
15. 前記制御回路は、
    前記入力信号の電圧レベルと前記電源電圧とを比較する比較回路と、
    前記電源電圧を供給するキャパシタと、
    前記比較回路の出力に基づいて前記キャパシタを充電する充電回路と、
    を備えることを特徴とする請求項１４に記載の入力バッファ。
16. 前記発生回路は、
    前記基準電圧を得るために、前記電源電圧を半分に分圧することを特徴とする請求項１５に記載の入力バッファ。

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