KR100327658B1

KR100327658B1 - 데이타입력버퍼

Info

Publication number: KR100327658B1
Application number: KR1019980024866A
Authority: KR
Inventors: 조규석
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-06-29
Filing date: 1998-06-29
Publication date: 2002-08-13
Anticipated expiration: 2018-06-29
Also published as: US6172524B1; KR20000003606A

Abstract

본 발명은 반도체 메모리소자에서 외부 입력신호를 내부회로에 적합한 신호로 버퍼링하는 데이타 입력버퍼에 관한 것으로, 특히 입력신호를 버퍼링하여 출력하는 버퍼수단을 구비하는 데이터 입력버퍼에 있어서, 버퍼수단은 제 1 표준신호 및 제2 표준신호의 입력에 따라 선택적으로 턴온되는 스위칭 수단을 구비하여, 제 1 표준신호의 입력시 스위칭 수단이 디세이블되어 입력전압을 인버팅하여 출력하는 제 1경로를 형성하고, 제 2 표준신호의 입력시 스위칭 수단이 인에이블되어 입력전압과 기준전압과의 차이를 비교하여 차동 증폭하는 제 2경로를 형성함으로써, 서로 다른 2가지 신호표준으로 입력되는 외부 입력신호가 단일회로에 의해 효율적인 내부 신호 표준인 CMOS신호로 변환되도록 한 데이터 입력버퍼에 관한 것이다.

Description

데이타 입력버퍼

본 발명은 반도체 메모리소자에서 외부 입력신호를 내부회로에 적합한 신호로 버퍼링하는 데이타 입력버퍼에 관한 것으로, 보다 상세하게는 서로 다른 2가지 신호표준으로 입력되는 외부 입력신호가 단일회로에 의해 효율적인 내부신호 표준인 CMOS신호로 변환되도록 한 데이타 입력버퍼에 관한 것이다.

일반적으로, 데이타 입력버퍼는 CMOS인버터형과, 전류미러 구조의 차동 증폭기형이 주로 사용된다.

도 1 은 종래에 사용된 데이타 입력버퍼의 제1 실시예를 나타낸 회로도로, 외부 입력신호가 LVTTL(Low Voltage Transistor-Transistor Logic)표준으로 입력될 때 내부의 CMOS신호로 변환하도록 외부 전원전압 인가단과 접지 사이에 직렬 연결된 P와 N채널 모스 트랜지스터(MP11, MN11)로 구성된 CMOS인버터로 이루어진다.

상기 구성을 갖는 데이타 입력버퍼의 동작을 살펴보면, 외부에서 입력되는 신호(Vin)의 전위와 외부 전원전압(Vext)과의 차이가 상기 P채널 모스 트랜지스터(MP11)의 문턱전압(threshold voltage: Vt)보다 낮을 경우 상기 P채널 모스 트랜지스터(MP11)는 포화(saturation)영역에 있게 되고 N채널 모스 트랜지스터(MN11)는 차단(cut-off)영역에 있게 되므로, 턴-온된 상기 P채널 모스 트랜지스터(MP11)를 통해 외부 전원전압(Vext)이 전달되어 출력단(Vout)으로는 ‘하이’의 신호가 출력된다.

그리고, 상기 입력신호(Vin)의 전위와 접지전압(Vss)과의 차이가 상기 N채널 모스 트랜지스터(MN11)의 문턱전압(Vt)보다 높은 경우, 상기 N채널 모스 트랜지스터(MN11)는 포화영역에 있게 되고 상기 P채널 모스 트랜지스터(MP11)는 차단영역에 있게 되므로, 턴-온된 상기 N채널 모스 트랜지스터(MN11)에 의해 접지되어 출력단(Vout)으로는 ‘로우’의 신호가 출력된다.

즉, 입력신호(Vin)가 ‘하이’이면 출력(Vout)은 ‘로우’가 되고,입력신호(Vin)가 ‘로우’이면 출력(Vout)은 ‘하이’가 출력된다. 이 때, 출력(Vout)값이 ‘로우’에서 ‘하이’ 또는, ‘하이’에서 ‘로우’로 바뀌는 입력전위(Vout)값이 인버터의 트립 포인트(trip point)가 된다. 상기 트립 포인트(trip point)를 LVTTL(Low Voltage Transistor-Transistor Logic)신호표준의 고전위(Vih)의 최소값과 저전위(Vil)의 최대값의 중간에 놓이도록 상기 P, N채널 모스 트랜지스터(MP11, MN11)의 채널 W/L비를 조정하여 사용하게 되는데, 이는 입력신호의 잡음에 대한 면역성을 높이기 위한 것이다.

그런데, 새로운 고속 신호접속 표준으로 부상하고 있는 SSTL(Stub Series Terminated Logic)신호표준의 경우, 신호의 ‘하이’ 및 ‘로우’레벨을 판별하는 기준전위(reference voltage: Vref)가 따로 있고, 상기 기준전위(Vref)로부터 ‘하이’나 ‘로우’신호의 변화폭은 그다지 크지 않아서 상기 도 1에 도시된 인버터형 입력버퍼를 사용하게 되면, 상기 P, N채널 모스 트랜지스터(MP11, MN11)가 모두 저항(ohmic)영역에 존재하게 되어 전류소모가 크게 증가할 뿐만 아니라, 신호 판별력도 감소되는 문제점이 발생한다.

도 2 는 종래에 사용된 데이타 입력버퍼의 제2 실시예를 나타낸 회로도로, 상기 SSTL(Stub Series Terminated Logic) 신호표준에 적합한 전류미러구조의 차동 증폭기 회로구조를 나타내며, 그 구성은 다음과 같다.

입력신호(Vin)와 신호판별을 위한 기준전위(reference voltage: Vref)가 게이트로 각각 인가되는 N채널 모스 트랜지스터(MN21, MN22)와, 상기 두 N채널 모스 트랜지스터(MN21, MN22)의 드레인단과 외부 전원전압 인가단 사이에 각각 연결되며상호 게이트단이 상기 N채널 모스 트랜지스터(MN21)의 드레인단에 공통접속된 두 P채널 모스 트랜지스터(MP21, MP22)와, 상기 두 N채널 모스 트랜지스터(MN21, MN22)의 공통 소오스 접속노드와 접지 사이에 연결되어 외부에서 인가되는 바이어스전위에 의해 전체동작을 제어하는 N채널 모스 트랜지스터(MN23)로 구성된다.

도면을 참조하며 그 동작원리를 살펴보면, 우선 입력신호(Vin)의 전위가 기준전위(reference voltage: Vref)보다 높을 경우, 상기 입력신호(Vin)가 인가되는 N채널 모스 트랜지스터(MN21)의 게이트-소오스간 전위차가 상기 기준전위(Vref)가 인가되는 N채널 모스 트랜지스터(MN22)의 게이트-소오스간 전위차보다 크게 되고, 상기 채널이 긴 N채널 모스 트랜지스터(MN23)에 바이어스전압(Vbias)을 가해주어 항상 일정크기의 전류가 흐르게 되므로 상기 MN21 트랜지스터의 전류 공급능력이 상기 MN22 트랜지스터의 전류 공급능력보다 커지게 된다.

따라서, 상기 MN21 트랜지스터의 드레인 전위가 상기 MN22 트랜지스터보다 더 낮아지고, 이에 따라 상기 MP21, MP22 트랜지스터의 유효 저항값도 변화가 발생한다. 상기 MN21 트랜지스터와 외부 전원전압(Vext) 인가단 사이에 연결된 MP21 트랜지스터의 게이트-소오스간 전위차가 더욱 커져 그 유효 저항값이 커지게 되므로, 상대적으로 유효 저항값이 작은 MP22를 거쳐 높은 외부 전원전압(Vext)이 출력단(Vout)으로 전달된다. 그래서, ‘하이’의 신호가 출력된다.

반대로, 입력신호(Vin)의 전위가 기준전위(Vref)보다 낮으면 더욱 빠르게 턴-온되는 MN22 트랜지스터에 의해 출력단(Vout)의 전위가 접지로 흐르게 되어 출력 신호로 ‘로우’를 출력하게 된다.

상기 동작하는 차동 증폭기 회로는 항상 일정수준의 전류가 흐르는 단점이 있으며, 또한 LVTTL(Low Voltage Transistor-Transistor Logic)신호표준에 적용할 경우, 신호 판별전위(Vref)와 전류의 흐름을 제어하는 회로를 포화영역에서 동작시키기 위한 바이어스전압(Vbias)을 소자 내부에서 발생시켜 주어야 하는 문제점이 있다.

그래서, 종래에는 상호 다른 신호표준인 LVTTL(Low Voltage Transistor-Transistor Logic), SSTL(Stub Series Terminated Logic)을 따르는 환경에서 모두 만족스러운 성능을 내기 위하여 상기 도 1에 도시된 CMOS 인버터 회로와 상기 도 2에 도시된 차동 증폭기 회로를 한꺼번에 사용하여 각 회로의 동작을 제어하는 신호에 의해 선택적으로 온/오프하는 방식을 사용하였지만, 이 경우에도 상기 차동 증폭기 회로에서 발생되는 불필요한 전류경로의 형성으로 전류가 소모되는 것을 막을 수 없는 문제가 발생하며, 또한 각 회로를 선택적으로 사용하기 때문에 사용되지 않는 회로에 의한 면적의 낭비가 뒤따르는 문제점이 있다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 단일회로로서 서로 다른 2가지 신호표준에 적합한 버퍼링 회로부를 형성하므로써, 스테틱 전류의 흐름 및 내부 바이어스전위 발생 없이도 내부신호 표준인 CMOS신호로의 변환이 가능한 데이타 입력버퍼를 제공하는데 있다.

도 1 은 종래에 사용된 데이타 입력버퍼의 제1 실시예를 나타낸 회로도

도 2 는 종래에 사용된 데이타 입력버퍼의 제2 실시예를 나타낸 회로도

도 3 은 본 발명에 의한 데이타 입력버퍼의 회로도

도 4 는 도 3 에 도시된 데이타 입력버퍼의 제1 등가회로도

도 5 는 도 3 에 도시된 데이타 입력버퍼의 제2 등가회로도

도 6 은 도 3 에 도시된 데이타 입력버퍼의 제3 등가회로도

<도면의 주요부분에 대한 부호의 설명>

lvttl: LVTTL 표준신호를 판별하는 신호

sstl: SSTL 표준신호를 판별하는 신호

Vref: 기준전위

상기 목적을 달성하기 위하여, 본 발명에 의한 데이타 입력버퍼는 입력신호를 버퍼링하여 출력하는 버퍼수단을 구비하는 데이터 입력버퍼에 있어서, 버퍼수단은 제 1 표준신호 및 제2 표준신호의 입력에 따라 선택적으로 턴온되는 스위칭 수단을 구비하여, 제 1표준 신호의 입력시 스위칭 수단이 디세이블되어 입력전압을 인버팅하여 출력하는 제 1경로를 형성하고, 제 2표준신호의 입력시 스위칭 수단이 인에이블되어 입력전압과 기준전압과의 차이를 비교하여 차동 증폭하는 제 2 경로를 형성하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 3 은 본 발명에 의한 데이타 입력버퍼의 회로도를 나타낸 것으로, 입력신호(Vin)가 각각의 게이트단에 인가되며 출력노드로 연결된 P, N채널 모스 트랜지스터(MP31, MN31)와, 드레인단이 노드(N5, N6)에 의해 각각 공통접속되며 게이트단이 LVTTL과 SSTL표준 판별신호(lvttl, sstl)에 의해 각각 공통으로 제어되는 각각의 N, P채널 모스 트랜지스터 조합(MN32/MP34 , MP33/MN34)과, 상기 P, N채널 모스 트랜지스터(MP34, MN34)의 연결노드(N2)에 의해 연결되는 P, N채널 모스 트랜지스터(MP35, MN35)와, 상기 P채널 모스 트랜지스터(MP35)의 게이트에 연결된 기준전위(Vref) 인가단과 접지 사이에 상기 N채널 모스 트랜지스터의 게이트에 연결된 노드(N1)에 의해 연결되며 각각의 게이트로 LVTTL표준 판별신호(lvttl)가 인가되는 P, N채널 모스 트랜지스터(MP36, MN36)와, 상기 노드(N5)가 게이트단에 연결되며 외부 전원전압(Vext) 인가단과 상기 두 P채널 모스 트랜지스터(MP31,MP35)의 공통 드레인 접속노드(N3) 사이에 연결된 P채널 모스 트랜지스터(MP32)와, 상기 노드(N6)가 게이트단에 연결되며 상기 두 N채널 모스 트랜지스터(MN31, MN35)의 공통 소오스 접속노드(N4)와 접지(Vss)사이에 연결된 N채널 모스 트랜지스터(MN33)으로 구성된다.

그리고, 상기 N, P채널 모스 트랜지스터(MN32, MP33)의 소오스단은 각각 접지(Vss)와 외부 전원전압(Vext) 인가단에 연결되어 구성된다.

도 4 내지 도 6 은 상기 구성을 갖는 데이타 입력버퍼의 제1 내지 제3 등가회로도를 나타낸 것으로, 이하 도면을 참조하며 본 발명의 동작을 살펴보기로 한다.

동작은 크게 2가지 실행모드에 따라 나누어지는데, 우선 SSTL(Stub Series Terminated Logic)표준으로 신호가 입력될 경우에는 스위칭 수단이 제 1경로를 형성하여 차동 증폭기 회로로 동작하게 된다.

그 동작 과정을 도 3을 참조하여 설명하자면, ‘로직하이’로 인가되는 신호표준 판별신호(sstl)에 의해, MN34 트랜지스터는 턴-온되고 MP33 트랜지스터는 턴-오프되어, 상기 노드(N2)가 MN33 트랜지스터의 게이트에 연결되게 된다. 그리고, 상기 신호표준 판별신호(sstl)의 반전된 신호인 제2 신호표준 판별신호(lvttl)로 ‘로직로우’의 신호가 인가되기 때문에, MN32 트랜지스터는 턴-오프되고, MP34는 턴-온되어 상기 노드(N2)의 전위가 MP32 트랜지스터의 게이트로 전달된다. 또한, 상기 ‘로직로우’전위레벨의 신호표준 판별신호(lvttl)가 게이트로 인가되는 MP36 트랜지스터는 턴-온되고, MN36 트랜지스터는 턴-오프되어 기준전위(Vref)가 MP35및 MN35 트랜지스터의 게이트로 연결된다.

상기 실행모드의 등가회로도는 도 4와 같으며, 이는 2 입력신호(Vin, Vref)의 차이를 비교하여 그 차를 증폭하는 차동증폭기로 동작한다. 이때, 상기 도 4 에 도시된 회로구성을 갖는 차동증폭기는 MN43 트랜지스터의 게이트에 연결된 노드(N2)를 통해 인가되는 바이어스전위가 출력전위(Vout)와 반대의 위상을 갖고 동적으로 변하는 신호가 되어, 상기 바이어스전위가 전류의 흐름을 적절히 차단하여 전력소모를 줄일 수 있게된다.

그리고, 또 하나의 실행모드로 LVTTL(Low Voltage Transistor-transistor Logic)표준으로 신호가 입력되는 경우에는 스위칭 수단이 제 2경로를 형성하여 인버터 회로로 동작하게 된다.

이때는 상기 신호표준 판별신호(lvttl, sstl)로 각각 ‘로직하이’와 ‘로직로우’전위가 인가되어 회로동작이 제어된다. 이 경우, 등가회로도는 도 5에 도시된 인버터회로가 되며, 입력신호(Vin)의 전위가 인버터의 트립 포인트(trip-point)보다 높으면, 출력단(Vout)으로는 ‘로직로우’의 신호를 출력하며, 반대의 경우 즉, 입력신호(Vin)의 전위가 인버터의 트립-포인트보다 낮으면‘로직하이’의 신호가 출력된다.

상기한 바와 같이, 본 발명에 따른 데이타 입력버퍼는 서로 다른 2가지 신호표준으로 입력되는 외부 입력신호가 단일회로를 사용하여 각각의 신호표준에 적당한 버퍼링 회로부를 형성하므로써 효율적으로 내부신호 표준인 CMOS신호로 변환되도록 한다.

또한, 본 발명에서는 2가지 서로 다른 신호표준으로 LVTTL과 SSTL을 사용하지만, 예를들어 LVTTL, TTL(Transistor-Transistor Logic)표준 등과 같이 신호의 전위를 판별하는 기준전위가 필요없는 신호표준과; SSTL, CTT(Center Tapped Termination), HSTL(High Speed Tranceiver Logic)표준 등과 같이 외부 입력신호의 전위와 기준전위를 비교하여 그 차에 의해 신호의 전위를 판별하는 신호표준을 동시에 만족시켜야 하는 CMOS 혹은 LVCMOS(Low Voltage Compementary Metal Oxide Semiconductor)회로에도 적용이 가능하다.

또한, 도 4 에 도시된 차동 증폭회로 대신 상기 신호표준 판별신호(lvttl, sstl)를 제거하여 구성한 도 6 에 도시된 등가회로도에 의해서도, 출력전압을 다시 내부 바이어스전위로 사용하여 출력전압의 변화에 따라 그 전위가 동적으로 변화되도록 할 수 있게 된다.

이상에서 설명한 바와같이 본 발명에 따른 데이타 입력버퍼에 의하면, 단일회로로 LVTTL 및 SSTL 표준으로 입력되는 신호를 동시에 효율적으로 내부 신호표준인 CMOS레벨 신호로 바꾸어 줄 수 있는 매우 뛰어난 효과가 있다.

이에따라, 상기 두가지 신호표준의 만족을 위해 종래에 요구되었던 인버터와 차동 증폭기 회로 대신 단일회로의 사용으로 두 신호표준으로 입력되는 신호의 제어가 가능해져 면적을 대폭 줄일 수 있게 되어, 가격 경쟁면에서 우위를 차지할 수있는 매우 뛰어난 효과가 있다.

또한, SSTL표준 신호의 버퍼링을 위해 사용되는 차동증폭기 회로에서 발생하는 스테틱 전류경로를 동적으로 변화되는 바이어스전압에 의해 차단시킴으로써, 전력소모를 대폭 줄일 수 있는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

입력신호를 버퍼링하여 출력하는 버퍼수단을 구비하는 데이터 입력버퍼에 있어서,

상기 버퍼수단은 제 1 표준신호 및 제 2 표준신호의 입력에 따라 선택적으로 턴온되는 스위칭 수단을 구비하여;

상기 제 1 표준신호의 입력시 상기 스위칭 수단이 디세이블되어 입력전압을 인버팅하여 출력하는 제 1 경로를 형성하고, 상기 제 2표준신호의 입력시 상기 스위칭 수단이 인에이블되어 입력전압과 기준전압의 차이를 비교하여 차동 증폭하는 제 2 경로를 형성하는 것을 특징으로 하는 데이타 입력버퍼.
제 1 항에 있어서,

상기 제1 표준신호는 신호의 절대준위에 의해 입/출력신호의 ‘로직하이’ 및 ‘로직로우’ 레벨이 결정되는 표준신호인 것을 특징으로 하는 데이타 입력버퍼.
제 1 항 또는 제 2항에 있어서,

상기 제1 신호표준은 LVTTL(low voltage transistor-transistor logic) 또는, TTL(transistor-transistor logic)표준신호 중 적어도 어느 하나인 것을 특징으로 하는 데이타 입력버퍼.
제 1 항에 있어서,

상기 제2 신호표준는 입력전위와 일정 전위레벨을 갖는 기준전위와의 차이를 이용한 상대준위에 의해 입/출력신호의 ‘로직하이’ 및 ‘로직로우’ 레벨이 결정되는 신호인 것을 특징으로 하는 데이타 입력버퍼.
제 1 항 또는 제 4항에 있어서,

상기 제2 신호표준은 SSTL(stub series terminated logic), CTT(center tapped termination), 또는 HSTL(high speed tranceiver logic) 표준신호 중 적어도 어느 하나의 것을 특징으로 하는 데이타 입력버퍼.
제 1 항에 있어서,

상기 제1 경로는 CMOS인버터 회로로 구성되는 것을 특징으로 하는 데이타 입력버퍼.
제 1 항에 있어서,

상기 제2 경로는 전류미러 구조의 차동 증폭기 회로로 구성되는 것을 특징으로 하는 데이타 입력버퍼.