KR0169416B1 - 슈미트 트리거회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야;

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 슈미트 트리거회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제;

칩내에 차지하는 면적의 감소 및 고속동작을 수행할수 있는 슈미트 트리거회로를 제공함에 있다.

3. 발명의 해결방법의 요지;

입력단자로 입력되는 신호를 반전시키기 위한 제1인버어터와, 상기 제1인버어터의 출력단자와 접속되어 상기 반전시킨 신호를 재차 반전시키기 위한 제2인버어터와, 상기 제2인버어터의 출력단자와 상기 제1인버어터의 출력단자사이에 접속되어 상기 제2인버어터의 출력신호를 피드백시키기 위한 피드백회로를 구비한다.

4. 발명의 중요한 용도;

고집적 반도체 회로에 사용된다.

Description

슈미트 트리거회로

제1a, 1b도는 종래의 기술에 따라 구성된 구체적인 슈미트 트리거회로도.

제2a, 2b도는 본 발명에 따라 구성된 슈미트 트리거회로의 블럭도 및 기호.

제3a, 3b도는 본 발명에 따라 구성된 구체적인 슈미트 트리거회로도.

제4a∼4c도는 본 발명의 파형도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 슈미트 트리거회로에 관한 것이다.

일반적으로 모오스 트랜지스터를 이용한 모든 소자에서는 입력신호를 받아들이기 위해 슈미트 트리거회로를 사용한다.

그러나, 모오스 트랜지스터의 수행속도는 바이폴라 트랜지스터에 비해 매우 늦은것으로 알려져 왔다. 따라서, 모오스 트랜지스터에서는 속도가 크게 중요시 되지않는 것이 사실이나 현재의 모오스 트랜지스터는 고속을 요구하는 추세이므로 시간지연이 칩크기만큼이나 중요한 사항으로 떠오르고 있다.

씨모오스(CMOS) 트랜지스터의 경우 공정의 발전으로 속도개선 및 칩크기의 축소등 많은 발전을 거듭한 결과 고속의 씨모오스 디바이스가 개발되었다. 이러한 씨모오스 디바이스간의 연결을 통하여 시스템을 구축하는 경우에 씨모오스 및 티티엘(TTL) 규격이 제안되었고, 논리 문턱전압(Logic Threshold Voltage)이 서로다른 디바이스들을 혼용해서 사용할 경우가 발생되었고 논리문턱전압을 맞추어 주는 인터페이스회로로 논리레벨천이기가 필요하게 된다. 이러한 요구에 따라 논리레벨천이기의 한 형태로 슈미트 트리거가 등장 하였고, 특히 고속이 요구되는 회로에서는 종래의 슈미트 트리거를 그대로 사용하기엔 부적당하므로 고속용 논리레벨천이기인 고속의 슈미트 트리거에 관심이 모아지고 있다.

제1a도와 제1b도는 종래의 기술에 따라 구성된 일반적인 슈미트 트리거회로도이다.

먼저 제1a도를 참조하면, 전원전압(VCC)과 접지전압(VSS)사이에 채널이 직렬로 접속되어 있는 피모오스 트랜지스터 T1, T2 및 엔모오스 트랜지스터 T3와, 상기 피모오스 트랜지스터 T2의 드레인과 상기 엔모오스 트랜지스터 T3의 드레인 사이의 노드 N1에 입력단자가 접속되어 있는 인버어터 G1과, 상기 노드 N1과 접지전원사이에 채널이 직렬로 접속되어 있는 엔모오스 트랜지스터 T5 및 T6와, 전원전압과 상기 피모오스 트랜지스터 T1의 드레인과 상기 피모오스 트랜지스터 T2의 소오스가 접속된 노드와 전원전압사이에 직렬로 접속된 피모오스 트랜지스터 T4로 구성된 슈미트 트리거회로가 도시되어 있다. 상기 트랜지스터들 T1∼T3의 게이트는 상기 슈미트 트리거회로의 입력단자 Vin와 접속되고, 상기 트랜지스터 T4의 게이트는 상기 인버어터 G1의 출력단자와 접속되고, 상기 트랜지스터 T5와 T6의 게이트는 각기 입력단자 Vin과 상기 인버어터 G1의 출력단자에 접속된다. 그리고 상기 노드 N1, 즉 출력단자 Vout를 통해 상기 슈미트 트리거의 출력신호가 출력된다.

상기 트랜지스터 T4은 상기 입력단자 Vin로 인가되는 신호가 로우레벨일때 출력신호를 궤환시키기 위한 소자이고, 상기 트랜지스터 T5 및 T6는 상기 입력단자 Vin로 인가되는 신호가 하이레벨일때 출력신호를 궤환시키기 위한 소자이다.

한편, 제1b도에는 전원전압(VCC)과 접지전압(VSS)사이에 채널이 직렬로 접속되어 있는 트랜지스터들 T7∼T10과, 상기 엔모오스 트랜지스터 T9의 소오스와 상기 엔모오스 트랜지스터 T10의 드레인사이의 노드와 전원전압사이에 채널이 직렬로 접속되어 있는 엔모오스 트랜지스터 T12와, 상기 피모오스 트랜지스터 T7의 드레인과 상기 피모오스 트랜지스터 T8사이의 노드와 접지전압사이에 채널이 직렬로 접속되어 있는 피모오스 트랜지스터 T11과, 상기 엔모오스 트랜지스터들 T11과 T12의 게이트가 접속되어 있는 노드와 출력단자 Vout사이에 접속된 인버어터들 G1과 G3로 구성된 슈미트 트리거회로가 도시되어 있다. 이때, 상기 트랜지스터들 T7∼T10의 게이트는 입력단자 Vin와 접속된다.

상기 제1a도와 제1b도에 도시되어 있는 슈미트 트리거회로들은 회로구성상 사용되어진 트랜지스터들이 많음으로 인해 전체적인 회로의 면적이 크며, 특히 히스테리시스(Hysterisis) 폭의 레벨을 제어하기가 어렵다.

또한, 부하 캐패시턴스가 커서 지연시간 또한 커지는 단점을 가지고 있다.

따라서 본 발명의 목적은, 고속동작을 수행할 수 있는 슈미트 트리거회로를 제공함에 있다.

본 발명의 다른 목적은, 디바이스의 성능을 향상시켜 신뢰성을 높일 수 있는 슈미트 트리거회로를 제공함에 있다.

본 발명의 또 다른 목적은, 칩내에서 차지하는 면적을 줄일수 있는 슈미트 트리거회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명에 따른 슈미트 트리거회로는: 입력단자를 통해 입력된 신호를 반전시키기 위한 제1인버어터부와; 상기 제1인버어터부의 출력단자에 접속되어 상기 반전된 신호를 재차 반전시키기 위한 제2인버어터부와; 상기 제2인버어터부의 출력단자와 상기 제1인버어터부의 출력단자사이에 상기 제2인버어터부의 출력신호를 피드백시키기 위해 게이트가 출력단자에 연결되어 있고 소오스가 전원전압단자에는 연결되어 있으며 드레인이 상기 제1인버어터부의 출력단자에 연결되어 있는 피모오스 트랜지스터로 이루어진 피드백부를 구비함을 특징으로 한다.

제2a도는 본 발명에 따라 구성된 슈미트 트리거회로의 블럭도이고, 제2b도는 슈미트 트리거회로에 대한 기호를 나타낸 도면이다.

먼저 제2a도를 참조하면, 입력된 신호 IN를 반전시키는 제1인버어터회로(11)와, 상기 제1인버어터회로(11)에 의해 반전된 신호를 또 다시 반전시키는 제2인버어터회로(12)와, 상기 제2인버어터회로(12)의 출력단자 OUT와 상기 제1인버어터회로(11)와 제2인버어터회로(12)사이의 접속노드 N3사이에 접속되어 상기 출력단자 OUT의 신호를 궤환시키는 피드백회로(13)로 구성되어 있는 슈미트 트리거회로가 도시되어 있다. 이때, 상기 접속노드 N3으로 출력되는 상보출력신호는 상기 출력단자 OUT로 출력되는 신호의 반전된 신호이다.

제2b도는 상기 제2a도에 도시되어 있는 슈미트 트리거회로에 대한 기호(Symbol)이다. 도면을 참조하면, 입력단자 IN과 상보출력단자사이에 상기 슈미트 트리거회로가 연결되어 있다.

제3a도는 본 발명의 제1실시예에 따라 구성된 슈미트 트리거회로의 구체적인 회로도이고, 제3b도는 본 발명의 제2실시예에 따라 구성된 슈미트 트리거회로에 대한 구체적인 회로도이다.

제3a도를 참조하면, 입력단자 IN로 입력되는 신호를 반전시키기 위한 제1인버어터회로(31)와, 상기 제1인버어터회로(31)의 출력단자에 접속되어 있으며, 상기 제1인버어터회로(31)을 통해 반전된 신호를 재차 반전시키는 제2인버어터회로(32)와, 상기 제2인버어터회로(32)의 출력단자 OUT에 게이트단자가 접속되고 전원전압과 상기 제1인버어터회로(31)의 출력단자(즉, 제2인버어터회로(32)의 입력단자)에 직렬 접속된 피모오스 트랜지스터 T17로 구성된 슈미트 트리거회로가 도시되어 있다. 상기 제2인버어터회로(32)의 출력단자 OUT로 출력되는 신호는 상기 제1인버어터회로(31)의 출력단자를 통해 출력되는 신호와 상보적인 신호이다.

상기 제1인버어터회로(31)은 피모오스 트랜지스터 T13과 엔모오스 트랜지스터 T14로 구성되어 있으며, 사익 제12버어터회로(32)는 피모오스 트랜지스터 T15와 엔모오스 트랜지스터 T16으로 구성되어 있다.

제3b도에는 제3a도와 비교하여 볼 때, 인버어터회로들의 구성은 동일하나 상기 피모오스 트랜지스터 T17 대신에 출력단자 OUT에 게이트가 접속되고 제1인버어터회로(31)의 출력단자(즉, 제2인버어터회로(32)의 입력단자)에 엔모오스 트랜지스터 T18가 구비되어 있는 점이 다른 슈미트 트리거회로가 도시되어 있다. 또한 상기 엔모오스 트랜지스터 T18의 소오스는 상기 제2인버어터회로(32)의 출력단자 OUT로 출력되는 신호와 상보적인 출력신호가 출력되는 출력단자와 연결되어 있다.

상기 제3a도 및 제3b도에 도시되어 있는 슈미트 트리거회로의 상기 트랜지스터들 T13∼T18의 크기는 하기의 트랜지스터의 I-V 특성 방정식을 이용하여 결정한다.

여기서

식(1)은 트랜지스터의 동작점이 선형영역에 있는 것을 의미한다.

즉 Vcts-Vt ≥ Vds 영역이다.

식(2)는 트랜지스터가 포화영역에 있는 것을 의미하며 Vcts-Vt≤Vds 영역이다.

여기서 슈미트 트리거의 출력을 인버팅모드로 사용할 경우 Vil과 Vih에 따라 트랜지스터을 결정할 경우 트리거 레벨은 원하는 값에 조정할 수 있으나 지연 시간과의 균형면에서 좋은 특성을 가질수 없다. 즉, T_PHL과 T_PLH값의 차이가 심하다. 이 차이가 크면 시간 지연이 큰쪽의 Tp 값에 좌우되며 또한 논리 수행이 좋지 않다.

그래서 본 발명에서는 좋은 히스테리시스 특성을 나타내고 속도의 개선을 위하여 인버어터의 시간 지연식을 적용하여 트랜지스터 사이즈를 계산하였다.

여기서,

제3a도에서는 피드백 트랜지스터가 피모오스 트랜지스터 T17로서 피모오스 트랜지스터 특성이 좋은 피형 엘 씨모오스 회로에 사용하는 것이 좋으며 제3b도는 엔모오스 트랜지스터 특성이 좋은 엔형 웰 씨모오스회로에 사용하면 좋을 것이나 혼용하여 사용할 수도 있다.

이때 트랜지스터 사이즈는 파라미터값에 따라 다소 차이는 있으나 같은 길이에서 폭 W의 비는,

로 결정할 수 있으며, 이때의 스피드가 빠른 슈미트 트리거를 디자인할 수 있다. 파라미터에 따라 다소 트랜지스터 사이즈가 변화할 수 있으나 제3도에 도시된 회로를 사용할 경우 상승시간과 하강시간의 균형이 좋은 특성을 얻을 수 있다.

제4a는 본 발명에 따른 슈미트 트리거회로의 특성을 알아보기 위해 구성한 회로도이다. 도면을 참조하면, 상기 슈미트 트리거(40)는 본 발명에 따른 슈미트 트리거회로이고, 상기 슈미트 트리거의 출력단에 캐패시터 C1을 접속시켰다. 이 회로에 대한 동작은 후술될 파형도에서 알아볼 것이다.

제4b도에는 로우레벨 및 하이레벨 트리거전압 Vh-, Vh+이 도시되어 있다. 그리고 파형은 상기 슈미트 트리거(40)의 출력인 히스테리시스곡선을 나타내고 있다.

제4c도는 상기 제4a도의 부하 캐패시턴스 C1를 5pF로 설정했을 경우의 순시적 해석이며 전파(Propagation)시간 지연은 Vout이 1/2 Vdd되는 포인트(Point)를 선택하였다. 이때 시간 지연은 T_PHL과 T_PLH의 산술평균으로 계산할 때 속도의 개선을 할 수 있다.

전술한 바와 같이 본 발명에 따른 슈미트 트리거회로는 고속으로 동작되며, 히스테리시스 레벨을 쉽게 조정할 수 있는 이점을 가진다. 또한 노이즈에 대한 면역을 높일 수 있으며, 또한 트랜지스터의 수를 감소시킴으로써 회로의 전체면적이 감소되는 효과가 있다.

Claims (1)

1. 슈미트 트리거회로에 있어서; 입력단자를 통해 입력된 신호를 반전시키기 위한 제1인버어터부와; 상기 제1인버어터부의 출력단자에 접속되어 상기 반전된 신호를 재차 반전시키기 위한 제2인버어터부와; 상기 제2인버어터부의 출력단자와 상기 제1인버어터부의 출력단자사이에 상기 제2인버어터부의 출력신호를 피드백시키기 위해 게이트가 출력단자에 연결되어 있고 소오스가 전원전압단자에는 연결되어 있으며 드레인이 상기 제1인버어터부의 출력단자에 연결되어 있는 피모오스 트랜지스터로 이루어진 피드백부를 구비함을 특징으로 하는 슈미트 트리거회로.