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JP2006024784A - 半導体装置およびcmos集積回路装置 - Google Patents

半導体装置およびcmos集積回路装置 Download PDF

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Abstract

【課題】 nチャネルMOSトランジスタにおいてチャネル領域に大きな圧縮応力を基板面に垂直方向に印加して特性を向上させると同時に、pチャネルMOSトランジスタにおいて、かかる圧縮応力による特性の劣化を軽減する。
【解決手段】 前記ゲート電極を覆うように、応力を蓄積した応力蓄積絶縁膜が形成し、その際、前記応力蓄積絶縁膜のうち、前記ゲート電極を覆う部分の膜厚を、その外側の部分よりも増大させる。
【選択図】 図6

Description

本発明は一般に半導体装置に係り、特にCMOS回路を含む超高速半導体装置に関する。
CMOS回路はnチャネルMOSトランジスタとpチャネルMOSトランジスタとを直列接続した構成を有し、高速論理回路の基本素子として様々な超高速プロセッサに使われている。
最近の超高速プロセッサでは、CMOS回路を構成するp型MOSトランジスタおよびn型MOSトランジスタのゲート長が0.1μm以下に縮小されており、ゲート長が900nm以下、例えば50nmのMOSトランジスタも試作されている。
このように最近のCMOS回路に使われるようなゲート長が90nm以下の超高速MOSトランジスタでは、チャネル領域に印加される応力により、キャリアの移動度が大きく変化することが知られている。このようなチャネル領域における応力は、典型的にはビアコンタクト形成のためにゲート電極を覆うように形成された、SiNエッチングストッパ膜により発生する。
図1は、このようなSiN膜を有するMOSトランジスタ10の概略的構成を示す。
図1を参照するに、シリコン基板11上にはチャネル領域に対応してゲート電極13が、ゲート絶縁膜12を介して形成されており、前記シリコン基板11中には前記ゲート電極13の両側にLDD領域11a,11bが形成されている。
さらに前記ゲート電極の両側には側壁絶縁膜13A,13Bが形成され、前記シリコン基板11中、前記側壁絶縁膜13A,13Bの外側領域にはソース・ドレイン拡散領域11c,11dが、前記LDD領域11a,11bに重なるように形成されている。
前記ソース・ドレイン拡散領域11c,11dの表面部分にはシリサイド層14A,14Bがそれぞれ形成されており、さらに前記ゲート電極13上にはシリサイド層14Cが形成されている。
さらに図1の構成ではシリコン基板11上に、前記ゲート電極13および側壁絶縁膜13A,13B、さらにシリサイド層14を含むゲート構造を覆うように、内部に引っ張り応力を蓄積したSiN膜15が形成されている。
かかる引っ張り応力膜15は、前記ゲート電極13をシリコン基板11の方向に押す作用を有し、その結果、前記ゲート電極13直下のチャネル領域には縦方向に圧縮応力yyが、横方向に引っ張り応力xxが印加される。
図2は、このようにチャネル領域に圧縮応力が印加された場合のnチャネルMOSトランジスタとpチャネルMOSトランジスタの飽和ドレイン電流変化率を示す。
図2を参照するに、MOSトランジスタの飽和ドレイン電流変化率はnチャネルMOSトランジスタの場合は正で、従ってnチャネルMOSトランジスタの電流駆動能力は、前記SiN膜15の膜厚と共に増加するのに対し、pチャネルMOSトランジスタの場合は負で、従ってpチャネルMOSトランジスタの電流駆動能力は前記SiN膜15の膜厚とともにやや減少することがわかる。またSiN膜の膜厚に対する電流変化率の絶対値は、nチャネルMOSトランジスタの方がpチャネルMOSトランジスタよりもはるかに大きい。
図2にはスケールを付していないが、前記SiN膜15が1.5GPaの引っ張り応力を蓄積した膜である場合、かかるSiN膜を80nmの膜厚で形成することにより、飽和ドレイン電流は10%程度増加することが報告されている。
Ghani, T., et al., IEDM 03, 978-980, June 10, 2003 K. Mistry, et al., Delaying Forever: Uniaxial Strained Silicon Transistors in a 90nm CMOS Technology, 2004 Symposium on VLSI Technology, pp.50-51
図2の結果は、nチャネルMOSトランジスタの場合、チャネル領域に基板面に垂直方向に印加される圧縮応力を、前記SiN膜15の膜厚により制御することにより、チャネル領域におけるキャリア移動度、従って動作速度を大きく向上させることができることを意味している。
一方、このように前記チャネル領域に圧縮応力を印加した場合、図2に示したように、pチャネルMOSトランジスタではキャリア移動度が逆に低下する問題が生じる。すなわち、図1のようにSiN引っ張り応力膜15をMOSトランジスタ上に一様に形成する構成では、CMOS回路のようにnチャネルMOSトランジスタのみならずpチャネルMOSトランジスタをも含む半導体集積回路装置の場合にnチャネルMOSトランジスタの電流駆動能力とpチャネルMOSトランジスタの電流駆動能力とが不均衡になり、CMOS回路を構成することが困難になる問題が生じる。例えば1.5GPaの引っ張り応力を蓄積したSiN膜を前記SiN膜15として80nmの膜厚に形成した場合、pチャネルMOSトランジスタのドレイン電流は3%程度減少してしまう。
さらにかかる圧縮応力を前記SiN膜15により発生させる場合、本発明の発明者は、本発明の基礎となるシミュレーションを使った研究において、図3に示すように、前記チャネル領域に発生する応力の値が、SiN膜の膜厚とともに増大はするものの、膜厚が20nmを越えたあたりから増加率は減少し始め、80nmを超えると実質的に飽和することを見出した。
図3を参照するに、縦軸は図1においてチャネル領域における応力の絶対値を示し、横軸はSiN膜15の膜厚を示す。また図3中、xxは図1中に示した横方向、すなわち基板面内方向に作用する引っ張り応力を、yyは縦方向、すなわち基板に垂直方向に作用する圧縮応力を示す。
このように、図1の構成では80nmの膜厚を超えていくらSiN膜15の膜厚を増加させても、nチャネルMOSトランジスタにおいて電流駆動能力の実質的な増大は得られない。
さらに図1のMOSトランジスタ10は、一般にシリコンウェハ上に集積回路の形で形成されるが、このようなMOSトランジスタ10上に引っ張り応力を蓄積したSiN膜15を厚く形成すると、図4に示すように、もともと平坦であったシリコンウェハWが反ってしまう問題が生じる。特に現在量産に使われている300mm径のシリコンウェハの場合、反りの量も大きく、ウェハが割れたり、搬送などのハンドリング時に支障が生じたりするなどの深刻な問題が生じる。
図5は、図1のMOSトランジスタ10を形成された300mmm径のシリコンウェハの反り量とSiN膜15の膜厚との関係を示すが、SiN膜15の膜厚が110nmを超えると反り量が、ウェハのハンドリングに支障が生じない60μmの限界値を超えてしまうことがわかる。
図5の結果は、図1のSiN膜15を有するMOSトランジスタでは、前記SiN膜15の膜厚を110nmを超えて増大させることができず、従って、前記ゲート電極13直下においては0.4GPaを大きく超える圧縮応力を実現することはできず、またこれに伴って、前記nチャネルMOSトランジスタ10の特性のこれ以上の向上は望めないことがわかる。
本発明は一の観点において、半導体基板と、前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、前記応力蓄積絶縁膜は、前記ゲート電極および前記側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大している半導体装置を提供する。
本発明は他の観点において、素子分離領域により第1の素子領域と第2の素子領域とを画成された半導体基板と、前記第1の素子領域に形成されたnチャネルMOSトランジスタと、前記第2の素子領域に形成されたpチャネルMOSトランジスタとを含むCMOS集積回路装置であって、前記nチャネルMOSトランジスタは、前記第1の素子領域中の第1のチャネル領域上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記第1のゲート電極の側壁面を覆う一対の第1の側壁絶縁膜と、前記半導体基板中、前記第1のゲート電極の両側に形成された一対のn型拡散領域よりなる第1の拡散領域対とを含み、前記pチャネルMOSトランジスタは、前記第2の素子領域中の第2のチャネル領域上に第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記第2のゲート電極の側壁面を覆う一対の第2の側壁絶縁膜と、前記半導体基板中、前記第2のゲート電極の両側に形成された一対のp型拡散領域よりなる第2の拡散領域対と含み、前記第1の素子領域には、前記第1のゲート電極および前記第1の側壁絶縁膜を覆うように、引っ張り応力を蓄積した応力蓄積絶縁膜が形成されており、前記応力蓄積絶縁膜は、前記第1のゲート電極および前記第1の側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大しているCMOS集積回路装置を提供する。
本発明はさらに他の観点において、半導体基板と、前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、前記応力蓄積絶縁膜は、各々同一符号の応力を蓄積した複数の絶縁膜の積層よりなる半導体装置を提供する。
本発明によれば、ゲート電極を覆うように形成した応力蓄積絶縁膜の膜厚を、ゲート電極を覆う部分において局所的に増大させることで、前記ゲート電極直下のチャネル領域にのみ選択的に応力を印加することができ、MOSトランジスタの電流駆動能力が向上し、動作速度が向上するのみならず、同じ半導体基板上に別の導電型のチャネルを有するMOSトランジスタがあった場合、この別のMOSトランジスタの電流駆動能力が、前記応力蓄積絶縁膜に起因する応力により劣化する問題を軽減あるいは解消することが可能になる。
さらに本発明によれば、応力蓄積絶縁膜が半導体基板上で特定の導電型チャネルを有するMOSトランジスタのゲート電極近傍にのみ、局所的かつ選択的に形成されるため、かかるMOSトランジスタが形成される半導体ウェハの反りが抑制され、結果的に、応力蓄積絶縁膜を従来よりも、より大きな膜厚で形成することが可能になる。
本発明では、前記応力蓄積絶縁膜が、前記ゲート電極を覆う部分以外では小さな膜厚しか有さないため、あるいは形成されないため、かかる応力蓄積絶縁膜を、拡散領域へのコンタクトホール形成の際にエッチングストッパ膜として使う場合には、コンタクト形成と同時に拡散領域表面が損傷する恐れがある。そこで本発明ではこのような場合、前記応力蓄積絶縁膜上に、エッチングストッパとして機能する別の絶縁膜を、エッチングストッパとして充分な膜厚に形成する。
特に本発明によれば、共通の半導体基板上にnチャネルMOSトランジスタとpチャネルMOSトランジスタを形成されたCMOS半導体集積回路装置において、引っ張り応力を蓄積する応力蓄積絶縁膜を、前記nチャネルMOSトランジスタのゲート電極近傍に、前記ゲート電極を覆うように局所的に形成することにより、pチャネルMOSトランジスタの特性を劣化させることなく、nチャネルMOSトランジスタの特性を向上させることが可能になる。特にpチャネルMOSトランジスタの拡散領域をSiGe混晶により形成することで、前記pチャネルMOSトランジスタのチャネル領域に横方向に作用する圧縮応力を誘起することができ、pチャネルMOSトランジスタの動作速度を向上させ、pチャネルMOSトランジスタとnチャネルMOSトランジスタの特性がバランスしたCMOS素子を実現することができる。
この場合にも、前記nチャネルMOSトランジスタとpチャネルMOSトランジスタを覆うように、エッチングストッパとして作用する別の絶縁膜を形成することにより、前記nチャネルMOSトランジスタおよびpチャネルMOSトランジスタのそれぞれの拡散領域へのコンタクトホールを形成する工程を安定して、歩留まり良く実行することが可能になる。
特に前記応力蓄積絶縁膜を、複数の薄い応力蓄積絶縁膜の積層により形成することにより、応力蓄積絶縁膜全体の膜厚を増大させることなく、膜中に蓄積される応力、従ってチャネル領域に印加される応力の大きさを増大させることが可能になる。
[第1の実施形態]
図6(A)は、本発明の第1の実施形態による、ゲート長が37nmのnチャネルMOSトランジスタ20の構成を示す。さらに図6(B)は、図6(A)のMOSトランジスタ20の特徴を説明するための比較例として、図1のMOSトランジスタ10と同一構造のnチャネルMOSトランジスタ20Aを、図6(A)と同じ参照符号を使って示す図である。
図6(A)を参照するに、シリコン基板21上にはSTI型の素子分離領域21Bにより前記nチャネルMOSトランジスタ20のための素子領域20Aが画成されており、前記素子領域20A上には前記MOSトランジスタ20のチャネル領域に対応してゲート電極23が、SiONゲート絶縁膜22を介して形成されている。
さらに前記シリコン基板21中には前記ゲート電極23の両側に、n型のLDD領域21a,21bが形成され、さらに前記ゲート電極23の両側壁面上に形成された側壁絶縁膜23A,23Bの外側には、n+型のソース/ドレイン拡散領域21c,21dが形成されている。
さらに前記n+型拡散領域21a,21b上、および前記ゲート電極23上には、コバルトシリサイド層24A,24Bおよび24Cが、それぞれ形成されている。
図6(A)のMOSトランジスタでは、さらに前記シリコン基板21上に、前記コバルトシリサイド層24Cを担持するゲート電極23、およびその両側の側壁絶縁膜23A,23Bよりなるゲート構造23Gを覆うように、1.0GPa以上、典型的には1.5GPaの引っ張り応力を蓄積したSiN膜25を、例えばLPCVD法(減圧CVD法)により、典型的には600℃の基板温度でSiCl22とNH3の混合ガスを原料ガスとして供給することにより形成する。
このような強い引っ張り応力を有するSiN膜25は、それに接する前記ゲート構造23Gを、図6(A)中に矢印で示すようにシリコン基板21に押し付けるように作用し、その結果、前記シリコン基板21中、前記ゲート電極23直下のチャネル領域には、基板面に垂直方向に、圧縮応力が印加される。
ところで図6(A)の構成では、前記SiN膜25が、前記ゲート構造23Gを覆う部分の外側で、後で説明するマスクプロセスによりエッチングされており、その結果、前記SiN膜25は、前記ゲート電極23直上の部分で膜厚aを有していても、前記外側部分では、これよりも小さい膜厚bを有することになる(a>b)。前記外側部分における膜厚bはゼロでもよく、この場合には、前記外側部分においては前記SiN膜25はエッチング除去される。図示の例では、前記SiN膜25は60nmの膜厚に堆積され、前記外側部分において40nmだけエッチング除去されている。その結果、図6(A)の例では前記厚さaは60nm、前記厚さbは20nmとなっている。
図6(A)の構成では、このように引っ張り応力を有するSiN膜25が前記ゲート構造23Gの側壁面に沿って基板21の面に略垂直方向に延在するため、前記ゲート構造23Gは基板21の面に垂直方向に大きな力を受け、前記素子領域21A中、前記ゲート電極23の直下には、大きな圧縮応力yyが、前記基板21の面に垂直方向に形成される。
これに対し、従来の構造を有する図6(B)のnチャネルMOSトランジスタ20Aでは、前記SiN膜25の膜厚が、前記ゲート構造上においても、またその外側においてもほぼ等しく、その結果、前記膜厚aは前記膜厚bにほぼ等しくなる。
このような構造では、前記SiN膜25のうち、前記ゲート構造23G上で上方に突出する部分においては、膜中の引っ張り応力が前記ゲート構造を基板21の面に対して略垂直方向に押すように作用するが、上記突出部よりも下の部分では、膜中の引っ張り応力は主に基板面に平行に作用し、その結果、前記チャネル領域に生じる基板面に垂直方向の圧縮応力yyの値は、図6(A)の場合よりもはるかに小さくなる。また、先に図3で説明したように、このような構造では、前記SiN膜25の膜厚を80nmを超えて増大させても、前記圧縮応力yyは飽和してしまい、飽和ドレイン電流の実質的な増大は得られない。
一方、図6(A)の構造では、前記SiN膜25のうち、前記n型拡散領域21c,21dを覆う外側部分の膜厚が減少しているため、前記SiN膜25を前記拡散領域21cあるいは21dへのコンタクトホール形成の際のエッチングストッパとして使おうとすると、充分な作用・効果が得られない場合がある。
そこで本発明では図7に示すように、図6(A)の構造上に第2層目のSiN膜26を前記SiN膜25の形状に整合して、略一様な膜厚に形成し、これを実効的なエッチングストッパ膜として使う。
図7を参照するに、前記SiN膜26は例えば前記SiN膜25と同じ、1.5GPaの引っ張り応力を蓄積されたSiN膜であってもよく、エッチングストッパとして機能するために、30nm以上の膜厚を有するのが好ましい。図示の例では、前記SiN膜26は80nmの膜厚に形成される。
さらに図7の構成では前記SiN膜26上に層間絶縁膜27が形成され、前記層間絶縁膜27中には、前記SiN膜26およびSiN膜25(膜厚bがゼロでない場合)を貫通して、前記拡散領域21c、21d上のシリサイド層24A,24Bを露出するビアプラグ28A,28Bが形成されている。
図8は、図7の構成において、前記SiN膜25の膜厚を40〜80nmの範囲で様々に変化させた場合に、前記チャネル領域に誘起される垂直圧縮応力yyおよび水平引っ張り応力xxを、先の図3の結果と比較して示す図である。なお図8中、前記SiN膜25の膜厚が40nmの場合、前記外側部分においては40nmのエッチングにより、前記SiN膜25は除去されている。
図8を参照するに、前記チャネル領域中に形成される基板面に垂直方向に作用する圧縮応力yyは、図3の場合の約0.4GPaの値から、0.6〜0.7GPaの値まで、大幅に増大しているのがわかる。これは図6(A)の構成において膜厚aを膜厚bよりも大きく設定することにより得られる効果により得られたものと考えられる。
図9は、図7のnチャネルMOSトランジスタ20の飽和ドレイン電流を、図1の構造を有するnチャネルMOSトランジスタの飽和ドレイン電流と比較して示す図である。ただし図9中、縦軸はゲート幅あたりの飽和ドレイン電流を、横軸はしきい値電圧を示す。
図9を参照するに、かかるゲート電極近傍に局在化した応力蓄積絶縁膜25を有する構成とすることにより、全面に応力蓄積絶縁膜25を形成した図20Aの構成に比較して、飽和ドレイン電流が3%増大しているのがわかる。なお、図9中には本発明のデータとして、■および◆はそれぞれ、前記第2のSiN膜26を形成しなかった場合と形成した場合とに対応している。
なお図7の構成において、前記SiN膜26は引っ張り応力を蓄積する膜である必要は必ずしもなく、膜26として、応力を有さない膜、あるいは圧縮応力を有する膜を使うこともできる。
次に、本実施形態によるn型MOSトランジスタ20の製造工程を図10(A)〜13(E)を参照しながら説明する。
図10(A)を参照するに、本実施形態では最初に図6(B)の構造20Aを形成し、その上に前記ゲート構造23Gを覆うように、幅LRのレジストパターンR1を形成する。その際、本実施例では前記幅LRを、前記ゲート電極23の幅Gと、図10(A)の状態における前記SiN膜25の膜厚aを2倍した値の和(G+2a)よりも大きくなるように設定する(LR>G+2a)。例えば前記ゲート電極幅Gが40nmで前記膜厚aが60nmの場合、前記レジストパターンR1の幅LRを160nm以上、例えば170nmに設定する。
次に図10(B)の工程において前記レジストパターンR1をマスクに前記SiN膜を異方性プラズマエッチングにより、例えば40nmだけ除去し、前記SiN膜25の外側部分の膜厚を前記膜厚aから図6(A)の膜厚bまで減少させる。
さらに最後に図11(C)の工程において図10(B)のレジストパターンR1を除去し、前記第2のSiN膜26を例えば80nmの膜厚に、LPCVD法により膜中に1.5GPaの引っ張り応力が蓄積するような条件で堆積する。
さらに図12(D)の工程において図11(C)の構造上に前記層間絶縁膜27を堆積し、これをCMP法で平坦化した後、前記SiN膜26をマスクに前記層間絶縁膜27中に、前記ソース・ドレイン拡散領域21c,21dに対応してコンタクトホール27A,27Bを、図示を省略したレジストパターンをマスクに、前記SiN膜26に対して選択性を有するドライエッチングレシピにより形成する。
さらに図13(E)の工程において同じレジストパターンをマスクに、前記SiN膜26および25を、前記シリサイド層24Aおよびシリコン基板21に対する選択性を有するドライエッチングレシピにより除去し、前記コンタクトホール27A,27Bの底において、それぞれ前記シリサイド層24Aおよび24Bを露出する。
さらに前記コンタクトホール27A,27Bをタングステンなどの導体により充填することにより、先に図7で説明した構造が得られる。

[第2の実施形態]
ところで、このようなnチャネル型MOSトランジスタを多数、前記拡散領域21c、21dが隣接するnチャネルMOSトランジスタ間で共有されるように隣接して配列した半導体集積回路において、図10(A),(B)の工程により前記SiN膜25をパターニングしようとする場合、前記nチャネルMOSトランジスタの繰り返しピッチに対して前記SiN膜25の膜厚が大きすぎると、図14に示すように隣接するレジストパターンR1の間隔を狭める必要があるが、このような近接して隣接するレジストパターンを露光するのは、近接効果のため困難である場合がある。
このような場合、図15(A)に示すように前記SiN膜25の膜厚を制限することにより、レジストパターンR1を個別にパターニングすることが可能になり、隣接するMOSトランジスタの間において前記SiN膜25の膜厚を減少させることが可能になる。
図15(B)は、図15(A)のレジストパターンR1を使って前記SiN膜25をパターニングして得られた、本発明の第2実施形態による構造を示す。
図15(B)を参照するに、本実施形態によれば、前記SiN膜25は、前記シリサイド層24Aあるいは24Bにより覆われ隣接するnチャネルMOSトランジスタにより共有される拡散領域21c,21d上においては除去されており、その結果、各々のゲート構造23G上において孤立したパターンを形成する。
図15(B)において前記nチャネルMOSトランジスタを200nmの繰り返しピッチで形成する場合、前記SiN膜25の膜厚は80nm以下に制限するのが好ましい。
図16は、図15(B)における一つのnチャネルMOSトランジスタの構成を示す平面、図17は、このようなnチャネルMOSトランジスタをシリコン基板上において素子分離領域に囲まれた素子領域中に320nmのピッチで5個形成した場合の、各々のトランジスタの飽和ドレイン電流の値を、比の形で比較した図である。
図16を参照するに、前記SiNパターン25の両側には前記拡散領域21c,21dに対応するシリサイド領域24A,24Bが形成されており、全破線で示す第2層目のSiN膜26により覆われている。さらに前記SiN膜26を貫通して、前記シリサイド領域24A,24Bからコンタクトプラグ28A,28Bが上方に延在している。また同様なコンタクトが前記ゲート電極23の端部にも形成されている。
図17を参照するに、このようにSiN膜25の応力が隣接するトランジスタ間で相互作用している場合には、前記素子領域中央部の素子と周辺部の素子とで飽和ドレイン電流に差が生じるものと期待されるが、図17の結果を見ると飽和電流値にほとんど違いはなく、図15(B)の素子ではSiNパターン25が形成する応力は、その直下にほぼ限定されているものと考えられる。

[第3の実施形態]
図18は、本発明の第3実施形態によるCMOS素子40の構成を示す。
図18を参照するに、前記CMOS素子40はシリコン基板41上に形成され、前記シリコン基板41上にはSTI型の素子分離構造41Iにより、nチャネルMOSトランジスタ40Aの素子領域41AとpチャネルMOSトランジスタ40Bの素子領域41Bとが画成されている。
前記素子領域41A上には前記nチャネルMOSトランジスタ40Aのチャネル領域に対応してn+型にドープされたゲート電極43AがSiONなどよりなるゲート絶縁膜42Aを介して形成されており、前記素子領域41A中、前記ゲート電極43Aの両側にはn型のLDD領域41aおよび41bが形成されている。
さらに前記ゲート電極43Aの両側には側壁絶縁膜43a,43bが形成されており、前記素子領域41A中、前記側壁絶縁膜43a,43bの外側には、n+型の拡散領域41c、41dが、前記nチャネルMOSトランジスタ40Aのソース・ドレイン領域として形成されている。
さらに前記nチャネルMOSトランジスタ40Aでは前記ゲート電極43Aおよび側壁絶縁膜43a,43bよりなる第1のゲート構造43GA上にSiN膜45が形成されているが、前記SiN膜45は前記素子領域41A上、前記第1のゲート構造43Gの外側においては膜厚を減少させている。さらに前記SiN膜45は前記素子分離構造41I上を超えてpチャネルMOSトランジスタ40Bの素子領域41Bへと延在している。
さらに前記素子領域41Aにおいては前記n+型拡散領域41c、41dの表面および前記ゲート電極43Aの表面にシリサイド層44A,44B,44Cがそれぞれ形成されており、前記シリサイド層44A〜44Cは前記SiN膜45により覆われている。
一方前記素子領域41Bには、pチャネルMOSトランジスタ40Bのチャネル領域に対応してp+型にドープされたゲート電極43BがSiONなどよりなるゲート絶縁膜42Bを介して形成されており、前記素子領域41B中、前記ゲート電極43Bの両側にはp型のLDD領域41eおよび41fが形成されている。
さらに前記ゲート電極43Bの両側には側壁絶縁膜43c,43dが形成されており、前記素子領域41B中、前記側壁絶縁膜43c,43dの外側には、p+型の拡散領域41g,41hが、前記pチャネルMOSトランジスタ40Bのソース・ドレイン領域として形成されている。
さらに前記pチャネルMOSトランジスタ40Bでは前記nチャネルMOSトランジスタ40Aの素子領域から延在する前記SiN膜45が、前記ゲート電極43Bおよび側壁絶縁膜43c,43dよりなる第2のゲート構造43GB上に、前記第1のゲート構造43GAの外側領域における膜厚と同一の膜厚に形成されている。
さらに前記素子領域41Bにおいては前記p+型拡散領域41g、41hの表面および前記ゲート電極43Bの表面にシリサイド層44D,44E,44Fがそれぞれ形成されており、前記シリサイド層44D〜44Fも、前記SiN膜45により覆われている。
さらに図18のCMOS素子40では、前記SiN膜45上に、前記素子領域41Aおよび41Bを連続して覆うように、エッチングストッパとして機能する第2のSiN膜46が形成されている。
さらに図19に示すように、前記SiN膜46上には前記nチャネルMOSトランジスタ40AおよびpチャネルMOSトランジスタ40Bのそれぞれのソース拡散領域およびドレイン拡散領域41c,41d,41e,41fにコンタクトするコンタクトプラグ48A,48B,48C,48Dを含む層間絶縁膜が、図7の場合と同様に形成される。
図18,19のCMOS素子40では、強い引っ張り応力を有するSiN膜45は前記nチャネルMOSトランジスタ40Aのゲート構造43GA近傍でのみ大きな膜厚を有するため、シリコン基板41の全体で見ると、引っ張り応力がかかる箇所は少なく、前記CMOS素子が形成されるシリコンウェハの反りの問題が軽減される。
換言すると、図18,19の構成により、シリコンウェハの反りが許容範囲に収まる限りにおいて、前記SiN膜45の膜厚を増大させ、あるいは膜中の引っ張り応力を増大させ、前記nチャネルMOSトランジスタのチャネル領域に印加される圧縮応力をさらに増大させることが可能になる。
また図18,19の構成においては、前記pチャネルMOSトランジスタ40Bにおいてゲート構造43GBを覆うSiN膜45の膜厚が低減されているため、前記pチャネルMOSトランジスタ40Bのチャネル領域に印加される基板面に垂直方向に作用する圧縮応力が減少し、トランジスタ40Bの特性劣化が軽減される。
図18,19のCMOS素子40の一変形例として、図20に示すように前記SiN膜45を前記nチャネルMOSトランジスタ40Aのゲート構造45GAの外側領域において除去することも可能である。この場合には前記んチャネルMOSトランジスタ40Aにおいて、前記ゲート構造43GAを構成する側壁絶縁膜43a、43bは前記SiNエッチングストッパ膜45に接するのに対し、前記pチャネルMOSトランジスタ40Bにおいては、前記ゲート構造43GBを構成する側壁絶縁膜43c、43dは、前記SiNエッチングストッパ膜46に直接に接する。
図20の構成によれば、強い引っ張り応力を蓄積した前記SiN膜45が、nチャネルMOSトランジスタ40Aのゲート構造上に限定されるので、前記pチャネルMOSトランジスタ40Bのチャネル領域において基板に垂直方向に印加されホール移動度を低下させる好ましくない圧縮応力がさらに低減される。また前記CMOS素子40を含む半導体集積回路装置が形成されるシリコンウェハの反りが軽減され、またシリコンウェハの反りの大きさが所定の許容される範囲内にある限りにおいて、前記nチャネルMOSトランジスタ40AにおいてSiN膜45中の応力をさらに強めることが可能になる。

[第4の実施形態]
図21は、本発明の第4実施形態によるCMOS素子60の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図21を参照するに、CMOS素子60はシリコン基板41上にnチャネルMOSトランジスタ60AとpチャネルMOSトランジスタ60Bとを、それぞれ素子領域41Aおよび41Bに含み、前記nチャネルMOSトランジスタ60AおよびpチャネルMOSトランジスタ60Bは、前記nチャネルMOSトランジスタ40AおよびpチャネルMOSトランジスタ40Bと同様な構成を有しているが、前記pチャネルMOSトランジスタ60Bの素子領域41Bには、前記ゲート電極43Bの両側に、SiGe層61A,61Bが、エピタキシャルに形成されている。
このようなSiGe層61A,61Bはシリコン基板41を構成するSiよりも格子定数が大きく、このため前記ゲート電極43B直下のpチャネルMOSトランジスタ60Bのチャネル領域には、基板面に平行に作用する圧縮応力が印加される。
このように基板面に平行に作用する圧縮応力は、前記pチャネルMOSトランジスタ60Bのチャネル領域におけるホール移動度を向上させ、その結果、前記pチャネルMOSトランジスタ60Bのドレイン飽和電流が増大し、もってpチャネルMOSトランジスタ60Bの動作速度を向上させることができる。

[第5の実施形態]
ところで本発明の発明者は、本発明の基礎となる研究において、図1の従来のMOSトランジスタ構造から出発し、前記SiN応力膜15を複数のSiN膜要素の積層により形成した場合の、MOS構造中に生じる応力分布をシミュレーションにより検討した。
図22(A)〜(C)は、かかる応力解析の結果を示す。このうち、図22(A)は前記SiN応力膜15を単一のSiN膜により形成した場合を、図22(B)は2層のSiN膜要素の積層により形成した場合を、さらに図22(C)は5層のSiN膜要素の積層により形成した場合を示す。ただし、いずれの場合でもSiN応力膜15の全体の厚さは100nmとし、各々のSiN膜要素は、膜中に引っ張り応力が蓄積するように形成している。このいずれにおいても、各々のSiN膜要素は前記LPCVD法により、先に説明したのと同様な条件下で形成され、一つのSiN膜要素を形成するごとに被処理基板を処理容器から、これに隣接する基板搬送室に取り出し、基板温度を室温まで降下させている。
図22(A)〜(C)を参照するに、SiN膜15全体としては膜厚が同じであっても、これを単一のSiN膜で形成するか複数のSiN膜要素で形成するかで、MOS構造中、特にゲート電極直下のチャネル領域における応力分布が大きく変化していることがわかる。
図23は、前記SiN膜15を(a)1層のSiN膜により、(b)2層のSiN膜要素により、さらに(c)5層のSiN膜要素の積層により形成し、前記SiN膜15全体の膜厚を20nm〜140nmの範囲で変化させた場合の、前記チャネル領域において前記基板面に平行に誘起される引っ張り応力xxおよび前記基板面に垂直方向に誘起される圧縮応力yyを求めた結果を示す。
図23を参照するに、前記SiN膜15全体の膜厚が増大すれば応力xx、yyの大きさはもちろん増大するが、同一の膜厚においても、前記SiN膜15を複数の薄いSiN膜要素の積層により形成した場合、応力の大きさは単一層により形成した場合よりも著しく増大することがわかる。
図24は、様々な膜厚のSiN膜15について、これを構成するSiN膜要素の数を1〜5の範囲で変化させた場合に、前記チャネル領域に基板面に垂直方向に誘起される圧縮応力yyの大きさを示す図である。
図24を参照するに、前記SiN膜15を構成するSiN膜要素の数を増大させることにより、前記圧縮応力yyの大きさは大きく増大するのがわかる。またSiN膜15の全体の膜厚が大きければ大きいほど、SiN膜15を構成するSiN膜要素の数を増加させることによる応力増加の効果はさらに向上することがわかる。
図23,24の結果は、先に説明した各実施例において、前記応力蓄積絶縁膜25あるいは45を、多数のSiN膜要素の積層により形成した場合、前記nチャネルMOSトランジスタのチャネル領域において基板面に垂直方向に作用する圧縮応力の大きさをさらに増大させることができることを意味している。
図25(A)〜27(D)は、上記の結果を勘案した、本発明の第5実施形態によるnチャネルMOSトランジスタ80の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図25(A)を参照するに、本実施例では前記シリコン基板21上に前記ゲート構造23Gを覆うように、各々1.5GPaの引っ張り応力を有するSiN膜25a〜25cが、全体で例えば120nmの厚さになるように積層され、図25(B)の工程においてレジストパターンR1を使って前記ゲート構造23Gの外側部分において前記SiN膜25が除去されている。
さらに図26(C)の工程において図25(B)の構造上にSiN膜26がエッチングストッパとして一様に堆積され、図27(D)の工程において図26(C)の構造上に層間絶縁膜27が前記SiN膜26を覆うように形成される。さらに前記層間絶縁膜27中には前記SiN膜26をエッチングストッパに、前記拡散領域21cおよび21dに対応してコンタクトホールが形成され、前記コンタクトホールにおいて前記拡散領域21c,21dを露出した後、前記拡散領域21cに前記シリサイド層21Aを介してコンタクトするように導体プラグ28Aが、また前記拡散領域21dに前記シリサイド層21Bを介してコンタクトするように導体プラグ28Bが、形成される。
本実施例によるnチャネルMOSトランジスタでは、前記SiN膜25の膜厚が比較的小さくてもチャネル領域に大きな圧縮応力を誘起することが可能で、このため基板上に小さな繰り返しピッチで形成された場合でも、先に図14で説明したような問題が軽減され、トランジスタを基板上に小さなピッチで繰り返し形成することが可能になる。図24は前記SiN膜25の全体の膜厚が20nm〜140nmの範囲において、前記SiN膜25を構成するSiN膜要素の数を1〜5まで変化させた場合を示しているが、いずれの場合においても前記SiN膜25を多層構成とする効果が得られているのがわかる。また図24より、上記の効果が得られるのが、SiN膜要素の数が1〜5の場合に限られるものではなく、また前記SiN膜25の全体の厚さが20〜140nmの範囲の場合に限られるものでもないのは明らかである。
また同様なnチャネルMOSトランジスタは、先に説明したCMOS素子40あるいは60においても適用可能である。

[第6の実施形態]
図28は、本実施例の第6実施形態によるn型MOSトランジスタ100の構成を示す。ただし図28中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図28を参照するに、本実施例では図6Bの構成において、前記SiN膜25を、SiN膜25a,25b,25cの積層により形成している。
前記SiN膜25a,25b,25cの各々は圧縮応力を蓄積しており、その結果、前記シリコン基板21中、前記ゲート電極直下のチャネル領域には、従来達成することのできなかった大きな圧縮応力を、前記基板面に垂直な方向に誘起することが可能になる。

以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形・変更が可能である。
(付記1)
半導体基板と、
前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、
前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、
前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、
前記応力蓄積絶縁膜は、前記ゲート電極および前記側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大していることを特徴とする半導体装置。
(付記2)
前記応力は、1GPaを超える絶対値を有することを特徴とする付記1記載の半導体装置。
(付記3)
前記応力蓄積絶縁膜は、複数の膜要素を積層した積層構造を有することを特徴とする付記1または2記載の半導体装置。
(付記4)
前記応力蓄積絶縁膜は、前記チャネル部分において、全体として20〜140nmの膜厚を有することを特徴とする付記1〜3のうち、いずれか一項記載の半導体装置。
(付記5)
前記応力蓄積絶縁膜は、前記外側部分において80nm以下の膜厚を有することを特徴とする付記1〜4のうち、いずれか一項記載の半導体装置。
(付記6)
前記応力蓄積絶縁膜は、前記外側部分において除去されていることを特徴とする付記1〜5のうち、いずれか一項記載の半導体装置。
(付記7)
前記応力蓄積絶縁膜はSiN膜であることを特徴とする付記1〜6のうち、いずれか一項記載の半導体装置。
(付記8)
前記一対の拡散領域は、n型拡散領域であることを特徴とする付記1〜7記載の半導体装置。
(付記9)
さらに前記応力蓄積絶縁膜上には、さらに別の絶縁膜および層間絶縁膜が順次形成されており、
前記層間絶縁膜中には、前記別の絶縁膜を貫通して、前記一対の拡散領域にコンタクトする一対のコンタクトプラグがそれぞれ形成されていることを特徴とする付記1〜8のうち、いずれか一項記載の半導体装置。
(付記10)
素子分離領域により第1の素子領域と第2の素子領域とを画成された半導体基板と、
前記第1の素子領域に形成されたnチャネルMOSトランジスタと、
前記第2の素子領域に形成されたpチャネルMOSトランジスタと
を含むCMOS集積回路装置であって、
前記nチャネルMOSトランジスタは、
前記第1の素子領域中の第1のチャネル領域上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、
前記第1のゲート電極の側壁面を覆う一対の第1の側壁絶縁膜と、
前記半導体基板中、前記第1のゲート電極の両側に形成された一対のn型拡散領域よりなる第1の拡散領域対と
を含み、
前記pチャネルMOSトランジスタは、
前記第2の素子領域中の第2のチャネル領域上に第2のゲート絶縁膜を介して形成された第2のゲート電極と、
前記第2のゲート電極の側壁面を覆う一対の第2の側壁絶縁膜と、
前記半導体基板中、前記第2のゲート電極の両側に形成された一対のp型拡散領域よりなる第2の拡散領域対と
を含み、
前記第1の素子領域には、前記第1のゲート電極および前記第1の側壁絶縁膜を覆うように、引っ張り応力を蓄積した応力蓄積絶縁膜が形成されており、
前記応力蓄積絶縁膜は、前記第1のゲート電極および前記第1の側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大していることを特徴とするCMOS集積回路装置。
(付記11)
前記応力蓄積絶縁膜は、複数の膜要素を積層した積層構造を有することを特徴とする付記10記載のCMOS集積回路装置。
(付記12)
前記応力蓄積絶縁膜は、前記チャネル部分において20〜140nmの膜厚を有することを特徴とする付記10または11記載のCMOS集積回路装置。
(付記13)
前記応力蓄積絶縁膜は、前記外側部分において、80nm以下の膜厚を有することを特徴とする付記10〜13のうち、いずれか一項記載のCMOS集積回路装置。
(付記14)
前記応力蓄積絶縁膜はさらに前記第2の素子領域において、前記第2のゲート電極および前記第2の側壁絶縁膜を覆い、前記応力蓄積膜は前記第2の素子領域において、前記第1の素子領域中、前記チャネル部分におけるよりも小さな膜厚を有することを特徴とする付記10〜13のうち、いずれか一項記載のCMOS集積回路装置。
(付記15)
前記応力蓄積絶縁膜は、前記外側部分および前記第2の素子領域において除去されていることを特徴とする付記10〜13のうち、いずれか一項記載のCMOS集積回路装置。
(付記16)
前記応力蓄積絶縁膜はSiN膜であることを特徴とする付記10〜15のうち、いずれか一項記載のCMOS集積回路装置。
(付記17)
さらに前記応力蓄積絶縁膜上にはさらに別の絶縁膜が、前記第1の素子領域においては前記応力蓄積絶縁膜の形状に整合した形状で、また前記第2の素子領域では、前記半導体基板表面の形状、および前記第2のゲート電極および前記第2の側壁絶縁膜よりなる第2ゲート構造の形状に整合した形状で形成されており、
前記別の絶縁膜上には層間絶縁膜が形成されており、
前記層間絶縁膜中には、前記別の絶縁膜を貫通して、前記第1の拡散領域対を構成する拡散領域にコンタクトする一対のコンタクトプラグが、また前記第2の拡散領域対を構成する拡散領域にコンタクトする別の一対のコンタクトプラグが、それぞれ形成されていることを特徴とする請求項15〜16のうち、いずれか一項記載のCMOS集積回路装置。
(付記18)
前記別の絶縁膜は、前記第2の素子領域において、前記第2の側壁絶縁膜に接することを特徴とする付記17記載のCMOS集積回路装置。
(付記19)
前記第2の素子領域中、前記一対のp型拡散領域は、SiGe混晶よりなることを特徴とする付記10〜18のうち、いずれか一項記載のCMOS集積回路装置。
(付記20)
半導体基板と、
前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、
前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、
前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、
前記応力蓄積絶縁膜は、各々同一符号の応力を蓄積した複数の絶縁膜の積層よりなることを特徴とする半導体装置。
応力蓄積絶縁膜を有する従来のMOSトランジスタの構成を示す図である。 nチャネルMOSトランジスタおよびpチャネルMOSトランジスタにおける、応力蓄積絶縁膜の膜厚と飽和ドレイン電流の変化率との関係を定性的に示す図である。 図1の構造において応力蓄積絶縁膜の膜厚と、チャネル中に誘起される応力との関係を示す図である。 応力蓄積絶縁膜の形成によるシリコンウェハの反りの問題を説明する図である。 応力蓄積絶縁膜の膜厚とシリコンウェハの反りの大きさとの関係を示す図である。 (A),(B)は、本発明の第1実施形態によるnチャネルMOSトランジスタの構成を、従来の構成と比較して示す図である。 本発明第1実施形態によるnチャネルMOSトランジスタの構成を、層間絶縁膜およびコンタクトプラグまで含めて示す図である。 図7のnチャネルMOSトランジスタにおける応力蓄積絶縁膜の膜厚とチャネル応力との関係を、図3の結果と重ねて示す図である。 図6,図7のnチャネルMOSトランジスタの飽和ドレイン電流としきい値電圧との関係を、図1の従来のMOSトランジスタのものと比較して示す図である。 (A),(B)は、図7のnチャネルMOSトランジスタの製造工程を説明する図(その1)である。 (C)は、図7のnチャネルMOSトランジスタの製造工程を説明する図(その2)である。 (D)は、図7のnチャネルMOSトランジスタの製造工程を説明する図(その3)である。 (E)は、図7のnチャネルMOSトランジスタの製造工程を説明する図(その4)である。 図1のMOSトランジスタの製造工程において生じる問題点を説明する図である。 (A),(B)は、本実施例による、上記図14の問題点の回避を説明する図である。 図7のnチャネルMOSトランジスタの構成を示す平面図である。 図7のnチャネルMOSトランジスタを多数、近接して集積化した場合の飽和ドレイン電流を示す図である。 本発明の第2の実施形態によるCMOS素子の構成を示す図である。 図18のCMOS素子を、層間絶縁膜およびコンタクトプラグを形成した状態で示す図である。 図18のCMOS素子の一変形例を示す図である。 本発明の第3実施形態によるCMOS素子の構成を示す図である。 本発明の第4の実施形態の原理を示す図である。 本発明の第4の実施形態の原理を示す別の図である。 本発明の第4の実施形態の原理を示すさらに別の図である。 (A),(B)は、本発明の第4実施形態によるnチャネルMOSトランジスタの製造工程を説明する図(その1)である。 (C)は、本発明の第4実施形態によるnチャネルMOSトランジスタの製造工程を説明する図(その2)である。 (D)は、本発明の第4実施形態によるnチャネルMOSトランジスタの製造工程を説明する図(その3)である。 本発明の第5の実施形態によるnチャネルMOSトランジスタの構成を示す図である。
符号の説明
10,20,100 MOSトランジスタ
11,21,41 基板
11a,11b,21a,21b,41a,41b,41e,41f LDD領域
11c、11d,21c,21d,41c,41d,41g,41h 拡散領域
12,22,42A,42B ゲート絶縁膜
13,23,43A,42B ゲート電極
13A,13B,23a,23b,43a,43b,43c,43d 側壁絶縁膜
14A,14B,14C,24A,24B,24C,44A,44B,44C,44D,44E,44F シリサイド層
15,25,45 応力蓄積絶縁膜
21A,41A,41B 素子領域
21B、41I 素子分離構造
23G,43GA,43GB ゲート構造
25a,25b,25c SiN膜
26,46 エッチングストッパ膜
27,47 層間絶縁膜
27A,27B コンタクトホール
28A,28B,48A,48B,48C,48D コンタクトプラグ
40A nチャネルMOSトランジスタ
40B pチャネルMOSトランジスタ

Claims (10)

  1. 半導体基板と、
    前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、
    前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、
    前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、
    前記応力蓄積絶縁膜は、前記ゲート電極および前記側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大していることを特徴とする半導体装置。
  2. 前記応力蓄積絶縁膜は、前記外側部分において除去されていることを特徴とする請求項1記載の半導体装置。
  3. さらに前記応力蓄積絶縁膜上には、さらに別の絶縁膜および層間絶縁膜が順次形成されており、
    前記層間絶縁膜中には、前記別の絶縁膜を貫通して、前記一対の拡散領域にコンタクトする一対のコンタクトプラグがそれぞれ形成されていることを特徴とする請求項1または2記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板中のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体基板中、前記ゲート電極の両側に形成された一対の拡散領域とよりなる半導体装置において、
    前記ゲート電極の両側壁面には側壁絶縁膜が形成されており、
    前記半導体基板上には前記ゲート電極および前記側壁絶縁膜を覆うように、応力を蓄積した応力蓄積絶縁膜が形成されており、
    前記応力蓄積絶縁膜は、各々同一符号の応力を蓄積した複数の絶縁膜の積層よりなることを特徴とする半導体装置。
  5. 素子分離領域により第1の素子領域と第2の素子領域とを画成された半導体基板と、
    前記第1の素子領域に形成されたnチャネルMOSトランジスタと、
    前記第2の素子領域に形成されたpチャネルMOSトランジスタと
    を含むCMOS集積回路装置であって、
    前記nチャネルMOSトランジスタは、
    前記第1の素子領域中の第1のチャネル領域上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、
    前記第1のゲート電極の側壁面を覆う一対の第1の側壁絶縁膜と、
    前記半導体基板中、前記第1のゲート電極の両側に形成された一対のn型拡散領域よりなる第1の拡散領域対と
    を含み、
    前記pチャネルMOSトランジスタは、
    前記第2の素子領域中の第2のチャネル領域上に第2のゲート絶縁膜を介して形成された第2のゲート電極と、
    前記第2のゲート電極の側壁面を覆う一対の第2の側壁絶縁膜と、
    前記半導体基板中、前記第2のゲート電極の両側に形成された一対のp型拡散領域よりなる第2の拡散領域対と
    を含み、
    前記第1の素子領域には、前記第1のゲート電極および前記第1の側壁絶縁膜を覆うように、引っ張り応力を蓄積した応力蓄積絶縁膜が形成されており、
    前記応力蓄積絶縁膜は、前記第1のゲート電極および前記第1の側壁絶縁膜を覆うチャネル部分と、その外側の外側部分とを含み、前記応力蓄積絶縁膜は、前記チャネル部分において、前記外側部分よりも膜厚が増大していることを特徴とするCMOS集積回路装置。
  6. 前記応力蓄積絶縁膜は、複数の膜要素を積層した積層構造を有することを特徴とする請求項5記載のCMOS集積回路装置。
  7. 前記応力蓄積絶縁膜はさらに前記第2の素子領域において、前記第2のゲート電極および前記第2の側壁絶縁膜を覆い、前記応力蓄積膜は前記第2の素子領域において、前記第1の素子領域中、前記チャネル部分におけるよりも小さな膜厚を有することを特徴とする請求項5または6記載のCMOS集積回路装置。
  8. 前記応力蓄積絶縁膜は、前記外側部分および前記第2の素子領域において除去されていることを特徴とする請求項5〜7のうち、いずれか一項記載のCMOS集積回路装置。
  9. さらに前記応力蓄積絶縁膜上にはさらに別の絶縁膜が、前記第1の素子領域においては前記応力蓄積絶縁膜の形状に整合した形状で、また前記第2の素子領域では、前記半導体基板表面の形状、および前記第2のゲート電極および前記第2の側壁絶縁膜よりなる第2ゲート構造の形状に整合した形状で形成されており、
    前記別の絶縁膜上には層間絶縁膜が形成されており、
    前記層間絶縁膜中には、前記別の絶縁膜を貫通して、前記第1の拡散領域対を構成する拡散領域にコンタクトする一対のコンタクトプラグが、また前記第2の拡散領域対を構成する拡散領域にコンタクトする別の一対のコンタクトプラグが、それぞれ形成されていることを特徴とする請求項5〜8のうち、いずれか一項記載のCMOS集積回路装置。
  10. 前記第2の素子領域中、前記一対のp型拡散領域は、SiGe混晶よりなることを特徴とする請求項5〜9のうち、いずれか一項記載のCMOS集積回路装置。
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