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WO2007091316A1 - ｐチャネルＭＯＳトランジスタおよび半導体集積回路装置 - Google Patents

ｐチャネルＭＯＳトランジスタおよび半導体集積回路装置 Download PDF

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WO2007091316A1
WO2007091316A1 PCT/JP2006/302173 JP2006302173W WO2007091316A1 WO 2007091316 A1 WO2007091316 A1 WO 2007091316A1 JP 2006302173 W JP2006302173 W JP 2006302173W WO 2007091316 A1 WO2007091316 A1 WO 2007091316A1
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WO
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silicon substrate
region
gate electrode
element region
mos transistor
Prior art date
Application number
PCT/JP2006/302173
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English (en)
French (fr)
Inventor
Masashi Shima
Original Assignee
Fujitsu Limited
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Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
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Priority to PCT/JP2006/302173 priority patent/WO2007091316A1/ja
Priority to KR1020087019372A priority patent/KR101005383B1/ko
Priority to JP2007557708A priority patent/JP5092754B2/ja
Publication of WO2007091316A1 publication Critical patent/WO2007091316A1/ja
Priority to US12/176,616 priority patent/US8072031B2/en
Priority to US13/281,503 priority patent/US8222701B2/en

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Definitions

  • the present invention generally relates to semiconductor devices, and more particularly to a p-channel MOS transistor whose operation speed is improved by applying a strain and a semiconductor integrated circuit device including a powerful p-channel MOS transistor.
  • FIGS. 1A and 1B show ideal stress distributions according to Non-Patent Document 7 that result in improved operating speed in n-channel MOS transistors and P-channel MOS transistors, respectively.
  • an n-type polysilicon gate electrode 3N is formed across the element region 1N, and the element region 1N is formed by the polysilicon gate electrode 3N.
  • the n-type source region S and the n-type drain region D are divided.
  • a p-type polysilicon gate electrode 3P is formed across the element region 1P, and the element region 1P is formed by the polysilicon gate electrode 3P to P It is divided into a type source region S and a p type drain region D.
  • the channel region immediately below the gate electrode 3N In the p-channel MOS transistor of FIG. 1A, when tensile stress is applied in the gate width direction and gate length direction (in-plane tensile stress), the channel region immediately below the gate electrode 3N In the p-channel MOS transistor of Fig. 1B, when tensile stress is applied in the gate width direction and compressive stress is applied in the gate length direction, the electron mobility increases and the transistor operating speed increases. (Uniaxial compressive stress), it is known that the hole mobility increases in the channel region immediately below the gate electrode 3P, and the operation speed of the transistor is improved.
  • FIG. 2A In order to induce a tensile stress acting in the gate length direction as shown in FIG. 1A in an n-channel MOS transistor directly under the channel region, a configuration shown in FIG. 2A has been proposed.
  • an n + type polysilicon gate electrode 3N is formed on an element region 1N defined on the silicon substrate 1 via a gate insulating film 2N, and the silicon substrate 1, an n-type source extension region 1aN and an n-type drain extension region lbN are formed on the respective sides of the polysilicon gate electrode 3N at portions corresponding to the element region 1N.
  • a sidewall insulating film 4nN made of a SiN film is formed on both side wall surfaces of the gate electrode 3N via a sidewall oxide film 4oN, and the element region 1N in the silicon substrate 1 is formed.
  • An n + type source region lcN and an n + type drain region ldN are formed in a portion outside the side wall insulating film 4nN.
  • Silicide films 5SN, 5DN, and 5GN are formed on the n + type source region lcN and the drain region ldN, and the n + type gate electrode 5GN, respectively, and further on the silicon substrate 1, A SiN film 6N having accumulated bow I tension stress is formed so as to continuously cover the silicide films 5SN, 5DN, 5GN and the sidewall insulating film 4nN.
  • the gate electrode 5GN is urged in a direction perpendicular to the substrate surface toward the silicon substrate 1 by the action of tensile stress of the SiN film 6N, and as a result, a channel just below the gate electrode 5GN is obtained. In the region shown in FIG. 1A, the same strain is induced as when tensile stress is applied in the gate length direction.
  • Non-Patent Document 6 a p + type polysilicon gate electrode 3P is formed on an element region 1P defined on the silicon substrate 1 via a gate insulating film 2P, and the silicon substrate 1, a P-type source extension region 1aP and an n-type drain extension region lbP are formed on the respective sides of the polysilicon gate electrode 3P at portions corresponding to the element region 1P.
  • a sidewall insulating film 4nP made of a SiN film is formed on both side wall surfaces of the gate electrode 3P via a sidewall oxide film 4oP, and the element region 1P in the silicon substrate 1 is formed.
  • a p + type source region lcP and a p + type drain region ldP are formed outside the sidewall insulating film 4nP.
  • the p + type source region lcP, the drain region ldP, and the p + type gate electrode 5GP are formed with silicide films 5SP, 5DP, and 5GP, respectively, and further on the silicon substrate 1.
  • a SiN film 6P in which compressive stress is accumulated is formed so as to continuously cover the silicide films 5SP, 5DP, 5GP and the sidewall insulating film 4nP.
  • the gate electrode 5GP is biased in a direction perpendicular to the substrate surface so as to be separated from the silicon substrate 1 by the action of compressive stress of the SiN film 6P. In the channel region, distortion similar to that when compressive stress is applied in the gate length direction in FIG. 1B is induced.
  • a tensile stress film 6N is formed in the configurations of FIGS. 2A and 2B.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-86708
  • Patent Document 2 Publication of WO2002 / 043151
  • Non-Patent Literature l Shimizu. A., et al. IEDM Tech. Dig. P.433, 2001
  • Non-Patent Document 2 Nakahara, Y., et al. IEDM Tech. Dig. P.281, 2003
  • Non-Patent Document 3 Chen, C, et al., 2004 Symposium on VLSI Technology Digest of Technical Papers, pp.56—57
  • Non-Patent Document 4 Ghani, T., et al., IEDM2003, 978-980, June 10, 2003
  • Non-Patent Document 5 Ota, K., IEDM Tech. Dig. P.27, 2003
  • Non-Patent Document 6 Pidin, S., et al "IEDM Tech. Dig. P.213, 2004
  • Non-Patent Document 7 Ota, K., et al., 2005 Symposium on VLSI Technology Digest OF Technical Papers pp.138—139
  • the present invention relates to a silicon substrate, a gate electrode formed on the silicon substrate via a gate insulating film, and a channel region in the silicon substrate immediately below the gate electrode.
  • a p-channel MOS transistor comprising a p-type source region and a p-type drain region formed on both sides, wherein the gate electrode is formed on a pair of opposing side wall surfaces, respectively.
  • the first and second p-types are formed on the silicon substrate on the outer sides of the first and second sidewall insulating films, which are higher than the height of the gate electrode.
  • the present invention provides a silicon substrate in which a first element region and a second element region are formed, an n-channel MOS transistor formed in the first element region, A semiconductor integrated circuit device comprising a P-channel MOS transistor formed in a second element region, wherein the n-channel MOS transistor is formed on the silicon substrate and in the first element region with a first gate insulating film.
  • a first gate electrode defined by first and second side wall surfaces facing each other, and the first gate electrode in the first element region in the silicon substrate.
  • First and second n-type diffusion regions formed on the outer sides of the first and second sidewall surfaces, respectively, and first and second supported on the first and second sidewall surfaces of the first gate electrode, respectively.
  • Second sidewall insulating film and the element A third n-type diffusion region formed on the silicon substrate outside the first sidewall insulating film in the region; and the silicon substrate outside the second sidewall insulating film in the element region.
  • the p-channel MOS transistor is formed on the silicon substrate and in the second element region through a second gate insulating film.
  • the fourth n-type diffusion region is formed.
  • a second gate electrode defined by the third and fourth sidewall surfaces facing each other, and the third and third gate electrodes in the second element region in the silicon substrate.
  • First and second p-type diffusion regions respectively formed on the outer side of the fourth side wall surface; and third and fourth p-type diffusion regions supported on the third and fourth side wall surfaces of the second gate electrode, respectively.
  • the first and second silicon substrates are formed on the silicon substrate.
  • a stress film in which tensile stress is accumulated over the second element region covers the surfaces of the third and fourth diffusion regions and the first and second sidewall insulating films in the first element region.
  • a semiconductor formed continuously so as to cover the third and fourth sidewall insulating films and the first and second p-type epitaxial layers.
  • the present invention provides a silicon substrate in which a first element region and a second element region are formed, a p-channel MOS transistor formed in the first element region, and the second element region.
  • a semiconductor integrated circuit device comprising an n-channel MOS transistor formed in an element region, wherein the p-channel MOS transistor is formed on the silicon substrate and in the first element region via a first gate insulating film.
  • a first gate electrode defined by first and second side wall surfaces facing each other, and the first and second gate electrodes in the first element region in the silicon substrate.
  • First and second p-type diffusion regions respectively formed on the outer sides of the second side wall surface, and first and second p-type diffusion regions supported on the first and second side wall surfaces of the first gate electrode, respectively.
  • Side wall insulating film and element region A third n-type diffusion region formed on the silicon substrate outside the first sidewall insulating film; and an element region formed on the silicon substrate outside the second sidewall insulating film.
  • the n-channel MOS transistor is formed on the silicon substrate and in the second element region with a second gate insulating film therebetween and facing each other.
  • a second gate electrode defined by the third and fourth sidewall surfaces;
  • And the third and fourth sidewall insulating films respectively supported on the third and fourth sidewall surfaces of the gate electrode, and on the silicon substrate in the element region outside the third sidewall insulating film.
  • the stress film that has accumulated is in the first element region. So as to cover the surfaces of the third and fourth diffusion regions and the first and second sidewall insulating films, and in the second element region, the third and fourth sidewall insulating films, and Provided is a semiconductor integrated circuit device formed continuously so as to cover the first and second n-type epitaxial layers.
  • a uniaxial compressive stress acting in the gate length direction can be induced in the channel region of the p-channel MOS transistor by using a stress film having a tensile stress. It becomes possible to improve the mobility of the hole. Also, in a semiconductor integrated circuit device in which p-channel MOS transistors and n-channel MOS transistors are formed on the same substrate, such as a CMOS element, a single stress film is used to move holes in the channel in a p-channel MOS transistor. In an n-channel MOS transistor, the mobility of electrons in the channel can be improved.
  • FIG. 1A is a diagram for explaining the principle of stress applied force Un-channel MOS transistor.
  • FIG. 1B is a diagram for explaining the principle of stress applied force Up-channel MOS transistor.
  • FIG. 2A is a diagram showing a configuration of a stress-applying n-channel MOS transistor according to a related technique of the present invention.
  • FIG. 2B shows the configuration of a stress applied force Up channel MOS transistor according to the related art of the present invention.
  • FIG. 3 is a diagram showing a configuration of a p-channel MOS transistor according to the first embodiment of the present invention.
  • FIG. 4A is a view (No. 1) showing a manufacturing step of the p-channel MOS transistor of FIG. 3.
  • FIG. 4A is a view (No. 1) showing a manufacturing step of the p-channel MOS transistor of FIG. 3.
  • FIG. 4B is a diagram (No. 2) showing a manufacturing process of the p-channel MOS transistor of FIG. 3.
  • FIG. 4C is a diagram (No. 3) showing a manufacturing process of the p-channel MOS transistor of FIG. 3.
  • FIG. 4D is a view (No. 4) showing a manufacturing process of the p-channel MOS transistor of FIG. 3.
  • FIG. 4D is a view (No. 4) showing a manufacturing process of the p-channel MOS transistor of FIG. 3.
  • FIG. 5 is a diagram showing a modification of the p-channel MOS transistor of FIG.
  • FIG. 6 is a diagram showing a configuration of a p-channel MOS transistor according to a second embodiment of the present invention.
  • FIG. 7A is a view (No. 1) showing a manufacturing step of the p-channel MOS transistor of FIG. 6.
  • FIG. 7B is a diagram (No. 2) showing a manufacturing process of the p-channel MOS transistor of FIG. 6.
  • FIG. 8 is a diagram showing a configuration of a semiconductor integrated circuit device according to a third embodiment of the present invention.
  • FIG. 9 is a diagram showing a configuration of a semiconductor integrated circuit device according to a fourth embodiment of the present invention. Explanation of symbols
  • FIG. 3 shows a configuration of the p-channel MOS transistor 20 according to the first embodiment of the present invention.
  • the MOS transistor 20 is formed on the element region 21A defined by the STI type element isolation structure 211 on the silicon substrate 21, and is typically made of SiON or the like.
  • a gate insulating film 22 and a p + type polysilicon gate electrode 23 formed on the gate insulating film 22 and having a gate length of 3 Onm and a height of 30 to 120 nm, for example, in the element region 21A.
  • p-type source and drain extension regions 21 a and 21 b are formed on the first and second sides of the gate electrode 23.
  • a pair of side wall insulating films 24A and 24B made of SiN are formed via a side wall oxide film 240x.
  • Si regions 21S and 21D force each consisting of an Si epitaxial layer, from the height of the gate electrode 23 For example, it is formed to a height of 40 to 150 nm.
  • the Si epitaxial layers 21S and 21D are both doped p +, and function as source and drain regions of the p-channel MOS transistor 20, respectively.
  • Low resistance silicide layers 21s and 21d made of NiSi or CoSi are formed on the Si epitaxial layers 21S and 21D, respectively.
  • a similar low-resistance silicide layer 23g is formed on the polysilicon gate electrode 23.
  • OGPa is typically applied on the silicon substrate 21 so as to cover the Si epitaxial layers 21S and 21D.
  • An accumulated SiN film 25 is formed. At this time, the SiN film 25 continuously covers the gate electrode 23 via the sidewall insulating films 24A and 24B.
  • the SiN stress film 25 is formed so that the gate electrode 23 is located above the substrate surface via the side wall insulating films 24A and 24B in a portion covering the Si epitaxial layers 21S and 21D.
  • the SiN stress film 25 is formed so that the gate electrode 23 is located above the substrate surface via the side wall insulating films 24A and 24B in a portion covering the Si epitaxial layers 21S and 21D.
  • 4A to 4D show a manufacturing process of the p-channel MOS transistor of FIG.
  • a polysilicon film 30 is interposed via a SiON film that becomes a gate insulating film 22.
  • a gate electrode 23 is formed by depositing the polysilicon film to a thickness of ⁇ 120 and patterning the polysilicon film with the silicon oxide film 23M as a hard mask.
  • a p-type impurity element such as B is introduced into the silicon substrate 21 by ion implantation using the polysilicon gate electrode 23 as a mask, and the first and On the second side, P-type diffusion regions 21a and 21b to be a source extension region and a drain extension region are formed.
  • the respective side wall surfaces of the gate electrode 23 are covered with a side wall oxide film 240x made of a CVD oxide film, and further SiN sidewall insulating films 24A and 24B are formed on the outer side.
  • the hard mask pattern 23M made of the silicon oxide film is left on the gate electrode 23.
  • the structure of FIG. 21B is introduced into a reduced pressure CVD apparatus, and silane (SiH 3) gas is applied at a partial pressure of 1 to 10 Pa at a substrate temperature of 400 to 550 ° C. Minutes
  • the Si epitaxial layers 21S and 21D are formed on the silicon substrate 21 and in regions outside the sidewall insulating films 24A and 24B in the element region 21A. Force It is formed epitaxially at a height exceeding the height of the gate electrode 23, typically 40-150.
  • diborane (B H) gas in this case, diborane (B H) gas
  • the hard mask pattern 23M is removed, and silicide layers 21s and 21d are formed on the Si epitaxial layers 21S and 21D by a salicide method, and simultaneously silicided.
  • a layer 21g is formed on the polysilicon gate electrode 23.
  • the SiN film 25 is deposited by plasma CVD so that 0.4 to 4. OGPa bow I tension stress is accumulated.
  • FIG. 5 shows a configuration of the MOS transistor 40 according to a modification of the embodiment of FIG.
  • the parts described above are denoted by the same reference numerals, and the description thereof is omitted.
  • SiGe mixed crystal layers 41S and 41D containing Ge at a concentration of 0 to 20 atomic% are formed on the silicon substrate 21 instead of the Si epitaxial layers 21S and 21D. It is formed in an epitaxy.
  • GeH gas is added in 0.1C in the step 4C. It can be formed by adding at a partial pressure of ⁇ 10 Pa.
  • FIG. 6 shows a configuration of a p-channel MOS transistor 60 according to the second embodiment of the present invention.
  • the same reference numerals are given to the parts described above, and the description will be omitted.
  • a groove portion 21Ta in which the sidewall surface and the bottom surface are defined by the Si crystal plane corresponding to the outer region of the sidewall insulating films 24A and 24B.
  • P + type SiGe mixed crystal regions 61S and 61D containing Ge at a concentration of 0 to 20 atomic% are formed epitaxially so as to fill the grooves 21Ta and 21Tb.
  • silicide layers 61s and 61d are formed on the tops of the SiGe mixed crystal regions 61S and 61D, respectively.
  • the SiN film 25 storing the tensile stress described above is continuously formed so as to continuously cover the SiGe mixed crystal regions 61S and 61D and the sidewall insulating films 24A and 24B. Is formed.
  • the SiGe mixed crystal layer regions 61S and 61D are distorted so as to extend in a direction perpendicular to the substrate 21 due to a lattice constant difference with respect to the Si crystal constituting the silicon substrate 21.
  • the Si crystal constituting the silicon substrate 21 is distorted so as to extend upward.
  • Such distortion of the Si crystal in the channel region is equivalent to that caused when compressive stress is applied in the gate length direction.
  • the p-channel MOS transistor 60 Then, the mobility of holes in the channel region is improved.
  • FIG. 7A and 7B are diagrams showing manufacturing steps of the p-channel MOS transistor 60 of FIG.
  • the trenches 21Ta, 21Tb are formed on the silicon substrate 21 by using dry etching and wet etching together in the outer regions of the sidewall insulating films 24A, 24B. Is formed.
  • the grooves 21Ta and 21Tb are formed on the bottom surface and the bottom surface.
  • the pair of side walls facing each other of the trenches 21Ta and 21Tb are separated from the silicon substrate 21 and the gate insulating film by a distance between the pair of side walls. It is formed at an angle such that it increases downward from the interface with 22.
  • an etching mask pattern 23 made of a silicon oxide film is formed on the gate electrode 23.
  • the SiGe mixed crystal layer regions 61S and 61D use silane gas and germane gas as the source gas so as to fill the grooves 21Ta and 21Tb on the structure of FIG. It is formed by a low pressure CVD method that executes gas with dopant gas as the dopant gas.
  • the reduced-pressure CVD process in FIG. 7B includes silane (SiH) gas at a partial pressure of l to 10 Pa and germane (GeH4) gas at l to 10Pa partial pressure
  • silicide regions 6ls, 6Id, and 23g are formed on the SiGe mixed crystal layer regions 61S and 61D and the gate electrode 23 thus formed.
  • Each structure is formed, and the SiN stress film 25 is formed thereon by a plasma CVD method, whereby the structure shown in FIG. 6 is obtained.
  • FIG. 8 shows a configuration of a semiconductor integrated circuit device 80 according to the third embodiment of the present invention.
  • the semiconductor integrated circuit device 80 includes an element region 81A and an element isolation region 811 having an STI structure.
  • 81B is formed on a silicon substrate 81, and the element region 81A has an n-channel MOS transistor 80N having an n-type polysilicon gate electrode 83N, and the element region 81B has a p + type polysilicon.
  • a p-channel MOS transistor 80P having a gate electrode 83P is formed.
  • the gate electrode 83N is formed through a gate insulating film 82N made of a SiON film, and the first and second gate electrodes 83N in the silicon substrate 81 are formed. On the side, an n-type source extension region 8 laN and a drain extension region 8 lbN are formed.
  • sidewall insulating films 84nNA and 84nNB made of SiN are formed on the respective sidewall surfaces of the gate electrode 83N via sidewall oxide films 84oNA and 84oNB, and in the silicon substrate 81, An n + type source diffusion region 8 lcN and a drain diffusion region 8 ldN are formed outside the sidewall insulating films 84nNA and 84nNB, respectively.
  • silicide layer 85gN is formed on the polysilicon gate electrode 83N, and silicide layers 85sN and 85dN are formed on the source and drain regions 81cN and 81dN, respectively.
  • the gate electrode 83P is formed via a gate insulating film 82P made of a SiON film, and the first and second gate electrodes 83P in the silicon substrate 81 are formed.
  • a p-type source extension region 81aP and a drain status extension region 8 lbP are formed.
  • sidewall insulating films 84nPA and 84nPB made of SiN are formed on the respective sidewall surfaces of the gate electrode 83P via the sidewall oxide films 84oPA and 84oPB.
  • groove portions 81TaP and 81TbP force are formed on the outer sides of the sidewall insulating films 84nPA and 84nPB, corresponding to the groove portions 21Ta and 21Tb, respectively, and the groove portions 81Ta and 81Tb are p + It is filled with epitaxial regions 81SP and 81DP made of SiGe mixed crystal doped in the mold. At this time, the epitaxial regions 81 SP and 81DP are formed higher than the gate electrode 83P, preferably at least twice as high as the gate electrode 83P, and the p-channel MOS transistor 80B Each functions as a source and drain region.
  • a silicide layer 85gP is formed on the polysilicon gate electrode 83P, and silicide layers 85sP and 85dP are formed on the source and drain regions 81SP and 81DP, respectively.
  • a tensile stress of 0.4 to 4. OGPa is applied in the film so as to continuously cover the element regions 81A and 81B on the silicon substrate 81.
  • the stress film 86 made of the accumulated SiN film covers the element isolation region 811 and the gate electrode 83N in the element region 81A, and the gate electrode 83N through the sidewall insulating films 84nNA and 84nNB.
  • the SiGe mixed crystal source region 81SP, the drain region 81DP, and the gate electrode 83P are formed with a thickness of 30 to: LOOnm so as to cover the gate electrode 83P through the sidewall insulating films 84nPA and 84nPB. Is done.
  • the tensile stress film 86 acts to press the gate electrode 83N against the silicon substrate 81 in a direction perpendicular to the substrate surface, and the n-channel MOS transistor 80A. As shown in Fig. 1A, strain equivalent to the case where tensile stress parallel to the substrate surface acts in the gate length direction is induced in the channel region.
  • the tensile stress film 86 acts to pull the gate electrode 83P from the silicon substrate 81 in a direction perpendicular to the substrate surface, so that the p-channel MOS transistor 80B.
  • a strain equivalent to the case where uniaxial compressive stress parallel to the substrate surface acts in the gate length direction as shown in FIG. 1B is induced.
  • FIG. 9 shows a configuration of a semiconductor integrated circuit device 100 according to the fourth embodiment of the present invention.
  • the same reference numerals are assigned to the portions corresponding to the portions described above, and the description is omitted.
  • a semiconductor integrated circuit device 100 is formed on a silicon substrate 81 in which element regions 81A and 81B are defined by element isolation regions 811 having an STI structure.
  • 81A includes an n-channel MOS transistor 80N having a gate electrode 83N made of n-type polysilicon, and a p-channel MOS transistor 80P having a gate electrode 83P made of p + -type polysilicon is formed in the element region 81B. .
  • the gate electrode 83N is formed via a gate insulating film 82N made of a SiON film, and the first and second gate electrodes 83N in the silicon substrate 81 are formed.
  • n-type source extension region 8 laN and drain A strain region of 8 lbN is formed.
  • sidewall insulating films 84nNA and 84nNB made of SiN are formed on the respective sidewall surfaces of the gate electrode 83N via the sidewall oxide films 84oNA and 84oNB.
  • n + -type doped Si epitaxy regions 81 SN and 81DN are provided outside the sidewall insulating films 84nNA and 84nNB, respectively.
  • the source / drain region of the transistor 100A is formed to be higher than the gate electrode 83N and preferably at least twice as high as the gate electrode 83N by the regrowth process as described above.
  • a silicide layer 85gN is formed on the polysilicon gate electrode 83N, and silicide layers 85sN and 85dN are formed on the source and drain regions 81SN and 81DN, respectively.
  • the gate electrode 83P is formed via a gate insulating film 82P made of a SiON film, and in the silicon substrate 81, the first and second of the gate electrode 83P.
  • a p-type source extension region 81aP and a drain status extension region 8 lbP are formed.
  • sidewall insulating films 84nPA and 84nPB made of SiN are formed on the respective side wall surfaces of the gate electrode 83P through the sidewall oxide films 84oPA and 84oPB.
  • P + type source and drain diffusion regions 8lcP and 81dP are formed on the outer sides of the sidewall insulating films 84nPA and 84nPB, respectively.
  • silicide layer 85gP is formed on the polysilicon gate electrode 83P, and silicide layers 85sP and 85dP are formed on the source and drain regions 81cP and 81dP, respectively.
  • a compressive stress of 0.4 to 4. OGPa is stored in the film so as to continuously cover the element regions 81A and 81B on the silicon substrate 81.
  • the stress film 106 made of the deposited SiN film is formed in the element region 81A by the Si epitaxial region 81SN and the drain region 81DN, the gate electrode 83N, and the gate electrode 83N by the sidewall insulating films 84nNA and 84nNB.
  • the element isolation region 811 and the gate electrode 83P are covered with the gate electrode 83P through the sidewall insulating films 84nPA and 84nPB.
  • it is formed with a film thickness of 30-: LOOnm.
  • the compressive stress film 106 acts to press the gate electrode 83N against the silicon substrate 81 in a direction perpendicular to the substrate surface, and the n-channel MOS transistor 80A. As shown in Fig. 1A, strain equivalent to the case where tensile stress parallel to the substrate surface acts in the gate length direction is induced in the channel region.
  • the tensile stress film 106 acts to pull the gate electrode 83P from the silicon substrate 81 in a direction perpendicular to the substrate surface, so that the p-channel MOS transistor 80B.
  • a strain equivalent to the case where uniaxial compressive stress parallel to the substrate surface acts in the gate length direction as shown in FIG. 1B is induced.
  • the optimum stress is applied to each single channel region. Can be induced, and the manufacturing process of the semiconductor integrated circuit device is simplified.
  • a uniaxial compressive stress acting in the gate length direction can be induced in the channel region of the p-channel MOS transistor by using a stress film having a tensile stress. It becomes possible to improve the mobility of the hole. Also, in a semiconductor integrated circuit device in which p-channel MOS transistors and n-channel MOS transistors are formed on the same substrate, such as a CMOS element, a single stress film is used to move holes in the channel in a p-channel MOS transistor. In an n-channel MOS transistor, the mobility of electrons in the channel can be improved.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　ｐチャネルＭＯＳトランジスタは、シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板中、前記ゲート電極直下のチャネル領域の両側に形成されたｐ型ソース領域およびｐ型ドレイン領域を含み、前記ゲート電極は、対向する1対の側壁面上に、それぞれ第1および第２の側壁絶縁膜を担持し、前記シリコン基板上は、前記第1および第２の側壁絶縁膜のそれぞれ外側に、前記ゲート電極の高さよりも高い、第１および第２のp型エピタキシャル領域を有し、前記第１および第２のｐ型エピタキシャル領域は、前記ゲート電極を前記第１および第２の側壁絶縁膜を介して覆う、引張り応力を蓄積した応力膜により、連続的に覆われている。

Description

明 細 書
pチャネル MOSトランジスタおよび半導体集積回路装置
技術分野
[0001] 本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた p チャネル MOSトランジスタ、および力かる pチャネル MOSトランジスタを含む半導体 集積回路装置に関する。
背景技術
[0002] 微細化技術の進歩に伴い、今日では lOOnmを切るゲート長を有する超微細化'超 高速半導体装置が可能になっている。
[0003] このような超微細ィ匕 '超高速トランジスタでは、ゲート電極直下のチャネル領域の面 積が、従来の半導体装置に比較して非常に小さぐこのためチャネル領域を走行す る電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により 大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して 、半導体装置の動作速度を向上させる試みが数多くなされている。
発明の開示
発明が解決しょうとする課題
[0004] 図 1Aおよび 1Bは、非特許文献 7による、それぞれ nチャネル MOSトランジスタおよ び Pチャネル MOSトランジスタにおいて動作速度の向上をもたらす理想的な応力分 布を示す。
[0005] 図 1 Aを参照するに、 nチャネル MOSトランジスタでは、素子領域 1Nを横断して n型 ポリシリコンゲート電極 3Nが形成されており、前記素子領域 1Nは、前記ポリシリコンゲ ート電極 3Nにより、 n型ソース領域 Sと n型ドレイン領域 Dに分割されている。
[0006] 同様に図 1Bの p型 MOSトランジスタでは、素子領域 1Pを横断して p型ポリシリコン ゲート電極 3Pが形成されており、前記素子領域 1Pは、前記ポリシリコンゲート電極 3 Pにより、 P型ソース領域 Sと p型ドレイン領域 Dに分割されている。
[0007] 図 1Aの nチャネル MOSトランジスタでは、ゲート幅方向およびゲート長方向に引張 り応力を印加した場合 (面内引張り応力）、前記ゲート電極 3N直下のチャネル領域 における電子の移動度が増大し、トランジスタ動作速度が向上するのに対し、図 1B の pチャネル MOSトランジスタでは、ゲート幅方向には引張り応力を、ゲート長方向 には圧縮応力を印カ卩した場合 (一軸性圧縮応力）、前記ゲート電極 3P直下のチヤネ ル領域におけるホールの移動度が増大し、トランジスタの動作速度が向上するのが 知られている。
[0008] nチャネル MOSトランジスタにおいて図 1Aのようなゲート長方向に作用する引張り 応力をチャネル領域直下に誘起するため、従来、図 2Aに示す構成が提案されてい る。
[0009] 図 2Aを参照するに、シリコン基板 1上に画成された素子領域 1N上には、ゲート絶 縁膜 2Nを介して n+型ポリシリコンゲート電極 3Nが形成されており、前記シリコン基板 1中、前記素子領域 1Nに対応する部分には、前記ポリシリコンゲート電極 3Nのそれ ぞれの側に n型ソースエクステンション領域 1 aNおよび n型ドレインエクステンション領 域 lbNが形成されている。
[0010] また前記ゲート電極 3Nの両側壁面上には、側壁酸ィ匕膜 4oNを介して SiN膜よりな る側壁絶縁膜 4nNが形成されており、前記シリコン基板 1中、前記素子領域 1Nの前 記側壁絶縁膜 4nNよりも外側の部分には、 n+型のソース領域 lcNおよび n+型のドレ イン領域 ldNが形成されている。
[0011] 前記 n+型ソース領域 lcNおよびドレイン領域 ldN、さらに前記 n+型ゲート電極 5G N上には、それぞれシリサイド膜 5SN, 5DN, 5GNが形成されており、さらに前記シ リコン基板 1上には、前記シリサイド膜 5SN, 5DN, 5GNおよび前記側壁絶縁膜 4n Nを連続して覆うように、弓 I張り応力を蓄積した SiN膜 6Nが形成されて 、る。
[0012] 力かる SiN膜 6Nの引張り応力の作用により、前記ゲート電極 5GNは、前記シリコン 基板 1〖こ向かって、基板面に垂直方向に付勢され、その結果、前記ゲート電極 5GN 直下のチャネル領域に、前記図 1Aにお 、てゲート長方向に引張り応力が印加され た場合と同様な歪みが誘起される。
[0013] 一方、 pチャネル MOSトランジスタにおいて図 1Bのようなゲート長方向に作用する 圧縮応力をチャネル領域直下に誘起するため、従来、図 2Bに示す構成が提案され ている（非特許文献 6)。 [0014] 図 2Bを参照するに、シリコン基板 1上に画成された素子領域 1P上には、ゲート絶 縁膜 2Pを介して p+型ポリシリコンゲート電極 3Pが形成されており、前記シリコン基板 1中、前記素子領域 1Pに対応する部分には、前記ポリシリコンゲート電極 3Pのそれ ぞれの側に P型ソースエクステンション領域 1 aPおよび n型ドレインエクステンション領 域 lbPが形成されている。
[0015] また前記ゲート電極 3Pの両側壁面上には、側壁酸ィ匕膜 4oPを介して SiN膜よりな る側壁絶縁膜 4nPが形成されており、前記シリコン基板 1中、前記素子領域 1Pの前 記側壁絶縁膜 4nPよりも外側の部分には、 p+型のソース領域 lcPおよび p+型のドレ イン領域 ldPが形成されている。
[0016] 前記 p+型ソース領域 lcPおよびドレイン領域 ldP、さらに前記 p+型ゲート電極 5G P上〖こは、それぞれシリサイド膜 5SP, 5DP, 5GPが形成されており、さらに前記シリ コン基板 1上には、前記シリサイド膜 5SP, 5DP, 5GPおよび前記側壁絶縁膜 4nPを 連続して覆うように、圧縮応力を蓄積した SiN膜 6Pが形成されている。
[0017] 力かる SiN膜 6Pの圧縮応力の作用により、前記ゲート電極 5GPは、前記シリコン基 板 1から離間するように、基板面に垂直方向に付勢され、その結果、前記ゲート電極 5GP直下のチャネル領域に、前記図 1Bにおいてゲート長方向に圧縮応力が印加さ れた場合と同様な歪みが誘起される。
[0018] し力し、このような nチャネル MOSトランジスタと pチャネル MOSトランジスタを同一 基板上に形成して例えば CMOS素子を形成しょうとすると、図 2Aおよび図 2Bの構 成では、引張り応力膜 6Nおよび圧縮応力膜 6Pを別々に形成する必要があり、工程 が複雑になる問題点を有して 、る。
特許文献 1：特開 2003 - 86708号公報
特許文献 2： WO2002/043151号公報
非特許文献 l : Shimizu. A., et al. IEDM Tech. Dig. p.433, 2001
非特許文献 2 :Nakahara, Y.， et al. IEDM Tech. Dig. p.281, 2003
非特許文献 3 : Chen, C, et al., 2004 Symposium on VLSI Technology Digest of Tec hnical Papers, pp.56— 57
非特許文献 4: Ghani, T.， et al., IEDM2003, 978-980, June 10, 2003 非特許文献 5 : Ota, K., IEDM Tech. Dig. p.27, 2003
非特許文献 6 : Pidin, S.， et al" IEDM Tech. Dig. p.213, 2004
非特許文献 7 : Ota,K.， et al., 2005Symposium on VLSI Technology Digest OF Techn ial Papers pp.138— 139
課題を解決するための手段
[0019] 一の側面によれば本発明は、シリコン基板と、前記シリコン基板上に、ゲート絶縁膜 を介して形成されたゲート電極と、前記シリコン基板中、前記ゲート電極直下のチヤ ネル領域の両側に形成された p型ソース領域および p型ドレイン領域とよりなる pチヤ ネル MOSトランジスタであって、前記ゲート電極は、対向する 1対の側壁面上に、そ れぞれ第 1および第 2の側壁絶縁膜を担持し、前記シリコン基板上は、前記第 1およ び第 2の側壁絶縁膜のそれぞれ外側に、前記ゲート電極の高さよりも高い、第 1およ び第 2の p型ェピタキシャル領域を有し、前記第 1および第 2の p型ェピタキシャル領 域は、前記ゲート電極を、前記第 1および第 2の側壁絶縁膜を介して覆う、引張り応 力を蓄積した応力膜により、連続的に覆われている Pチャネル MOSトランジスタを提 供する。
[0020] 他の課題によれば本発明は、第 1の素子領域と第 2の素子領域を形成されたシリコ ン基板と、前記第 1の素子領域に形成された nチャネル MOSトランジスタと、前記第 2 の素子領域に形成された Pチャネル MOSトランジスタとよりなる半導体集積回路装置 であって、前記 nチャネル MOSトランジスタは、前記シリコン基板上、前記第 1の素子 領域に、第 1のゲート絶縁膜を介して形成された、互いに対向する第 1および第 2の 側壁面で画成された第 1のゲート電極と、前記シリコン基板中、前記第 1の素子領域 において前記第 1のゲート電極の前記第 1および第 2の側壁面外側にそれぞれ形成 された第 1および第 2の n型拡散領域と、前記第 1のゲート電極の前記第 1および第 2 の側壁面にそれぞれ担持された第 1および第 2の側壁絶縁膜と、前記素子領域中、 前記第 1の側壁絶縁膜の外側において前記シリコン基板に形成された第 3の n型拡 散領域と、前記素子領域中、前記第 2の側壁絶縁膜の外側において前記シリコン基 板に形成された第 4の n型拡散領域と、よりなり、前記 pチャネル MOSトランジスタは、 前記シリコン基板上、前記第 2の素子領域に、第 2のゲート絶縁膜を介して形成され た、互いに対向する第 3および第 4の側壁面で画成された第 2のゲート電極と、前記 シリコン基板中、前記第 2の素子領域において前記第 2のゲート電極の、前記第 3お よび第 4の側壁面外側にそれぞれ形成された第 1および第 2の p型拡散領域と、前記 第 2のゲート電極の前記第 3および第 4の側壁面にそれぞれ担持された第 3および第 4の側壁絶縁膜と、前記素子領域中、前記第 3の側壁絶縁膜の外側において前記シ リコン基板上に、前記第 2のゲート電極の高さよりも高く形成された、第 1の p型ェピタ キシャル領域と、前記第 2の素子領域中、前記第 4の側壁絶縁膜の外側において前 記シリコン基板上に、前記第 2のゲート電極の高さよりも高く形成された、第 2の p型ェ ピタキシャル領域と、よりなり、前記シリコン基板上には、前記第 1および第 2の素子領 域にわたり、引張り応力を蓄積した応力膜が、前記第 1の素子領域においては前記 第 3および第 4の拡散領域表面および前記第 1および第 2の側壁絶縁膜を覆うように 、また前記第 2の素子領域においては、前記第 3および第 4の側壁絶縁膜、および前 記第 1および第 2の p型ェピタキシャル層を覆うように、連続して形成されている半導 体集積回路装置を提供する。
他の側面によれば本発明は、第 1の素子領域と第 2の素子領域を形成されたシリコ ン基板と、前記第 1の素子領域に形成された pチャネル MOSトランジスタと、前記第 2 の素子領域に形成された nチャネル MOSトランジスタとよりなる半導体集積回路装置 であって、前記 pチャネル MOSトランジスタは、前記シリコン基板上、前記第 1の素子 領域に、第 1のゲート絶縁膜を介して形成された、互いに対向する第 1および第 2の 側壁面で画成された第 1のゲート電極と、前記シリコン基板中、前記第 1の素子領域 において前記第 1のゲート電極の前記第 1および第 2の側壁面外側にそれぞれ形成 された第 1および第 2の p型拡散領域と、前記第 1のゲート電極の前記第 1および第 2 の側壁面にそれぞれ担持された第 1および第 2の側壁絶縁膜と、前記素子領域中、 前記第 1の側壁絶縁膜の外側において前記シリコン基板に形成された第 3の n型拡 散領域と、前記素子領域中、前記第 2の側壁絶縁膜の外側において前記シリコン基 板に形成された第 4の p型拡散領域と、よりなり、前記 nチャネル MOSトランジスタは、 前記シリコン基板上、前記第 2の素子領域に、第 2のゲート絶縁膜を介して形成され た、互いに対向する第 3および第 4の側壁面で画成された第 2のゲート電極と、前記 シリコン基板中、前記第 2の素子領域において前記第 2のゲート電極の、前記第 3お よび第 4の側壁面外側にそれぞれ形成された第 1および第 2の n型拡散領域と、前記 第 2のゲート電極の前記第 3および第 4の側壁面にそれぞれ担持された第 3および第 4の側壁絶縁膜と、前記素子領域中、前記第 3の側壁絶縁膜の外側において前記シ リコン基板上に、前記第 2のゲート電極の高さよりも高く形成された、第 1の n型ェピタ キシャル領域と、前記第 2の素子領域中、前記第 4の側壁絶縁膜の外側において前 記シリコン基板上に、前記第 2のゲート電極の高さよりも高く形成された、第 2の n型ェ ピタキシャル領域と、よりなり、前記シリコン基板上には、前記第 1および第 2の素子領 域にわたり、圧縮応力を蓄積した応力膜が、前記第 1の素子領域においては前記第 3および第 4の拡散領域表面および前記第 1および第 2の側壁絶縁膜を覆うように、 また前記第 2の素子領域においては、前記第 3および第 4の側壁絶縁膜、および前 記第 1および第 2の n型ェピタキシャル層を覆うように、連続して形成されて!、る半導 体集積回路装置を提供する。
発明の効果
[0022] 本発明によれば、 pチャネル MOSトランジスタのチャネル領域に、引張り応力を有 する応力膜を使って、ゲート長方向に作用する一軸性圧縮応力を誘起することがで き、チャネル領域におけるホールの移動度を向上させることが可能となる。また CMO S素子など、同一基板上に pチャネル MOSトランジスタと nチャネル MOSトランジスタ が形成された半導体集積回路装置において、単一の応力膜を使って、 pチャネル M OSトランジスタにおいてはチャネルにおけるホールの移動度を向上させることができ 、また nチャネル MOSトランジスタにおいては、チャネルにおける電子の移動度を向 上させることが可會となる。
図面の簡単な説明
[0023] [図 1A]応力印力 Unチャネル MOSトランジスタの原理を説明する図である。
[図 1B]応力印力 Upチャネル MOSトランジスタの原理を説明する図である。
[図 2A]本発明の関連技術による応力印加 nチャネル MOSトランジスタの構成を示す 図である。
[図 2B]本発明の関連技術による応力印力 Upチャネル MOSトランジスタの構成を示す 図である。
[図 3]本発明の第 1の実施形態による pチャネル MOSトランジスタの構成を示す図で ある。
[図 4A]図 3の pチャネル MOSトランジスタの製造工程を示す図（その 1)である。
[図 4B]図 3の pチャネル MOSトランジスタの製造工程を示す図（その 2)である。
[図 4C]図 3の pチャネル MOSトランジスタの製造工程を示す図（その 3)である。
[図 4D]図 3の pチャネル MOSトランジスタの製造工程を示す図（その 4)である。
[図 5]図 3の pチャネル MOSトランジスタの一変形例を示す図である。
[図 6]本発明の第 2の実施形態による pチャネル MOSトランジスタの構成を示す図で ある。
[図 7A]図 6の pチャネル MOSトランジスタの製造工程を示す図（その 1)である。
[図 7B]図 6の pチャネル MOSトランジスタの製造工程を示す図（その 2)である。
[図 8]本発明の第 3の実施形態による半導体集積回路装置の構成を示す図である。
[図 9]本発明の第 4の実施形態による半導体集積回路装置の構成を示す図である。 符号の説明
1, 21 シリコン基板
laN, 81aN n型ソースエクステンション領域
lbN, 81bN n型ドレインエクステンション領域
lcN, 81cN, 81dN n型ソース領域
ldN n型ドレイン領域
laP, 21a, 81aP p型ソースエクステンション領域
lbP, 21b, 81bP p型ドレインエクステンション領域
lcP p型ソース領域
ldP p型ドレイン領域
IN, IP, 21A 素子領域
2N, 2P2, 22 ゲート絶縁膜
3N, 3P, 23, 83N, 83Pゲート電極
4nN, 4nP, 24A, 24B, 84nNA, 84nNB, 84nPA, 84nPB 側壁絶縁膜 4oN, 4oP, 84oNA, 84oNB, 84oPA, 84oPB 側壁酸ィ匕膜
5GN, 5SN, 5DN, 23g, 21s, 21d, 41s, 41d, 61s, 61d、 85gN, 85gP, 85sN
, 85dN, 85sP, 85dP シリサイド膜
6N, 25, 86 引張り応力膜
6P, 106 圧縮応力膜
20, 40, 60, 80B, 100B pチャネル MOS卜ランジスタ
211 素子分離領域
21S, 21D 再成長 p型 Siェピタキシャル領域
21Ta, 21Tb, 81TaP, 81TbP 溝部
23M 酸化膜ノヽードマスクパターン
41S, 41D, 61S, 61D, 81SP, 81DP 再成長 p型 SiGeェピタキシャル領域
80 半導体集積回路装置
80A, 100 A nチャネル MOSトランジスタ
81SN, 81DN 再成長 n型 Siェピタキシャル領域
発明を実施するための最良の形態
[0025] [第 1の実施形態]
図 3は、本発明の第 1の実施形態による pチャネル MOSトランジスタ 20の構成を示 す。
[0026] 図 3を参照するに、 MOSトランジスタ 20はシリコン基板 21上に STI型素子分離構 造 211により画成された素子領域 21A上に形成されており、典型的には SiONなどよ りなるゲート絶縁膜 22と、前記ゲート絶縁膜 22上に形成された、ゲート長が例えば 3 Onmで高さが 30〜120nmの p+型ポリシリコンゲート電極 23とを含み、前記素子領 域 21Aにおいてはシリコン基板 21中、前記ゲート電極 23の第 1および第 2の側に、 p 型のソースおよびドレインエクステンション領域 21a, 21bが形成されている。
[0027] さらに前記ゲート電極 23の第 1および第 2の側壁面上には、側壁酸ィ匕膜 240xを介 して、 SiNよりなる一対の側壁絶縁膜 24A, 24Bが形成されており、前記シリコン基板 上には、前記素子領域 21A中、前記側壁絶縁膜 24A, 24Bのそれぞれ外側に、 Si のェピタキシャル層よりなる Si領域 21Sおよび 21D力 前記ゲート電極 23の高さより も高ぐ例えば 40〜150nmの高さに形成されている。前記 Siェピタキシャル層 21S, 21Dはいずれも p+型にドープされており、前記 pチャネル MOSトランジスタ 20のそれ ぞれソースおよびドレイン領域として機能する。前記 Siェピタキシャル層 21S, 21D 上には NiSiあるいは CoSiよりなる低抵抗シリサイド層 21s, 21dがそれぞれ形成さ
2
れており、また同様な低抵抗シリサイド層 23gが、前記ポリシリコンゲート電極 23上に 形成されている。
[0028] さて、図 3の pチャネル MOSトランジスタ 20では、前記シリコン基板 21上に、前記 Si ェピタキシャル層 21Sおよび 21Dを覆うように、典型的には 0. 4〜4. OGPaの引張り 応力を蓄積した SiN膜 25が形成されており、その際、前記 SiN膜 25は、前記ゲート 電極 23を、側壁絶縁膜 24A, 24Bを介して連続的に覆っている。
[0029] 力かる構成によれば、前記 SiN応力膜 25は、前記 Siェピタキシャル層 21Sおよび 2 1Dを覆う部分において、前記ゲート電極 23を前記側壁絶縁膜 24A, 24Bを介して 基板表面から上方に引き上げるように作用し、その結果、引張り応力膜を使いながら 、圧縮応力膜を使った前記図 2Bと同様な一軸性圧縮応力を、前記ゲート電極 23直 下のチャネル領域に誘起することが可能となる。
[0030] 図 4A〜4Dは、図 3の pチャネル MOSトランジスタの製造工程を示す。
[0031] 図 4Aを参照するに、前記シリコン基板 21上には、前記素子分離構造 211により素 子領域 21Aが形成された後、ゲート絶縁膜 22となる SiON膜を介してポリシリコン膜 が 30〜120の膜厚に堆積され、さらに前記ポリシリコン膜を、シリコン酸ィ匕膜 23Mを ハードマスクにパター-ングすることにより、ゲート電極 23が形成されている。
[0032] 次に図 4Bの工程において、前記ポリシリコンゲート電極 23をマスクに、前記シリコン 基板 21中に p型不純物元素、例えば Bをイオン注入により導入し、前記ゲート電極 2 3の第 1および第 2の側に、ソースエクステンション領域およびドレインェクステンショ ン領域となる P型拡散領域 21a, 21bを形成する。
[0033] さらに図 4Bの工程では、前記拡散領域 21a, 21bの形成の後、前記ゲート電極 23 のそれぞれの側壁面を CVD酸ィ匕膜よりなる側壁酸ィ匕膜 240xで覆 ヽ、さらにその外 側に、 SiN側壁絶縁膜 24A, 24Bを形成する。その際、図 4Bの工程では、前記シリ コン酸ィ匕膜よりなるハードマスクパターン 23Mを、前記ゲート電極 23上に残しておく [0034] 次に図 4Cの工程において、図 21Bの構造が減圧 CVD装置に導入され、 400〜5 50°Cの基板温度においてシラン（SiH )ガスを l〜10Paの分圧で、 l〜10Paの分
4
圧の塩ィ匕水素 (HC1)ガスと共に供給することにより、前記シリコン基板 21上、前記素 子領域 21A中の前記側壁絶縁膜 24A, 24Bの外側の領域に、前記 Siェピタキシャ ル層 21Sおよび 21D力 前記ゲート電極 23の高さを超えた、典型的には 40〜150 の高さに、ェピタキシャルに形成される。その際本実施形態では、ジボラン (B H )ガ
2 6 スを 1 X 10— 4〜1 X 10— 2Paの分圧で添カ卩し、前記 Siェピタキシャル層 21S, 21Dを p+ 型にドープする。
[0035] 次に図 4Dの工程において、前記ハードマスクパターン 23Mを除去し、さらにサリサ イド法により、前記 Siェピタキシャル層 21S, 21D上にシリサイド層 21s、 21dがそれ ぞれ形成され、同時にシリサイド層 21gが前記ポリシリコンゲート電極 23上に形成さ れる。
[0036] さらにこのようにして得られた図 4Dの構造上に、 SiN膜 25を、プラズマ CVD法によ り、 0. 4〜4. OGPaの弓 I張り応力を蓄積するよう【こ、 30〜： LOOnmの膜厚【こ堆積し、 前記図 3の構造を得る。
[0037] 力かる構成によれば、前記 Siェピタキシャル層 21S, 21Dを成長させる際に、ゲー ト電極 23のみをノヽードマスクパターン 23Mでマスクするだけで、前記 Siェピタキシャ ル層 21S, 21Dが所望の、前記側壁絶縁膜 24A, 24Bの外側領域に選択的に成長 させることが可能となる。また、同時に前記シリコン基板 21上に nチャネル MOSトラン ジスタが形成されている場合には、図 4Dの工程を実行する際に、 nチャネル MOSト ランジスタをシリコン酸ィ匕膜よりなるマスクパターンで覆っておけばよい。
[0038] 図 5は、図 3の実施形態の一変形例による MOSトランジスタ 40の構成を示す。ただ し図 5中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[0039] 図 5を参照するに、本実施形態では、前記 Siェピタキシャル層 21S, 21Dの代わり に Geを 0〜20原子％の濃度で含む SiGe混晶層 41S, 41Dが前記シリコン基板 21 上にェピタキシャルに形成されている。
[0040] このような SiGe混晶層 41S, 41Dは、前記 4Cの工程において、 GeHガスを、 0.1 〜10Paの分圧で添加することにより、形成できる。
[第 2の実施形態]
図 6は、本発明の第 2の実施形態による pチャネル MOSトランジスタ 60の構成を示 す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[0041] 図 6を参照するに、前記シリコン基板 21上には、前記側壁絶縁膜 24A, 24Bの外 側領域に対応して、 Siの結晶面で側壁面および底面が画成された溝部 21Taおよび 21Tbがそれぞれ形成されており、前記溝部 21Ta, 21Tbを充填するように、 0〜20 原子％の濃度の Geを含む p+型の SiGe混晶領域 61S, 61Dがェピタキシャルに形成 されている。また図 6の構成では、前記 SiGe混晶領域 61S, 61Dのぞれぞれの頂部 に、シリサイド層 61s, 61dが形成されている。
[0042] 前記シリコン基板 21上には、前記 SiGe混晶領域 61S, 61Dおよび前記側壁絶縁 膜 24A, 24Bを連続して覆うように、先に説明した引張り応力を蓄積した SiN膜 25が 連続的に形成されている。
[0043] かかる構造では、前記 SiGe混晶層領域 61S, 61Dは、シリコン基板 21を構成する Si結晶に対する格子定数差のため、基板 21に対して垂直方向に延伸するように歪 み、これに伴って、前記ゲート電極 23直下のチャネル領域においても、前記シリコン 基板 21を構成する Si結晶が上方に延伸するように歪む。
[0044] このようなチャネル領域における Si結晶の歪みは、ゲート長方向に圧縮応力を印加 された場合に生じるのと等価であり、先に図 1Bで説明したように、 pチャネル MOSト ランジスタ 60では、チャネル領域におけるホールの移動度が向上する。
[0045] 図 6の構成では、さらに前記ゲート電極 23に前記引張り応力膜 25により、前記側壁 絶縁膜 24 A, 24Bを介してチャネル領域を上方に引っ張る応力が印加されるため、 上記ホール移動度の向上効果がさらに増大する。
[0046] 図 7A, 7Bは、前記図 6の pチャネル MOSトランジスタ 60の製造工程を示す図であ る。
[0047] 図 7Aを参照するに、前記シリコン基板 21上には前記側壁絶縁膜 24A, 24Bのそ れぞれの外側領域に、ドライエッチングおよびウエットエッチングを併用して、前記溝 部 21Ta, 21Tbが形成される。図示の例では、前記溝部 21Ta, 21Tbは、底面およ び側壁面が Siの結晶面で画成されており、前記溝部 21Ta, 21Tbの相対向ずる一 対の側壁面は、前記一対の側壁面の間の距離が、前記シリコン基板 21とゲート絶縁 膜 22との界面から下方に向力つて増大するような角度で形成されている。
[0048] また図 7Aの工程では、前記ゲート電極 23上にシリコン酸ィ匕膜よりなるエッチングマ スクパターン 23Μが形成されて 、る。
[0049] さらに図 7Bの工程において、図 7Aの構造上に、前記溝部 21Ta, 21Tbを充填す るように、 SiGe混晶層領域 61S, 61Dが、シランガス，ゲルマンガスを原料ガスとして 使い、 B Hガスをドーパントガスとしてカ卩えて実行する減圧 CVD法により、形成され
2 6
る。
[0050] より具体的には、図 7Bの減圧 CVD工程は、 400〜550°Cの基板温度においてシ ラン（SiH )ガスを l〜10Paの分圧で、またゲルマン（GeH4)ガスを l〜10Paの分圧
4
で、 l〜10Paの分圧の塩化水素（HC1)ガスおよび 1 X 10— 4〜1 X 10— 2Paの分圧のジ ボラン (B H )ガスと共に供給することにより実行される。
2 6
[0051] さらに前記シリコン酸ィ匕膜パターン 23Mをエッチングにより除去した後、このようにし て形成された SiGe混晶層領域 61S, 61Dおよびゲート電極 23上にシリサイド領域 6 ls、 6 Idおよび 23gをそれぞれ形成し、さらにその上に前記 SiN応力膜 25をプラズ マ CVD法により形成することにより、図 6の構造が得られる。
[第 3の実施形態]
図 8は、本発明の第 3の実施形態による半導体集積回路装置 80の構成を示す 図 8を参照するに、半導体集積回路装置 80は、 STI構造の素子分離領域 811によ り素子領域 81Aおよび 81Bを画成されたシリコン基板 81上に形成されており、前記 素子領域 81Aには n型ポリシリコンよりなるゲート電極 83Nを有する nチャネル MOS トランジスタ 80N力 また前記素子領域 81Bには p+型ポリシリコンよりなるゲート電極 8 3Pを有する pチャネル MOSトランジスタ 80Pが形成されている。
[0052] 前記素子領域 81 Aにおいては、前記ゲート電極 83Nは SiON膜よりなるゲート絶 縁膜 82Nを介して形成されており、前記シリコン基板 81中、前記ゲート電極 83Nの 第 1および第 2の側には、 n型のソースエクステンション領域 8 laNおよびドレインエタ ステンション領域 8 lbNが形成される。 [0053] また前記ゲート電極 83Nのそれぞれの側壁面には、側壁酸化膜 84oNAおよび 84 oNBを介して、 SiNよりなる側壁絶縁膜 84nNAおよび 84nNBが形成され、前記シリ コン基板 81中には、前記側壁絶縁膜 84nNA, 84nNBのそれぞれ外側に、 n+型のソ ース拡散領域 8 lcNおよびドレイン拡散領域 8 ldNが形成されている。
[0054] また前記ポリシリコンゲート電極 83N上にはシリサイド層 85gNが形成され、前記ソ ースおよびドレイン領域 81cNおよび 81dN上には、シリサイド層 85sN, 85dNがそ れぞれ形成されている。
[0055] 一方、前記素子領域 81Bにおいては、前記ゲート電極 83Pは SiON膜よりなるゲー ト絶縁膜 82Pを介して形成されており、前記シリコン基板 81中、前記ゲート電極 83P の第 1および第 2の側には、 p型のソースエクステンション領域 81aPおよびドレインェ タステンション領域 8 lbPが形成される。
[0056] また前記ゲート電極 83Pのそれぞれの側壁面には、側壁酸ィ匕膜 84oPAおよび 84 oPBを介して、 SiNよりなる側壁絶縁膜 84nPAおよび 84nPBが形成されて!、る。
[0057] また前記シリコン基板 81中には、前記側壁絶縁膜 84nPA, 84nPBのそれぞれ外 側に、溝部 81TaPおよび 81TbP力 前記溝部 21Ta, 21Tbに対応して形成され、 前記溝部 81Ta, 81Tbは、 p+型にドープされた SiGe混晶よりなるェピタキシャル領 域 81SP, 81DPにより充填されている。その際、前記ェピタキシャル領域 81 SPおよ び 81DPは、前記ゲート電極 83Pよりも高ぐ好ましくは前記ゲート電極 83Pの高さの 2倍以上の高さに形成され、前記 pチャネル MOSトランジスタ 80Bのそれぞれソース およびドレイン領域として機能する。
[0058] また前記ポリシリコンゲート電極 83P上にはシリサイド層 85gPが形成され、前記ソ ースおよびドレイン領域 81SPおよび 81DP上には、シリサイド層 85sP, 85dPがそれ ぞれ形成されている。
[0059] さらに図 8の半導体集積回路装置 80では、前記シリコン基板 81上に、前記素子領 域 81Aおよび 81Bを連続して覆うように、膜中に 0. 4〜4. OGPaの引張り応力を蓄 積した SiN膜よりなる応力膜 86が、前記素子領域 81Aにおいては前記素子分離領 域 811および前記ゲート電極 83Nを、前記ゲート電極 83Nについては、前記側壁絶 縁膜 84nNAおよび 84nNBを介して覆うように、また前記素子領域 81Bにおいては 前記 SiGe混晶ソース領域 81SPおよびドレイン領域 81DP、さらに前記ゲート電極 8 3Pを、前記ゲート電極 83Pについては前記側壁絶縁膜 84nPA, 84nPBを介して覆 うように、 30〜： LOOnmの膜厚で形成される。
[0060] ここで前記引張り応力膜 86は、前記素子領域 81Aにおいては前記ゲート電極 83 Nを前記シリコン基板 81に対し、基板面に垂直方向に押圧するように作用し、前記 n チャネル MOSトランジスタ 80Aのチャネル領域に、図 1Aに示したような、基板面に 平行な引張り応力がゲート長方向に作用した場合と等価な歪みが誘起される。
[0061] 一方前記引張り応力膜 86は、前記素子領域 81Bにおいては、前記ゲート電極 83 Pを、前記シリコン基板 81から、基板面に垂直方向に引っ張るように作用し、前記 pチ ャネル MOSトランジスタ 80Bのチャネル領域に、図 1Bに示したような、基板面に平 行な一軸性圧縮応力がゲート長方向に作用した場合と等価な歪みが誘起される。
[0062] このように、本実施形態においては、同一基板上に nチャネル MOSトランジスタと p チャネル MOSトランジスタが形成された半導体集積回路装置において、単一の引張 それぞれのチャネル領域に最適な応力を誘起することが可能となり、半導体集積回 路装置の製造工程が簡略化される。
[第 4の実施形態]
図 9は、本発明の第 4の実施形態による半導体集積回路装置 100の構成を示す。た だし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省 略する。
[0063] 図 9を参照するに、半導体集積回路装置 100は、 STI構造の素子分離領域 811に より素子領域 81Aおよび 81Bを画成されたシリコン基板 81上に形成されており、前 記素子領域 81Aには n型ポリシリコンよりなるゲート電極 83Nを有する nチャネル M OSトランジスタ 80N力 また前記素子領域 81Bには p+型ポリシリコンよりなるゲート電 極 83Pを有する pチャネル MOSトランジスタ 80Pが形成されている。
[0064] 前記素子領域 81 Aにおいては、前記ゲート電極 83Nは SiON膜よりなるゲート絶 縁膜 82Nを介して形成されており、前記シリコン基板 81中、前記ゲート電極 83Nの 第 1および第 2の側には、 n型のソースエクステンション領域 8 laNおよびドレインエタ ステンション領域 8 lbNが形成される。また前記ゲート電極 83Nのそれぞれの側壁面 には、側壁酸ィ匕膜 84oNAおよび 84oNBを介して、 SiNよりなる側壁絶縁膜 84nNA および 84nNBが形成されて!、る。
[0065] さらに前記素子領域 81Aにおいては、前記シリコン基板 81中、前記側壁絶縁膜 84 nNA, 84nNBのそれぞれ外側に、 n+型にドープされた Siェピタキシャル領域 81 SN および 81DNが、前記 nチャネル MOSトランジスタ 100Aのソースドレイン領域として 、先に説明したような再成長工程により、前記ゲート電極 83Nよりも高ぐ好ましくは前 記ゲート電極 83Nの高さの 2倍以上の高さに形成されており、前記ポリシリコンゲート 電極 83N上にはシリサイド層 85gNが形成され、前記ソースおよびドレイン領域 81 S Nおよび 81DN上には、シリサイド層 85sN, 85dNがそれぞれ形成されている。
[0066] 一方、前記素子領域 81Bにおいては、前記ゲート電極 83Pは SiON膜よりなるゲー ト絶縁膜 82Pを介して形成されており、前記シリコン基板 81中、前記ゲート電極 83P の第 1および第 2の側には、 p型のソースエクステンション領域 81aPおよびドレインェ タステンション領域 8 lbPが形成される。
[0067] また前記ゲート電極 83Pのそれぞれの側壁面には、側壁酸ィ匕膜 84oPAおよび 84 oPBを介して、 SiNよりなる側壁絶縁膜 84nPAおよび 84nPBが形成されて!、る。
[0068] また前記シリコン基板 81中には、前記側壁絶縁膜 84nPA, 84nPBのそれぞれ外 側に、 P+型のソースおよびドレイン拡散領域 8 lcPおよび 81dPが形成されている。
[0069] また前記ポリシリコンゲート電極 83P上にはシリサイド層 85gPが形成され、前記ソ ースおよびドレイン領域 81cPおよび 81dP上には、シリサイド層 85sP, 85dPがそれ ぞれ形成されている。
[0070] さらに図 9の半導体集積回路装置 100では、前記シリコン基板 81上に、前記素子 領域 81Aおよび 81Bを連続して覆うように、膜中に 0. 4〜4. OGPaの圧縮応力を蓄 積した SiN膜よりなる応力膜 106が、前記素子領域 81Aにおいては前記 Siェピタキ シャル領域 81SNおよびドレイン領域 81DN、さらに前記ゲート電極 83Nを、前記ゲ ート電極 83Nについては前記側壁絶縁膜 84nNA, 84nNBを介して覆うように、前 記素子領域 81Bにおいては前記素子分離領域 811および前記ゲート電極 83Pを、 前記ゲート電極 83Pにつ 、ては、前記側壁絶縁膜 84nPAおよび 84nPBを介して覆 うように、 30〜： LOOnmの膜厚で形成される。
[0071] ここで前記圧縮応力膜 106は、前記素子領域 81Aにおいては前記ゲート電極 83 Nを前記シリコン基板 81に対し、基板面に垂直方向に押圧するように作用し、前記 n チャネル MOSトランジスタ 80Aのチャネル領域に、図 1Aに示したような、基板面に 平行な引張り応力がゲート長方向に作用した場合と等価な歪みが誘起される。
[0072] 一方前記引張り応力膜 106は、前記素子領域 81Bにおいては、前記ゲート電極 83 Pを、前記シリコン基板 81から、基板面に垂直方向に引っ張るように作用し、前記 pチ ャネル MOSトランジスタ 80Bのチャネル領域に、図 1Bに示したような、基板面に平 行な一軸性圧縮応力がゲート長方向に作用した場合と等価な歪みが誘起される。
[0073] このように、本実施形態においては、同一基板上に nチャネル MOSトランジスタと p チャネル MOSトランジスタが形成された半導体集積回路装置において、単一の圧縮 れぞれのチャネル領域に最適な応力を誘起することが可能となり、半導体集積回路 装置の製造工程が簡略化される。
[0074] 以上、本発明を好ましい実施形態について説明したが、本発明は力かる特定の実 施形態に限定されるものではなく、特許請求の範囲に記載した要旨内にお 、て様々 な変形 '変更が可能である。
産業上の利用可能性
[0075] 本発明によれば、 pチャネル MOSトランジスタのチャネル領域に、引張り応力を有 する応力膜を使って、ゲート長方向に作用する一軸性圧縮応力を誘起することがで き、チャネル領域におけるホールの移動度を向上させることが可能となる。また CMO S素子など、同一基板上に pチャネル MOSトランジスタと nチャネル MOSトランジスタ が形成された半導体集積回路装置において、単一の応力膜を使って、 pチャネル M OSトランジスタにおいてはチャネルにおけるホールの移動度を向上させることができ 、また nチャネル MOSトランジスタにおいては、チャネルにおける電子の移動度を向 上させることが可會となる。

Claims

請求の範囲
[1] シリコン基板と、
前記シリコン基板上に、ゲート絶縁膜を介して形成されたゲート電極と、 前記シリコン基板中、前記ゲート電極直下のチャネル領域の両側に形成された p型 ソース領域および P型ドレイン領域とよりなる Pチャネル MOSトランジスタであって、 前記ゲート電極は、対向する 1対の側壁面上に、それぞれ第 1および第 2の側壁絶 縁膜を担持し、
前記シリコン基板上は、前記第 1および第 2の側壁絶縁膜のそれぞれ外側に、前記 ゲート電極の高さよりも高い、第 1および第 2の p型ェピタキシャル領域を有し、 前記第 1および第 2の p型ェピタキシャル領域は、前記ゲート電極を、前記第 1およ び第 2の側壁絶縁膜を介して覆う、引張り応力を蓄積した応力膜により、連続的に覆 われて!/、る pチャネル MOSトランジスタ。
[2] 前記第 1および第 2の p型ェピタキシャル領域は、 Si層よりなる請求項 1記載の pチヤ ネル MOSトランジスタ。
[3] 前記第 1および第 2の p型ェピタキシャル領域は、 SiGe混晶層よりなる請求項 1記 載の pチャネル MOSトランジスタ。
[4] 前記第 1および第 2の p型ェピタキシャル領域は、それぞれ前記シリコン基板中、前 記第 1および第 2の側壁絶縁膜の外側にそれぞれ形成された第 1および第 2の凹部 から、前記シリコン基板に対して垂直方向に、成長している請求項 3記載の pチヤネ ル MOSトランジスタ。
[5] 前記第 1および第 2の凹部は、相対向するそれぞれの側壁面が結晶面により画成さ れており、前記相対向する側壁面は、前記第 1の凹部と前記第 2の凹部の間隔が、 前記シリコン基板とゲート絶縁膜との界面力も下方に向力つて増大するように、互い に傾斜している請求項 4記載の pチャネル MOSトランジスタ。
[6] 前記応力膜は、シリコン窒化膜よりなり、 0. 4〜4. OGPaの引張り応力を蓄積して V、る請求項 1記載の pチャネル MOSトランジスタ。
[7] 第 1の素子領域と第 2の素子領域を形成されたシリコン基板と、
前記第 1の素子領域に形成された nチャネル MOSトランジスタと、 前記第 2の素子領域に形成された pチャネル MOSトランジスタとよりなる半導体装 置であって、
前記 nチャネル MOSトランジスタは、前記シリコン基板上、前記第 1の素子領域に、 第 1のゲート絶縁膜を介して形成された、互いに対向する第 1および第 2の側壁面で 画成された第 1のゲート電極と、前記シリコン基板中、前記第 1の素子領域において 前記第 1のゲート電極の前記第 1および第 2の側壁面外側にそれぞれ形成された第 1および第 2の n型拡散領域と、前記第 1のゲート電極の前記第 1および第 2の側壁 面にそれぞれ担持された第 1および第 2の側壁絶縁膜と、前記素子領域中、前記第 1の側壁絶縁膜の外側において前記シリコン基板に形成された第 3の n型拡散領域 と、前記素子領域中、前記第 2の側壁絶縁膜の外側において前記シリコン基板に形 成された第 4の n型拡散領域と、よりなり、
前記 Pチャネル MOSトランジスタは、前記シリコン基板上、前記第 2の素子領域に、 第 2のゲート絶縁膜を介して形成された、互いに対向する第 3および第 4の側壁面で 画成された第 2のゲート電極と、前記シリコン基板中、前記第 2の素子領域において 前記第 2のゲート電極の、前記第 3および第 4の側壁面外側にそれぞれ形成された 第 1および第 2の p型拡散領域と、前記第 2のゲート電極の前記第 3および第 4の側壁 面にそれぞれ担持された第 3および第 4の側壁絶縁膜と、前記素子領域中、前記第 3の側壁絶縁膜の外側において前記シリコン基板上に、前記第 2のゲート電極の高さ よりも高く形成された、第 1の p型ェピタキシャル領域と、前記第 2の素子領域中、前 記第 4の側壁絶縁膜の外側において前記シリコン基板上に、前記第 2のゲート電極 の高さよりも高く形成された、第 2の p型ェピタキシャル領域と、よりなり、
前記シリコン基板上には、前記第 1および第 2の素子領域にわたり、引張り応力を 蓄積した応力膜が、前記第 1の素子領域においては前記第 3および第 4の拡散領域 表面および前記第 1および第 2の側壁絶縁膜を覆うように、また前記第 2の素子領域 においては、前記第 3および第 4の側壁絶縁膜、および前記第 1および第 2の p型ェ ピタキシャル領域を覆うように、連続して形成されて ヽる半導体装置。
前記第 1および第 2の p型ェピタキシャル領域は、 SiGe混晶層よりなる請求項 7記 載の半導体装置。 第 1の素子領域と第 2の素子領域を形成されたシリコン基板と、
前記第 1の素子領域に形成された Pチャネル MOSトランジスタと、
前記第 2の素子領域に形成された nチャネル MOSトランジスタとよりなる半導体装 置であって、
前記 Pチャネル MOSトランジスタは、前記シリコン基板上、前記第 1の素子領域に、 第 1のゲート絶縁膜を介して形成された、互いに対向する第 1および第 2の側壁面で 画成された第 1のゲート電極と、前記シリコン基板中、前記第 1の素子領域において 前記第 1のゲート電極の前記第 1および第 2の側壁面外側にそれぞれ形成された第 1および第 2の p型拡散領域と、前記第 1のゲート電極の前記第 1および第 2の側壁面 にそれぞれ担持された第 1および第 2の側壁絶縁膜と、前記素子領域中、前記第 1 の側壁絶縁膜の外側において前記シリコン基板に形成された第 3の n型拡散領域と 、前記素子領域中、前記第 2の側壁絶縁膜の外側において前記シリコン基板に形成 された第 4の p型拡散領域と、よりなり、
前記 nチャネル MOSトランジスタは、前記シリコン基板上、前記第 2の素子領域に、 第 2のゲート絶縁膜を介して形成された、互いに対向する第 3および第 4の側壁面で 画成された第 2のゲート電極と、前記シリコン基板中、前記第 2の素子領域において 前記第 2のゲート電極の、前記第 3および第 4の側壁面外側にそれぞれ形成された 第 1および第 2の n型拡散領域と、前記第 2のゲート電極の前記第 3および第 4の側 壁面にそれぞれ担持された第 3および第 4の側壁絶縁膜と、前記素子領域中、前記 第 3の側壁絶縁膜の外側において前記シリコン基板上に、前記第 2のゲート電極の 高さよりも高く形成された、第 1の n型ェピタキシャル領域と、前記第 2の素子領域中、 前記第 4の側壁絶縁膜の外側において前記シリコン基板上に、前記第 2のゲート電 極の高さよりも高く形成された、第 2の n型ェピタキシャル領域と、よりなり、
前記シリコン基板上には、前記第 1および第 2の素子領域にわたり、圧縮応力を蓄 積した応力膜が、前記第 1の素子領域においては前記第 3および第 4の拡散領域表 面および前記第 1および第 2の側壁絶縁膜を覆うように、また前記第 2の素子領域に おいては、前記第 3および第 4の側壁絶縁膜、および前記第 1および第 2の n型ェピ タキシャル領域を覆うように、連続して形成されている半導体装置。 前記第 1および第 2のェピタキシャル領域は、 SUりなる請求項 9記載の半導体装
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