JP2002217410A

JP2002217410A - 半導体装置

Info

Publication number: JP2002217410A
Application number: JP2001008306A
Authority: JP
Inventors: Hiroshi Moriya; 浩志守谷; Tomio Iwasaki; 富生岩▲崎▼; Hideo Miura; 英生三浦; Shuji Ikeda; 修二池田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-01-16
Filing date: 2001-01-16
Publication date: 2002-08-02

Abstract

(57)【要約】【課題】高速で低電力な半導体装置を提供することにあ
る。【解決手段】ＭＯＳトランジスタは、半導体基板１０１
とゲート電極１０５ａとの間に介在する酸化チタンゲー
ト絶縁膜１０４ａを有している。酸化チタンの主結晶構
造はアナターゼ型である。半導体基板のチャンネル領域
は、膜２０によって引張ひずみ状態となっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に、高速および低電力に好適なゲート絶縁膜を用
いる半導体装置に関する。

【０００２】

【従来の技術】近年、半導体装置の高速化および低電力
化の要求がますます高まっている。半導体装置の高速化
を実現するために、素子構造の微細化が進められ、また
電界効果トランジスタにおいてはストレイン効果を利用
することが提案されている。ストレイン効果とは、半導
体が応力を受けた場合、エネルギーバンドがひずみ、キ
ャリアの有効質量が変化するものである。そして、有効
質量を小さくすることができれば、半導体装置は高速化
されることとなる。

【０００３】半導体装置の低電力化においては、ゲート
絶縁膜を流れるリーク電流を低減させることが考えら
れ、８．０ｅＶものの大きなバンドギャップを有し、優
れた絶縁性を有する酸化シリコン膜がゲート絶縁膜に多
用されてきた。

【０００４】しかしながら、近年、半導体装置の微細化
に伴い、ゲート絶縁膜の薄膜化が要求され、３．０ｎｍ
以下の酸化膜が使われるようになってきた。絶縁膜の厚
さが３．０ｎｍ以下まで薄くなるとトンネル電流が無視
できないほど大きくなり、リーク電流が増大し、消費電
力が増すという問題があった。そこで、ゲート絶縁膜に
酸化シリコンより誘電率の高い酸化チタンを用いること
により、誘電特性を保ちつつ、ゲート絶縁膜の膜厚を厚
くし、トンネル電流の増加を抑えることが考えられてい
る。例えば、酸化チタンと酸化シリコンの比誘電率をそ
れぞれ６０、４．０とした場合、膜厚３０ｎｍの酸化チ
タン薄膜は、２ｎｍの酸化シリコンと同等の誘電特性も
つことになる。上述の膜厚３０ｎｍの酸化チタン薄膜
は、酸化シリコン換算膜厚で２ｎｍと呼ばれる。これに
対し、実際の膜厚３０ｎｍは、物理膜厚と呼ばれる。

【０００５】酸化チタンは、その製造方法により、ルチ
ル型とアナターゼ型の２種類の結晶構造をとることが知
られている。例えば、IBM Journal of Research and De
velopment VOL.43、NO.3、385ページのTable 1には、化学
的気層成長(Chemical Vapordeposition:CVD)法により、
成膜温度が４６５℃以下ではアナターゼ型が、５５０
℃、６２０℃ではアナターゼ型とルチル型が混在した構
造が、６６０℃以上ではルチル型をとると記載されてい
る。また、アナターゼ型酸化チタンは、アニールにより
ルチル型に変化することも記載されている。すなわち、
ルチル型酸化チタンがアナターゼ型酸化チタンに比べ熱
的に安定であるため、従来のゲート絶縁膜としては、ル
チル型酸化チタンを用いることが提案されている。

【０００６】

【発明が解決しようとする課題】しかし、従来の半導体
装置において、高速化と低電力化を両立させようとする
と、チャネル層に引張ひずみを与え、さらにルチル型酸
化チタンをゲート絶縁膜として使用する構成とする必要
があるが、このような構成では、チャネル層に引張ひず
みを与えることにより、ゲート絶縁膜を流れるリーク電
流が増加して、結果として、消費電力が大きくなるとい
う問題があった。

【０００７】本発明者らは、この問題について鋭意研究
を行ったところ、ルチル型酸化チタンゲート絶縁膜を流
れるリーク電流密度が、チャネル層に引張りひずみを与
えることによって増加するというメカニズムを見出し
た。そのメカニズムとは、チャネル層に引張りひずみを
与えることによって、ルチル型酸化チタンゲート絶縁膜
にも引張りひずみが発生し、ルチル型酸化チタン膜のバ
ンドギャップが減少し、トンネリング確率が増加し、リ
ーク電流が増加したというものである。

【０００８】本発明の目的は、高速で低電力な半導体装
置を提供することにある。

【０００９】

【課題を解決するための手段】（１）上記目的を達成す
るために、本発明は、半導体基板とゲート電極との間に
介在する酸化チタンゲート絶縁膜を有するＭＯＳトラン
ジスタが形成された半導体装置において、上記酸化チタ
ンの主結晶構造がアナターゼ型であるとともに、上記半
導体基板のチャンネル領域のひずみ状態が引張ひずみ状
態となるようにしたものである。

【００１０】以上の構成により、酸化チタンゲート絶縁
膜の主結晶構造をアナターゼ型とすることにより、ゲー
ト絶縁膜のバンドギャップがルチル型を用いるより大き
くすることができ、また、引張りひずみがゲート絶縁膜
に加わってもアナターゼ型のバンドギャップの方がルチ
ル型のバンドギャップより大きいため、トンネル電流の
引張りひずみによる増大を抑制することができ、リーク
電流を低減して、半導体装置を高速で低電力なものとな
し得るものとなる。

【００１１】（２）上記（１）において、好ましくは、
上記半導体基板と上記酸化チタンゲート絶縁膜との間
に、シリコン酸化膜またはチタンシリケイト膜を備える
ようにしたものである。

【００１２】（３）上記（１）若しくは（２）のいずれ
かにおいて、好ましくは、上記ゲート電極がリンあるい
はボロンを添加した多結晶シリコン膜を有し、上記ゲー
ト電極と上記酸化チタンゲート絶縁膜との間に、シリコ
ン酸化膜またはチタンシリケイト膜を備えるようにした
ものである。

【００１３】（４）上記（１）若しくは（２）のいずれ
かにおいて、好ましくは、上記ゲート電極が、タングス
テン膜，モリブデン膜，窒化タングステン膜，ホウ化タ
ングステン膜，タングステンンシリサイド膜のいずれか
あるいはそれらの積層構造を有するようにしたものであ
る。

【００１４】（５）上記（１）若しくは（２）のいずれ
かにおいて、好ましくは、上記ゲート電極が、酸化ルテ
ニウム膜を有し、酸化ルテニウム膜と上記酸化チタン絶
縁膜とが接している構造としたものである。

【００１５】

【発明の実施の形態】以下、図１〜図１１を用いて、本
発明の第１の実施形態による半導体装置の構成及び製造
方法について説明する。最初に、図１及び図２を用い
て、本実施形態による半導体装置の構成について説明す
る。図１は、本発明の第１の実施形態による半導体装置
の主要部分の断面構成を示す断面図であり、図２のＡ−
Ａ’断面図である。図２は、本発明の第１の実施形態に
よる半導体装置の主要部分の平面レイアウト図である。

【００１６】図１に示すように、本実施形態による半導
体装置は、Ｐ型シリコン基板１０１の表面に、例えばシ
リコン酸化膜からなる素子分離膜１０２が設けられ、素
子形成領域１０３が形成されている。素子形成領域１０
３には、ＮチャネルＭＯＳトランジスタが設けられてい
る。

【００１７】ＭＯＳトランジスタは、ゲート絶縁膜１０
４ａと、ゲート電極１０５ａとを有している。ゲート電
極１０５ａの側面には、例えば窒化シリコンからなるサ
イドウォール１０６ａが形成されている。ゲート絶縁膜
１０４ａの主構成材料は、結晶構造がアナターゼ構造の
酸化チタンである。ゲート電極１０５ａは、例えば、多
結晶シリコン膜や金属薄膜、あるいは金属シリサイド膜
あるいはこれらの積層構造である。ＭＯＳトランジスタ
は、ゲート電極１０５ａに自己整合的に形成されたＮ^-
型ソース・ドレイン拡散層１０７ａを有し、素子分離層
１０２並びにゲート電極１０５ａに自己整合的に形成さ
れたＮ⁺型ソース・ドレイン拡散層１０８を有してい
る。

【００１８】ＭＯＳトランジスタの表面には、引張応力
を有する膜２０が形成されている。この引張応力を有す
る膜２０は、例えば，窒化シリコンである。膜２０によ
りシリコン基板のチャネル領域１０が引張ひずみ状態と
なり、キャリアの有効質量が小さくなり、デバイスが高
速化される。また、引張応力の膜２０により、ゲート絶
縁膜も引張ひずみ状態となる。

【００１９】この半導体装置の表面には、層間絶縁膜１
０９が形成されている。層間絶縁膜１０９には、Ｎ⁺型
ソース・ドレイン拡散層１０８に達するコンタクトホー
ル１１０が設けられている。

【００２０】アナターゼ型酸化チタンゲート絶縁膜１０
４ａの膜厚は、例えば３０ｎｍである。アナターゼ型酸
化チタンと酸化シリコンの比誘電率をそれぞれ６０、
４．０とした場合、ゲート絶縁膜１０４ａの膜厚は、同
等の誘電特性をもつ酸化シリコンの膜厚に換算して２ｎ
ｍとなる。すなわち、物理膜厚は３０ｎｍ、換算膜厚は
２ｎｍである。

【００２１】このように、本実施形態による半導体装置
は、ゲート絶縁膜１０４ａが高誘電材料であるアナター
ゼ型酸化チタンで構成されているので、ゲート絶縁膜１
０４ａが酸化シリコンの場合に比べて、ゲート絶縁膜ａ
の物理膜厚を厚くすることができ、ＤＴ電流が流れるの
を防ぐごとができる。

【００２２】また、酸化チタンゲート絶縁膜の主結晶構
造がアナターゼ型を用いており、ゲート絶縁膜のバンド
ギャップがルチル型を用いるより大きくすることができ
る。また、引張りひずみがゲート絶縁膜に加わってもア
ナターゼ型のバンドギャップの方がルチル型のバンドギ
ャップより大きい。それにより、引張りひずみによるト
ンネル電流の増大を抑制することができる。

【００２３】ここで、図３〜図５を用いて、本実施形態
による半導体装置に用いるアナターゼ型酸化チタンの引
張りひずみ依存性について、ルチル型酸化チタンの特性
と比較して説明する。最初に、図３を用いて、酸化チタ
ンのバンドギャップの引張りひずみ依存性について説明
する。図３は、酸化チタンのバンドギャップの引張りひ
ずみ依存性の説明図である。図において、横軸は引張り
ひずみε（％）を示し、縦軸はバンドギャップＥｇ（ｅ
Ｖ）を示している。また、図中、実線Ａはアナターゼ型
を示しており、実線Ｒはルチル型を示している。

【００２４】図３から理解されるように、ルチル型酸化
チタンＲのバンドギャップＥｇ^R（ε）と、アナターゼ
型酸化チタンＡのバンドギャップＥｇ^A（ε）は，ひず
みが増加するに従い共に減少するが、アナターゼ型酸化
チタンＡのバンドギャップＥｇ^A（ε）は、ルチル型酸
化チタンＲのバンドギャップＥｇ^R（ε）より小さくな
ることはないものである。

【００２５】図３に示したバンドギャップのひずみ依存
性は、第一原理バンド計算により求めたものである。第
一原理バンド計算とは、例えば、「固体−構造と物性」
岩波講座現代の物理学７（岩波書店、１９９４年発行）
に記述されているように、固体内の電子についてのシュ
レーディンガー方程式を解き、電子のエネルギーバンド
を計算する手法である。

【００２６】バンドギャップとは、電子によって占有さ
れたエネルギーレベル（価電子バンド）の上端と、電子
によって占有されていないエネルギーレベル（伝導帯バ
ンド）の下端とのエネルギー差である。このバンドギャ
ップが大きいものほど絶縁性が高く、電流が流れ難いと
いえる。また、密度汎関数理論によれば、通常、バンド
ギャップの計算値は、実験値に比べ過小に評価される。
そこで、本計算では、実験結果をもとに、バンドギャッ
プ値の補正を行なっている。

【００２７】次に、図４を用いて、酸化チタンの仕事関
数の引張りひずみ依存性について説明する。図４は、酸
化チタンの仕事関数の引張りひずみ依存性の説明図であ
る。図において、横軸は引張りひずみε（％）を示し、
縦軸はバンドギャップＥｇ（ｅＶ）を示している。な
お、正のひずみは引張りひずみを表し、負のひずみは圧
縮ひずみを表している。また、図中、実線Ａはアナター
ゼ型を示しており、実線Ｒはルチル型を示している。

【００２８】ここで、仕事関数ΦＢ（ε）は、図３に示
したバンドギャップＥｇに比例するとし、ルチル型の仕
事関数ΦＢ^R（ε）については以下の式（１）を用い、
アナターゼ型の仕事関数ΦＢ^A（ε）については以下の
式（２）を用いて算出した。

【００２９】 ΦＢ^R（ε）＝ΦＢ^R（ε＝０）×Ｅｇ^R（ε）／Ｅｇ^R（ε＝０）…（１） ΦＢ^A（ε）＝ΦＢ^R（ε＝０）×Ｅｇ^A（ε）／Ｅｇ^R（ε＝０）…（２）なお、ここで、ΦＢ^R（ε＝０）は無ひずみ（ε＝０）
の場合のルチル型の仕事関数であり、ΦＢ^R（ε＝０）
＝１．０ｅＶとした。この値は、実験で得られている
バルクのルチル型酸化チタンの仕事関数である。

【００３０】図４に示したように、ルチル型酸化チタン
の仕事関数ΦＢ^R（ε）とアナターゼ型酸化チタンの仕
事関数ΦＢ^A（ε）は、ひずみが増加するに従い共に減
少するが、ルチル型酸化チタンの仕事関数ΦＢ^R（ε）
は、アナターゼ型酸化チタンの仕事関数ΦＢ^A（ε）よ
り小さくなることはないものである。

【００３１】次に、図５を用いて、酸化チタンのリーク
電流密度の引張りひずみ依存性について説明する。図５
は、酸化チタンの仕事関数のリーク電流密度の引張りひ
ずみ依存性の説明図である。図において、横軸は引張り
ひずみε（％）を示し、縦軸はリーク電流密度（Ａ／ｃ
ｍ²）を示している。なお、正のひずみは引張りひずみ
を表し、負のひずみは圧縮ひずみを表している。また、
図中、実線Ａはアナターゼ型を示しており、実線Ｒはル
チル型を示している。

【００３２】図５に示したリーク電流密度のひずみ依存
性は、図４で得られた仕事関数のひずみ依存性から、例
えば、IEEE TRANSACTIONS ON ELECTRON DEVICES、VOL.4
6、NO.2、354ページに記述されているように、WKB (Wentz
el - Kramers - Brillouin)近似を用いて絶縁膜を電子
がトンネリングする確率とひずみとの関係から導出した
ものである。

【００３３】図５は、印可電圧は１Ｖで、膜厚は酸化シ
リコン換算で２．０ｎｍの場合の結果である。図５中の
横軸の酸化シリコン換算膜厚とは、酸化シリコンと同じ
誘電特性が得られる膜厚を示しており、酸化シリコンと
ルチル型酸化チタンの誘電率をそれぞれ４．０、６０と
すれば、酸化シリコン換算膜厚２．０ｎｍの酸化チタン
の膜厚は２．０ｎｍ×６０／４．０＝３０．０ｎｍとな
る。

【００３４】図５から、ルチル型酸化チタンとアナター
ゼ型酸化チタンのリーク電流密度は、ひずみの増加に対
して共に単調増加するが、ひずみが加わってもアナター
ゼ型の方がルチル型よりリーク電流密度が小さいことが
わかる。すなわち、チャネル層に引張りひずみを与えた
ために、ゲート絶縁膜に引張りひずみが加わっても、ゲ
ート絶縁膜にアナターゼ型チタン酸化膜を用いることに
より、ルチル型を用いた場合に比べリーク電流の増加を
抑制することができる。従って、消費電力を小さくする
ことができる。

【００３５】次に、図６〜図１１を用いて、本実施形態
による半導体装置の製造方法について説明する。図６〜
図１１は、本発明の第１の実施形態による半導体装置の
製造方法を示す工程図である。

【００３６】図６に示すように、Ｐ型シリコン基板１０
１表面に、深さ２００ｎｍから３００ｎｍの溝を形成
し、シリコン酸化膜を埋め込み、浅溝型の素子分離層１
０２を形成する。

【００３７】次に、図７に示すように、シリコン基板１
０１表面に、例えば化学的気層成長（Chemical Vapor d
eposition:CVD）法により、厚さ３０ｎｍほどのアナタ
ーゼ型酸化チタン膜１０４を形成する。この際、成膜温
度は４６０℃以下が好ましくは３３０℃以下であるのが
良い。成膜温度が４６０℃以上では、酸化チタン膜１０
４成膜時ににルチル型の酸化チタンが混在する場合があ
るからである。また、成膜温度が３３０℃以上では、成
膜時にアナターゼ型であっても、その後の８５０℃程度
の熱処理によりアナターゼ型酸化チタンがルチル型に相
転移する場合があるからである。アナターゼ型酸化チタ
ン膜１０４の表面に、膜厚約２００ｎｍのＮ⁺型の多結
晶シリコン膜１０５をＣＶＤ法等により形成する。

【００３８】次に、図８に示すように、フォトレジスト
膜をマスクに用いて、多結晶シリコン膜１０５、アナタ
ーゼ型酸化チタン膜１０４をエッチングする。これによ
りＭＯＳトランジスタのゲート絶縁膜１０４ａとゲート
電極１０５ａとを形成する。次に、熱酸化法あるいはＣ
ＶＤ法により膜厚２ｎｍ程の酸化シリコン膜９６を形成
する。リンのイオン注入によりＭＯＳトランジスタのＮ
^-型ソース・ドレイン領域１０７を形成する。Ｎ^-型ソー
ス・ドレイン領域１０７は、ゲート電極、ゲート絶縁膜
に対して自己整合的である。酸化シリコン膜９６を形成
する目的は、このリンイオン注入によるシリコン基板へ
のダメージを和らげるためである。

【００３９】次に、図９に示すように、半導体基板表面
に、厚さ２００ｎｍのシリコン窒化膜１０６をスパッタ
法またはＣＶＤ法により堆積する。

【００４０】さらに、図１０に示すように、シリコン窒
化膜１０６、酸化シリコン膜９６をエッチングすること
により、ゲート電極とゲート絶縁膜の側壁にサイドウォ
ール１０６ａを形成する。

【００４１】最後に、図１１に示すように、素子分離膜
１０２、ゲート電極１０５ａ、サイドフォール１０６ａ
をマスクとし、砒素のイオン注入により、Ｎ⁺型ソース
・ドレイン拡散層１０８を形成する。さらに、半導体基
板表面に厚さ２００ｎｍのシリコン窒化膜２０を、ＣＶ
Ｄ法により堆積する。ＣＶＤ法で形成された窒化シリコ
ン膜は、引張り応力となる。この引張り応力により、シ
リコン基板のチャンネル部１０と、ゲート絶縁膜１０４
ａも引っ張られ、引張りひずみ状態となる。そして、Ｃ
ＶＤ法により、層間絶縁膜１０９を形成し、拡散層表面
に達するコンタクトホール１１０を形成することによ
り、図１に示した本実施形態による半導体装置の主要部
分が形成される。

【００４２】なお、上述した製造方法は、ＮチャネルＭ
ＯＳトランジスタの場合であるが、この製造方法はＰチ
ャネルＭＯＳトランジスタにも応用できる。さらにＣＭ
ＯＳトランジスタ、ＢｉＣＭＯＳトランジスタにも応用
できる。

【００４３】また、ゲート電極１０５ａとしては、多結
晶シリコン膜以外に、タングステン，モリブデン等の金
属薄膜や、窒化タングステン，ホウ化タングステン等の
金属化合物、あるいはタングステンシリサイド等の金属
シリサイド膜、あるいは酸化ルテニウム膜、あるいはこ
れらの積層構造であってもよいものである。これらの材
料を用いることにより、ゲート電極の低抵抗化が可能と
なる。また、酸化ルテニウム膜と酸化チタンゲート絶縁
膜が接する構造では、酸化チタンゲート絶縁膜の熱的安
定性向上が望める。

【００４４】なお、上述したように、アナターゼ型酸化
チタンは、ルチル型に比べて熱的に不安定であるため、
成膜後のアニール処理等によりアナターゼ型からルチル
型に相転移する場合もある。しかしながら、本実施形態
においては、酸化ゲート絶縁膜の主結晶構造をアナター
ゼ型とする点に特徴を有しており、例えば、数％乃至十
％程度のルチル型を含むとしても、本実施形態による効
果をさほど損なうものでないものであり、本実施形態の
範疇のものである。

【００４５】以上説明したように、本実施形態による半
導体装置は、シリコン基板のチャネル領域が引張りひず
み状態となっているため、キャリアである電子の有効質
量が小さくなり、半導体装置が高速化される。

【００４６】また、本実施形態では、酸化チタンゲート
絶縁膜の主結晶構造がアナターゼ型を用いており、ゲー
ト絶縁膜のバンドギャップがルチル型よりも大きくする
ことができる。また、引張りひずみがゲート絶縁膜に加
わっても、アナターゼ型のバンドギャップの方が、ルチ
ル型のバッドギャップよりも大きくすることができる。
従って、引張りひずみによるトンネル電流の増大を抑制
して、消費電力を少なくすることができる。

【００４７】従って、半導体装置の信頼性を向上するこ
とができる。また、その結果、歩留りを向上することが
できる。

【００４８】次に、図１２を用いて、本発明の第２の実
施形態による半導体装置の構成について説明する。図１
２は、本発明の第２の実施形態による半導体装置の主要
部分の構成を示す断面図である。なお、図１と同一符号
は、同一部分を示している。

【００４９】本実施形態においては、図示するように、
シリコン基板１０１と酸化チタンゲート絶縁膜１０４ａ
との間に、例えば，酸化シリコンまたは窒化シリコンま
たは酸化窒化シリコン等の絶縁膜、またはチタンシリケ
イト膜１１１を、一層またはそれ以上の層数で形成して
いる。ただし、絶縁膜１１１の膜厚は、ゲート絶縁膜の
高誘電特性を得るために０．５ｎｍ以下が好ましいも
のである。シリコン基板１０１と酸化チタンゲート絶縁
膜との間に上記の膜を介在させることにより、酸化チタ
ン絶縁膜の熱的安定性を向上することができる。

【００５０】本実施形態においても、半導体装置が高速
化でき、また、消費電力を少なくすることができる。従
って、半導体装置の信頼性を向上することができる。ま
た、その結果、歩留りを向上することができる。

【００５１】次に、図１３を用いて、本発明の第３の実
施形態による半導体装置の構成について説明する。図１
３は、本発明の第３の実施形態による半導体装置の主要
部分の構成を示す断面図である。なお、図１と同一符号
は、同一部分を示している。

【００５２】本実施形態においては、図示するように、
ゲート電極を、膜１０５ａと膜１１２のように構成し、
二層またはそれ以上の層数で形成している。膜１１２と
しては、シリサイドや、膜１０５ａと同じものや、アル
ミニュウム（Ａｌ）やタングステン（Ｗ）と用いること
ができる。

【００５３】本実施形態においても、半導体装置が高速
化でき、また、消費電力を少なくすることができる。従
って、半導体装置の信頼性を向上することができる。ま
た、その結果、歩留りを向上することができる。

【００５４】

【発明の効果】本発明によれば、高速で低電力な半導体
装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態による半導体装置の主
要部分の断面構成を示す断面図である。

【図２】本発明の第１の実施形態による半導体装置の主
要部分の平面レイアウト図である。

【図３】酸化チタンのバンドギャップの引張りひずみ依
存性の説明図である。

【図４】酸化チタンの仕事関数の引張りひずみ依存性の
説明図である。

【図５】酸化チタンの仕事関数のリーク電流密度の引張
りひずみ依存性の説明図である。

【図６】本発明の第１の実施形態による半導体装置の製
造方法を示す工程図である。

【図７】本発明の第１の実施形態による半導体装置の製
造方法を示す工程図である。

【図８】本発明の第１の実施形態による半導体装置の製
造方法を示す工程図である。

【図９】本発明の第１の実施形態による半導体装置の製
造方法を示す工程図である。

【図１０】本発明の第１の実施形態による半導体装置の
製造方法を示す工程図である。

【図１１】本発明の第１の実施形態による半導体装置の
製造方法を示す工程図である。

【図１２】本発明の第２の実施形態による半導体装置の
主要部分の断面構成を示す断面図である。

【図１３】本発明の第３の実施形態による半導体装置の
主要部分の断面構成を示す断面図である。

【符号の説明】

１０１…シリコン基板１０２…素子分離膜１０３…素子形成領域１０４…引張りひずみ状態にあるアナターゼ型酸化チタ
ン膜１０４ａ…引張りひずみ状態にあるアナターゼ型酸化チ
タンゲート絶縁膜１０５…多結晶シリコン膜１０５ａ，１１２…ゲート電極１０６…シリコン窒化膜１０６ａ…サイドウォール１０７，１０７ａ…Ｎ^-型ソース・ドレイン拡散層１０８，１０８ａ…Ｎ⁺型ソース・ドレイン拡散層１０９…層間絶縁膜１１０…コンタクトホール１１１…絶縁膜９６…酸化シリコン膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者三浦英生茨城県土浦市神立町502番地株式会社日立製作所機械研究所内 (72)発明者池田修二東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 4M104 BB01 BB16 BB18 BB28 BB33 BB35 BB36 BB40 CC05 DD17 EE03 EE15 EE16 EE17 FF13 GG09 5F040 DA02 DB03 DC01 EC01 EC04 EC07 EC08 EC09 ED01 ED03 EK05 EL06 EM10 FA07

Claims

【特許請求の範囲】

【請求項１】半導体基板とゲート電極との間に介在する
酸化チタンゲート絶縁膜を有するＭＯＳトランジスタが
形成された半導体装置において、上記酸化チタンの主結晶構造がアナターゼ型であるとと
もに、上記半導体基板のチャンネル領域のひずみ状態が引張ひ
ずみ状態になっていることを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、上記半導体基板と上記酸化チタンゲート絶縁膜との間
に、シリコン酸化膜またはチタンシリケイト膜を備える
ことを特徴とする半導体装置。
【請求項３】請求項１若しくは請求項２のいずれかに記
載の半導体装置において、上記ゲート電極がリンあるいはボロンを添加した多結晶
シリコン膜を有し、上記ゲート電極と上記酸化チタンゲ
ート絶縁膜との間に、シリコン酸化膜またはチタンシリ
ケイト膜を備えることを特徴とする半導体装置。
【請求項４】請求項１若しくは請求項２のいずれかに記
載の半導体装置において、上記ゲート電極が、タングステン膜，モリブデン膜，窒
化タングステン膜，ホウ化タングステン膜，タングステ
ンンシリサイド膜のいずれかあるいはそれらの積層構造
を有することを特徴とする半導体装置。
【請求項５】請求項１若しくは請求項２のいずれかに記
載の半導体装置において、上記ゲート電極が、酸化ルテニウム膜を有し、酸化ルテ
ニウム膜と上記酸化チタン絶縁膜とが接している構造で
あることを特徴とする半導体装置。