JP2006004514A

JP2006004514A - 半導体記憶装置

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Publication number: JP2006004514A
Application number: JP2004179287A
Authority: JP
Inventors: Mitsuaki Hayashi; 林　　光昭; Wataru Abe; 渉安部; Shuji Nakaya; 修治仲矢; Katsuichi Kurata; 勝一倉田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-06-17
Filing date: 2004-06-17
Publication date: 2006-01-05
Also published as: US20060158942A1; US20080175076A1; US7382657B2

Abstract

【課題】複数のトランジスタから構成されるカラムデコーダを用いることなく、ビット線と読み出し回路を接続することで、カラムデコーダを構成するトランジスタに生じる基板バイアス効果による高閾値化の影響を受けることなく、低電源電圧まで安定した読み出し動作が可能な半導体記憶装置を実現する。
【解決手段】メモリセルアレイ１と、選択されたビット線のオフリーク電流を補充するチャージ回路２と、非選択のビット線を接地電位とするリセット回路３と、ビット線をゲートに接続する複数のトランジスタから構成される読み出し回路４と、選択されたビット線に一定期間充電を行うビット線プリチャージ回路５とを備える。これにより、読み出し回路からビット線への充電経路にカラムデコーダ等のトランスミッションゲートを用いることが無いため、基板バイアス効果の影響を受けること無く、低電源電圧動作を可能にすることができる。
【選択図】図１

Description

本発明は半導体記憶装置に関し、低電圧動作を実現する回路技術に関するものである。

従来の半導体記憶装置は、例えば、特許文献１に開示されたものがある。この文献の第２頁段落０００２〜０００６と図２には、コンタクト方式のマスクＲＯＭの構成が開示されている。

図１２は上記したコンタクト方式のマスクＲＯＭの構成を示す回路図を示している。コンタクト方式のマスクＲＯＭとは、メモリセルトランジスタのドレインがビット線に接続されているか、接続されていないか、を記憶データの“１”と“０”にそれぞれ対応させるものである。

図１２に示す従来の半導体記憶装置は、メモリセルアレイ１、カラムデコーダ１５、読み出し回路１６から構成されている。

メモリセルアレイ１は、Ｎ型ＭＯＳトランジスタのメモリセルＭ（ｉ,ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）がマトリクス状に配置されて構成される。メモリセルＭ（ｉ,ｊ）は、ｉの数値が同一のメモリセル、すなわち行方向に並んだメモリセルのゲートが共通にワード線選択信号ＷＬｉ（ｉ＝１〜ｍ）に接続されている。また、このメモリセルＭ（ｉ,ｊ）のソースは接地電位の配線に接続されている。そのドレインがビット線ＢＬｊ（ｊ＝１〜ｎ）に接続されている場合には、そのメモリセルから読み出される出力端子ＭＤＡＴＡの出力データは“１”になり、接続されていない浮遊状態の場合には、出力端子ＭＤＡＴＡの出力データは“０”になる。

カラムデコーダ１５は、Ｎ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１〜ｎ）から構成されている。Ｎ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１〜ｎ）のドレインは共通に接続され、そのソースはビット線ＢＬｊ（ｊ＝１〜ｎ）に接続され、そのゲートはカラム選択信号線ＣＤｊ（ｊ＝１〜ｎ）に各々接続されている。

読み出し回路１６は、Ｐ型ＭＯＳトランジスタＱＰＰＳ及びＱＰＬ、Ｎ型ＭＯＳトランジスタＱＮＲＳ、インバータ回路ＩＮＶＡから構成されている。

Ｐ型ＭＯＳトランジスタＱＰＰＳのゲートはプリチャージ制御信号線ＰＣＬＫに接続し、ソースを電源電位とし、ドレインはカラムデコーダ１５を構成するＮ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１〜ｎ）のドレインに接続している。

Ｎ型ＭＯＳトランジスタＱＮＲＳのゲートはリセット制御信号線ＲＳＴＳに接続し、ソースを接地電位とし、ドレインはカラムデコーダ１５を構成するＮ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１〜ｎ）のドレインに接続している。

インバータ回路ＩＮＶＡは、入力をカラムデコーダ１５を構成するＮ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１〜ｎ）のドレインに接続し、出力を出力端子ＭＤＡＴＡに接続している。

Ｐ型ＭＯＳトランジスタＱＰＬのゲートはインバータ回路ＩＮＶＡの出力に接続し、ソースを電源電位とし、ドレインはカラムデコーダ１５を構成するＮ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１〜ｎ）のドレインに接続している。Ｐ型ＭＯＳトランジスタＱＰＬのオン電流はメモリセルＭ（ｉ,ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のオン電流に比べて小さく且つ、一本のビット線上に配置されたメモリセル全てのオフリーク電流の合計値に比べ同等以上に設定されている。

以上のように構成された半導体記憶装置について、例えばメモリセルＭ（１,１）のデータを読み出す動作について、図１３のタイミング図を用いて説明する。

カラム選択信号線ＣＤｊ（ｊ＝１〜ｎ）のうち、ＣＤ１を「Ｈ」レベルにＣＤ２〜ＣＤｎを「Ｌ」レベルに遷移することにより、カラムデコーダ１５を構成するトランジスタのうち、トランジスタＱＮＣ１をオン状態にし、その他のトランジスタＱＮＣ２〜ＱＮＣｎをオフ状態にする。また、リセット制御信号ＲＳＴＳを「Ｌ」レベルに遷移させトランジスタＱＮＲＳをオフ状態にし、更に全てのワード線ＷＬ１〜ＷＬｍを「Ｌ」レベルに遷移させ全てのメモリセルトランジスタＭ（ｉ,ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）をオフ状態とする。

次にプリチャージ制御信号線ＰＣＬＫを一定期間「Ｌ」レベルとし、トランジスタＱＰＰＳを一定期間オン状態にすることで、ビット線ＢＬ１を充電し「Ｈ」レベルにする。

ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線ＷＬ１を非選択の状態の「Ｌ」レベルから選択状態の「Ｈ」レベルに遷移させる。

これによってメモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されている場合は、ビット線に充電された電荷はメモリセルＭ（１,１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、メモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されてない場合は、ビット線に充電された電荷はメモリセルＭ（１,１）により放電されることなくビット線ＢＬ１は「Ｈ」レベルを保持する。

この結果、インバータ回路ＩＮＶＡは、メモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されてビット線ＢＬ１が「Ｌ」レベルとなる場合、オン状態のトランジスタＱＮＣ１を介して「Ｌ」レベルが入力され、トランジスタＱＰＬのゲートに「Ｈ」レベルを入力し、トランジスタＱＰＬをオフ状態することによりビット線ＢＬ１への充電を停止すると共に、「Ｈ」レベルを出力端子ＭＤＡＴＡへ出力する。また、インバータ回路ＩＮＶＡは、メモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されずビット線ＢＬ１が「Ｈ」レベルとなる場合、オン状態のトランジスタＱＮＣ１を介して「Ｈ」レベルが入力され、トランジスタＱＰＬのゲートに「Ｌ」レベルを入力し、トランジスタＱＰＬをオン状態することによりビット線ＢＬ１へ接続されたメモリセルＭ（ｉ,１）（ｉ＝１〜ｍ）のオフリーク電流によりビット線ＢＬ１から放電される電荷相当の充電を行うことでビット線ＢＬ１は「Ｈ」レベルを保持し、「Ｌ」レベルを出力端子ＭＤＡＴＡへ出力する。
特開平６−１７６５９２号公報（第２頁、第２図）

上記従来の半導体記憶装置では以下の問題を有している。従来の半導体記憶装置では、カラムデコーダ１５を構成するトランジスタＱＮＣｊ（ｊ＝１〜ｎ）のドレインとソースは、接地電位に接続されることなく各々読み出し回路１６とビット線ＢＬｊ（ｊ＝１〜ｎ）に接続されているため、基板バイアス効果により閾値電圧が高くなる。基板バイアス効果による閾値電圧の上昇による影響は、電源電圧を下げるほど大きくなり、カラムデコーダ１５を構成するトランジスタＱＮＣｊのオン電流は大幅に減少するため、ビット線に接続されたメモリセルで生じるオフリーク電流を補充するために読み出し回路１６に設けられたトランジスタＱＰＬから供給される電荷をビット線ＢＬｊへ充分供給出来なくなり、読み出し回路１６に接続されるカラムデコーダ１５を構成するトランジスタＱＮＣｊのドレインの電位は「Ｌ」レベルに遷移することが出来なくなり、常時「Ｈ」レベルとなるため半導体記憶装置として機能出来なくなる。

特に近年、半導体製造技術の微細化に伴い低電源電圧化が加速する一方で、半導体記憶装置を搭載する機器は携帯化等により低消費電力化が求められるため、トランジスタのオフリーク電流による消費電力増加を抑制するために、トランジスタの閾値は低電圧化することが難しく、半導体記憶装置が動作する電源電圧の範囲を決める大きな要因になっており、上記した問題は半導体記憶装置を実現する上で大きな課題となって来ている。

そこで、一部のトランジスタの閾値電圧のみを製造時に低電圧化する方法や、一部トランジスタのゲート電圧を昇圧することにより基板バイアス効果を低減する方法が提案されているが、製造時に閾値電圧を低電圧化するためには通常の製造工程に加え、専用の製造工程が必要となり、またゲート電圧を昇圧するためには比較的大面積の昇圧回路を加える必要があり半導体記憶装置の面積増加となるため、コストが高くなるという問題がある。

本発明は、上記従来の問題を解決するものであり、読み出し回路とビット線をドレインとソースに接続するトランジスタで構成するカラムデコーダを設けることなく、読み出し回路とビット線の接続が可能で、基板バイアス効果による影響を受けることなく低電圧動作を可能とする半導体記憶装置を提供することを目的とする。

上記目的を達成するため本発明の半導体記憶装置は、ビット線と読み出し回路をカラムデコーダを介することなく直接接続し、メモリセルで生じるオフリーク電流を補充するトランジスタをビット線に直接接続する構成を採用する。

第1の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置し、マトリクス状に配置したメモリセルに接続される複数のワード線と複数のビット線を有したメモリセルアレイと、各々ビット線に対応して設けられて対応するビット線と電源電位線との間に接続されビット線に充電を行うための複数のチャージ用トランジスタを含むチャージ回路と、各々ビット線に対応して設けられてビット線と接地電位線との間に接続されビット線を接地電位とするための複数のリセット用トランジスタを含むビット線リセット回路と、各々ビット線に対応して設けられて対応するビット線にゲートが接続された複数の読み出し用トランジスタとを含み、読み出し対象のメモリセルに対応するビット線にゲートが接続された読み出し用トランジスタのオンオフ状態に応じた情報をメモリセルに記憶されたデータとして出力端子へ出力する読み出し回路とを備えている。

この第1の発明の半導体記憶装置において、チャージ回路は、チャージ用トランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、ビット線リセット回路は、リセット用トランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、読み出し回路は、読み出し用トランジスタを出力端子と接地電位線との間に接続した構成を有してもよい。

上記第1の発明の半導体記憶装置によれば、ビット線に充電のためのチャージ用トランジスタが直接接続され、またビット線と読み出し回路の接続に従来のようにカラムデコータを構成するトランジスタを介することなく、読み出し回路を構成するトランジスタのゲートにビット線が直接接続されているため、ビット線で生じるオフリーク電流の補充において、トランジスタの基板バイアス効果の影響を受けないため、低電圧動作が実現できる。

第2の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置し、マトリクス状に配置したメモリセルに接続される複数のワード線と複数のビット線を有したメモリセルアレイと、各々ビット線に対応して設けられて対応するビット線と電源電位線との間に接続されビット線に充電を行うための複数のチャージ用トランジスタを含むチャージ回路と、各々ビット線に対応して設けられて対応するビット線と電源電位線との間に接続されビット線に一定期間の充電を行うための複数のプリチャージ用トランジスタを含むビット線プリチャージ回路と、各々ビット線に対応して設けられてビット線と接地電位線との間に接続されビット線を接地電位とするための複数のリセット用トランジスタを含むビット線リセット回路と、各々ビット線に対応して設けられて対応するビット線にゲートが接続された複数の読み出し用トランジスタとを含み、読み出し対象のメモリセルに対応するビット線にゲートが接続された読み出し用トランジスタのオンオフ状態に応じた情報をメモリセルに記憶されたデータとして出力端子へ出力する読み出し回路とを備えている。

この第２の発明の半導体記憶装置において、チャージ回路は、チャージ用トランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、ビット線プリチャージ回路は、プリチャージ用トランジスタのゲートをメモリセルアレイの中で読み出し対象となるメモリセルに対応するビット線を一定期間のみ選択状態とするプリチャージ信号に接続した構成を有し、ビット線リセット回路は、リセット用トランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、読み出し回路は、読み出し用トランジスタを出力端子と接地電位線との間に接続した構成を有してもよい。

上記第２の発明の半導体記憶装置によれば、第1の発明の半導体記憶装置と同様、低電圧動作が実現でき、更にビット線にプリチャージ用のトランジスタを設けることで、ビット線への充電時間が大幅に短縮でき、読み出し動作の高速化を実現できる。

さらに、第２の発明の半導体記憶装置において、チャージ用トランジスタと、プリチャージ用トランジスタと、リセット用トランジスタと、読み出し用トランジスタとは、それぞれＮ型ＭＯＳトランジスタであるように構成してもよい。

このように構成すれば、低電圧動作と読み出し動作の高速化の実現に加え、更にビット線に設けたチャージ用（オフリーク電流の補充用）トランジスタとプリチャージ用のトランジスタを、メモリセルと同じＮ型ＭＯＳトランジスタとすることで、半導体基板上の同一ウエルでトランジスタが配置できるため、ウエル分離のための領域を設けること無くトランジスタを形成でき、またＮ型ＭＯＳトランジスタはＰ型ＭＯＳトランジスタに対しオン電流が大きいため、チャージ用（オフリーク電流の補充用）トランジスタとプリチャージ用のトランジスタの幅を縮小できるため小面積化が実現できる。

第3の発明の半導体記憶装置は、複数のメモリブロックを備え、各々のメモリブロックは、複数のメモリセルをマトリクス状に配置し、マトリクス状に配置したメモリセルに接続される複数のワード線と複数のビット線を有したメモリセルアレイと、各々ビット線に対応して設けられて対応するビット線と電源電位線との間に接続された複数の第1のブロック選択用トランジスタと、各々ビット線に対応して設けられて対応するビット線と電源電位線との間で第1のブロック選択用トランジスタと直列接続されビット線に充電を行うための複数のチャージ用トランジスタとを含むチャージ回路と、各々ビット線に対応して設けられて対応するビット線と電源電位線との間に接続された複数の第２のブロック選択用トランジスタと、各々ビット線に対応して設けられて対応するビット線と電源電位線との間で第２のブロック選択用トランジスタと直列接続されビット線に一定期間の充電を行うための複数のプリチャージ用トランジスタとを含むビット線プリチャージ回路と、各々ビット線に対応して設けられてビット線と接地電位線との間に接続されビット線を接地電位とするための複数のリセット用トランジスタを含むビット線リセット回路と、各々ビット線に対応して設けられて対応するビット線にゲートが接続された複数の読み出し用トランジスタとを含み、読み出し対象のメモリセルに対応するビット線にゲートが接続された読み出し用トランジスタのオンオフ状態に応じた情報をメモリセルに記憶されたデータとして出力端子へ出力する読み出し回路とを備えている。

この第３の発明の半導体記憶装置において、チャージ回路は、第1のブロック選択用トランジスタが電源電位線に接続され、チャージ用トランジスタがビット線に接続されてビット線と電源電位線との間で第１のブロック選択用トランジスタとチャージ用トランジスタとが直列接続されており、第1のブロック選択用トランジスタのゲートをメモリセルアレイのメモリセルが読み出し対象になった場合に選択状態となるブロック選択信号線に接続し、チャージ用トランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、ビット線プリチャージ回路は、第２のブロック選択用トランジスタが電源電位線に接続され、プリチャージ用トランジスタがビット線に接続されてビット線と電源電位線との間で第２のブロック選択用トランジスタとプリチャージ用トランジスタとが直列接続されており、第２のブロック選択用トランジスタのゲートをブロック選択信号線に接続し、プリチャージ用トランジスタのゲートをメモリセルアレイの中で読み出し対象となるメモリセルに対応するビット線を一定期間のみ選択状態とするプリチャージ信号に接続した構成を有し、ビット線リセット回路は、リセット用トランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、読み出し回路は、読み出し用トランジスタを出力端子と接地電位線との間に接続した構成を有してもよい。

また、第3の発明の半導体記憶装置において、チャージ回路は、第1のブロック選択用トランジスタがビット線に接続され、チャージ用トランジスタが電源電位線に接続されてビット線と電源電位線との間で第１のブロック選択用トランジスタとチャージ用トランジスタとが直列接続されており、第1のブロック選択用トランジスタのゲートをメモリセルアレイのメモリセルが読み出し対象になった場合に選択状態となるブロック選択信号線に接続し、チャージ用トランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、ビット線プリチャージ回路は、第２のブロック選択用トランジスタがビット線に接続され、プリチャージ用トランジスタが電源電位線に接続されてビット線と電源電位線との間で第２のブロック選択用トランジスタとプリチャージ用トランジスタとが直列接続されており、第２のブロック選択用トランジスタのゲートをブロック選択信号線に接続し、プリチャージ用トランジスタのゲートをメモリセルアレイの中で読み出し対象となるメモリセルに対応するビット線を一定期間のみ選択状態とするプリチャージ信号に接続した構成を有し、ビット線リセット回路は、リセット用トランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、読み出し回路は、読み出し用トランジスタを出力端子と接地電位線との間に接続した構成を有してもよい。

上記第3の発明の半導体記憶装置によれば、第2の発明の半導体記憶装置と同様に低電圧動作と読み出し動作の高速化を実現でき、更にビット線に設けたチャージ用（オフリーク電流の補充用）トランジスタとプリチャージ用のトランジスタによるビット線への充電をメモリブロック毎に選択的に行うことが可能となり、読み出し対象となるメモリブロック以外ではビット線への充電が行われないため、低消費電力化を実現できる。

第4の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置し、マトリクス状に配置したメモリセルに接続される複数のワード線と複数のビット線を有したメモリセルアレイと、各々ビット線に対応して設けられて対応するビット線と電源電位線との間に並列接続可能に配置されビット線に充電を行うための複数のチャージ用トランジスタ群を含み、それぞれのチャージ用トランジスタ群を構成するトランジスタの中で複数あるいは単一のトランジスタを対応するビット線と電源電位線との間に並列接続し、それ以外のトランジスタのビット線に接続可能な端子を浮遊状態にしたチャージ回路と、各々ビット線に対応して設けられて対応するビット線と電源電位線との間に接続されビット線に一定期間の充電を行うための複数のプリチャージ用トランジスタを含むビット線プリチャージ回路と、各々ビット線に対応して設けられてビット線と接地電位線との間に接続されビット線を接地電位とするための複数のリセット用トランジスタを含むビット線リセット回路と、各々ビット線に対応して設けられて対応するビット線にゲートが接続された複数の読み出し用トランジスタとを含み、読み出し対象のメモリセルに対応するビット線にゲートが接続された読み出し用トランジスタのオンオフ状態に応じた情報をメモリセルに記憶されたデータとして出力端子へ出力する読み出し回路とを備えている。

この第４の発明の半導体記憶装置において、チャージ回路は、チャージ用トランジスタ群を構成するトランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、ビット線プリチャージ回路は、プリチャージ用トランジスタのゲートをメモリセルアレイの中で読み出し対象となるメモリセルに対応するビット線を一定期間のみ選択状態とするプリチャージ信号に接続した構成を有し、ビット線リセット回路は、リセット用トランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、読み出し回路は、読み出し用トランジスタを出力端子と接地電位線との間に接続した構成を有してもよい。

また、第４の発明の半導体記憶装置において、チャージ用トランジスタ群を構成するトランジスタとビット線との接続は、メモリセルにデータを書き込む手段と同一な手段で接続することが好ましい。

上記第4の発明の半導体記憶装置によれば、第2の発明の半導体記憶装置と同様に低電圧動作と読み出し動作の高速化を実現でき、更にビット線にドレインを接続したメモリセル数が多くビット線に生じるオフリーク電流も大きい場合、例えば、ビット線に設けた複数のチャージ用（オフリーク電流の補充用）トランジスタの中から、オン電流が大きいトランジスタをメモリセルのドレインをビット線と接続するマスクと同一のマスクでビット線と接続し、ビット線にドレインを接続したメモリセル数が少なくビット線に生じるオフリーク電流も小さい場合、例えば、ビット線に設けた二つのチャージ用（オフリーク電流の補充用）トランジスタの中からオン電流が小さいトランジスタをメモリセルのドレインをビット線と接続するマスクと同一のマスクでビット線と接続することが可能となり、ビット線に充電される電荷はオフリーク電流によってビット線から放電される電荷に対し過剰に供給されないため、読み出されるメモリセルのドレインがビット線に接続している場合、ビット線プリチャージ回路により充電された電荷の放電時間を短縮でき読み出し動作の高速化を実現できる。

第5の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置し、マトリクス状に配置したメモリセルに接続される複数のワード線と複数のビット線を有したメモリセルアレイと、各々ビット線に対応して設けられて対応するビット線と電源電位線との間に接続されビット線に充電を行うための複数のチャージ用トランジスタを含むチャージ回路と、各々ビット線に接続されプリチャージするビット線を選択するための複数の選択用トランジスタと、各々の選択用トランジスタを介して各々のビット線と電源電位線との間に接続されビット線に一定期間の充電を行うための単一のプリチャージ用トランジスタとを含むビット線プリチャージ回路と、各々ビット線に対応して設けられてビット線と接地電位線との間に接続されビット線を接地電位とするための複数のリセット用トランジスタを含むビット線リセット回路と、各々ビット線に対応して設けられて対応するビット線にゲートが接続された複数の読み出し用トランジスタとを含み、読み出し対象のメモリセルに対応するビット線にゲートが接続された読み出し用トランジスタのオンオフ状態に応じた情報をメモリセルに記憶されたデータとして出力端子へ出力する読み出し回路とを備えている。

この第５の発明の半導体記憶装置において、チャージ回路は、チャージ用トランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、ビット線プリチャージ回路は、選択用トランジスタのゲートをメモリセルアレイの中で読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続し、プリチャージ用トランジスタのゲートをメモリセルアレイのメモリセルが読み出し対象となった場合に一定期間のみ選択状態となるプリチャージ信号に接続した構成を有し、ビット線リセット回路は、リセット用トランジスタのゲートをメモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、読み出し回路は、読み出し用トランジスタを出力端子と接地電位線との間に接続した構成を有してもよい。

上記第5の発明の半導体記憶装置によれば、第2の発明の半導体記憶装置と同様に低電圧動作と読み出し動作の高速化を実現でき、更にプリチャージ用トランジスタを各々のビット線毎に設けることなく複数のビット線に対して1つ設けることにより、プリチャージ用トランジスタのマスクレイアウト領域を大きく確保することが可能となり、トランジスタ幅を大きくすることでオン電流を大幅に増加させ、ビット線へのプリチャージ時間をより短縮でき、読み出し動作の更なる高速化を実現できる。

第1の発明の半導体記憶装置によれば、ビット線に充電のためのチャージ用トランジスタが直接接続され、またビット線と読み出し回路の接続に従来のようにカラムデコータを構成するトランジスタを介することなく、読み出し回路を構成するトランジスタのゲートにビット線が直接接続されているため、ビット線で生じるオフリーク電流の補充において、トランジスタの基板バイアス効果の影響を受けないため、低電圧動作が実現できる。

第２の発明の半導体記憶装置によれば、第1の発明の半導体記憶装置と同様、低電圧動作が実現でき、更にビット線にプリチャージ用のトランジスタを設けることで、ビット線への充電時間が大幅に短縮でき、読み出し動作の高速化を実現できる。さらに、この場合、チャージ用トランジスタと、プリチャージ用トランジスタと、リセット用トランジスタと、読み出し用トランジスタとを、メモリセルと同じＮ型ＭＯＳトランジスタとすることで、半導体基板上の同一ウエルでトランジスタが配置できるため、ウエル分離のための領域を設けること無くトランジスタを形成でき、またＮ型ＭＯＳトランジスタはＰ型ＭＯＳトランジスタに対しオン電流が大きいため、チャージ用（オフリーク電流の補充用）トランジスタとプリチャージ用のトランジスタの幅を縮小できるため小面積化が実現できる。

第3の発明の半導体記憶装置によれば、第2の発明の半導体記憶装置と同様に低電圧動作と読み出し動作の高速化を実現でき、更にビット線に設けたチャージ用（オフリーク電流の補充用）トランジスタとプリチャージ用のトランジスタによるビット線への充電をメモリブロック毎に選択的に行うことが可能となり、読み出し対象となるメモリブロック以外ではビット線への充電が行われないため、低消費電力化を実現できる。

第4の発明の半導体記憶装置によれば、第2の発明の半導体記憶装置と同様に低電圧動作と読み出し動作の高速化を実現でき、更にビット線にドレインを接続したメモリセル数が多くビット線に生じるオフリーク電流も大きい場合、例えば、ビット線に設けた複数のチャージ用（オフリーク電流の補充用）トランジスタの中から、オン電流が大きいトランジスタをメモリセルのドレインをビット線と接続するマスクと同一のマスクでビット線と接続し、ビット線にドレインを接続したメモリセル数が少なくビット線に生じるオフリーク電流も小さい場合、例えば、ビット線に設けた二つのチャージ用（オフリーク電流の補充用）トランジスタの中からオン電流が小さいトランジスタをメモリセルのドレインをビット線と接続するマスクと同一のマスクでビット線と接続することが可能となり、ビット線に充電される電荷はオフリーク電流によってビット線から放電される電荷に対し過剰に供給されないため、読み出されるメモリセルのドレインがビット線に接続している場合、ビット線プリチャージ回路により充電された電荷の放電時間を短縮でき読み出し動作の高速化を実現できる。

第5の発明の半導体記憶装置によれば、第2の発明の半導体記憶装置と同様に低電圧動作と読み出し動作の高速化を実現でき、更にプリチャージ用トランジスタを各々のビット線毎に設けることなく複数のビット線に対して1つ設けることにより、プリチャージ用トランジスタのマスクレイアウト領域を大きく確保することが可能となり、トランジスタ幅を大きくすることでオン電流を大幅に増加させ、ビット線へのプリチャージ時間をより短縮でき、読み出し動作の更なる高速化を実現できる。

以上のように本発明によれば、従来のように複数のトランジスタから構成されるカラムデコーダを用いることなく、ビット線と読み出し回路を接続することで、カラムデコーダを構成するトランジスタに生じる基板バイアス効果による高閾値化の影響を受けることなく、低電源電圧まで安定した読み出し動作が可能な半導体記憶装置を実現できる。また、前述した、一部のトランジスタの閾値電圧のみを製造時に低電圧化する方法や、一部トランジスタのゲート電圧を昇圧することにより基板バイアス効果を低減する方法のように、閾値電圧を低電圧化するための専用の製造工程や、ゲート電圧を昇圧するための大面積の昇圧回路が不要であり、面積の増加およびコストの上昇を抑えることができる。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体記憶装置の構成を示す回路図である。

図１に示す半導体記憶装置は、メモリセルアレイ１、ビット線チャージ回路２、ビット線リセット回路３、読み出し回路４、ビット線プリチャージ回路５から構成されている。
メモリセルアレイ１は前述の従来技術と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。

ビット線チャージ回路２は、Ｐ型ＭＯＳトランジスタＱＰＤｊ（ｊ＝１〜ｎ）から構成されている。Ｐ型ＭＯＳトランジスタＱＰＤｊ（ｊ＝１〜ｎ）のゲートはチャージ選択信号線ＰＤＥＣｊ（ｊ＝１〜ｎ）に各々接続し、ソースを電源電位とし、ドレインはビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続している。

Ｐ型ＭＯＳトランジスタＱＰＤｊ（ｊ＝１〜ｎ）のオン電流はメモリセルＭ（ｉ,ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のオン電流に比べて小さく設定され、且つ同一ビット線上に配置されるメモリセルのオフリーク電流の合計値に比べ同等あるいは同等以上に設定されている。

ビット線リセット回路３は、Ｎ型ＭＯＳトランジスタＱＮＲｊ（ｊ＝１〜ｎ）から構成されている。Ｎ型ＭＯＳトランジスタＱＮＲｊ（ｊ＝１〜ｎ）のゲートはリセット選択信号線ＲＳＴｊ（ｊ＝１〜ｎ）に各々接続し、ソースを接地電位とし、ドレインはビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続している。

読み出し回路４は、Ｐ型ＭＯＳトランジスタＱＰＳ、Ｎ型ＭＯＳトランジスタＱＮＳ、Ｎ型ＭＯＳトランジスタＱＮＢｊ（ｊ＝１〜ｎ）から構成されている。

Ｐ型ＭＯＳトランジスタＱＰＳのゲートは読み出し信号線ＳＥＬに接続し、ソースを電源電位とし、ドレインは出力端子ＭＤＡＴＡに接続している。

Ｎ型ＭＯＳトランジスタＱＮＳのゲートは読み出し信号線ＳＥＬに接続し、ソースを接地電位とし、ドレインは出力端子ＭＤＡＴＡに接続している。

Ｎ型ＭＯＳトランジスタＱＮＢｊ（ｊ＝１〜ｎ）のゲートはビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続し、ソースを接地電位とし、ドレインは出力端子ＭＤＡＴＡに接続している。

ビット線プリチャージ回路５は、Ｐ型ＭＯＳトランジスタＱＰＣｊ（ｊ＝１〜ｎ）から構成されている。Ｐ型ＭＯＳトランジスタＱＰＣｊ（ｊ＝１〜ｎ）のゲートはプリチャージ選択信号線ＰＣＬＫｊ（ｊ＝１〜ｎ）に各々接続し、ソースを電源電位とし、ドレインはビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続している。

以上のように構成された半導体記憶装置について、例えばメモリセルＭ（１,１）のデータを読み出す動作について、図２のタイミング図を用いて説明する。

リセット選択信号線ＲＳＴｊ（ｊ＝１〜ｎ）のうち、ＲＳＴ１を「Ｌ」レベルにＲＳＴ２〜ＲＳＴｎを「Ｈ」レベルに遷移することにより、ビット線リセット回路３を構成するトランジスタのうち、トランジスタＱＮＲ１をオフ状態にし、その他のトランジスタＱＮＲ２〜ＱＮＲｎをオン状態にする。また、チャージ選択信号線ＰＤＥＣｊ（ｊ＝１〜ｎ）のうち、ＰＤＥＣ１を「Ｌ」レベルにＰＤＥＣ２〜ＰＤＥＣｎを「Ｈ」レベルに遷移することにより、ビット線チャージ回路２を構成するトランジスタのうち、トランジスタＱＰＤ１をオン状態にし、その他のトランジスタＱＰＤ２〜ＱＰＤｎをオフ状態にする。また読み出し信号線ＳＥＬを「Ｈ」レベルに遷移させトランジスタＱＮＳをオン状態に、トランジスタＱＰＳをオフ状態にする。更に全てのワード線ＷＬ１〜ＷＬｍを「Ｌ」レベルに遷移させ全てのメモリセルＭ（ｉ,ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）をオフ状態にする。

次にプリチャージ制御信号線ＰＣＬＫ１〜ＰＣＬＫｎのうち、ＰＣＬＫ１を一定期間「Ｌ」レベルに遷移することにより、トランジスタＱＰＣ１はオン状態となりビット線ＢＬ１は充電され「Ｈ」レベルとなり、ＰＣＬＫ２〜ＰＣＬＫｎを「Ｈ」レベルとすることにより、トランジスタＱＰＣ２〜ＱＰＣｎはオフ状態となりビット線ＢＬ２〜ＢＬｎは充電されることなく「Ｌ」レベルとなる。

ビット線ＢＬ１が「Ｈ」レベルになった後、ワード線ＷＬ１を非選択の状態の「Ｌ」レベルから選択状態の「Ｈ」レベルに遷移させ、読み出し信号線ＳＥＬを「Ｌ」レベルに遷移させる。

これによってメモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されている場合は、トランジスタＱＰＣ１によって充電された電荷はメモリセルＭ（１,１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、メモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されてない場合は、トランジスタＱＰＣ１によってビット線に充電された電荷はメモリセルＭ（１,１）により放電されることなくビット線ＢＬ１は「Ｈ」レベルを保持する。またビット線ＢＬ２〜ＢＬｎはトランジスタＱＮＲ２〜ＱＮＲｎがオン状態のため「Ｌ」レベルとなる。

この結果、トランジスタＱＮＢ１〜ＱＮＢｎのうちビット線ＢＬ２〜ＢＬｎが各々ゲートに接続されたトランジスタＱＮＢ２〜ＱＮＢｎはオフ状態となり、ビット線ＢＬ１がゲートに接続されたトランジスタＱＮＢ１は、メモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されてない場合、ビット線ＢＬ１は「Ｈ」レベルとなるためオン状態となり、読み出し信号線ＳＥＬをゲートに接続したトランジスタＱＰＳにより出力端子ＭＤＡＴＡへ充電される電荷はトランジスタＱＮＢ１により放電され、出力端子ＭＤＡＴＡは「Ｌ」レベルとなる。またメモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されている場合、ビット線ＢＬ１は「Ｌ」レベルとなるため、トランジスタＱＮＢ１はオフ状態となり、読み出し信号線ＳＥＬをゲートに接続したトランジスタＱＰＳにより出力端子ＭＤＡＴＡへ充電される電荷はトランジスタＱＮＢ１により放電されることなく、出力端子ＭＤＡＴＡは「Ｈ」レベルとなる。

上記のように本実施形態によれば、ビット線ＢＬｊ（ｊ＝１〜ｎ）と読み出し回路４がカラムデコーダを用いることなく接続できるため、従来のようにカラムデコーダを構成するトランジスタで生じる基板バイアス効果による高閾値化の影響を受けることなく、読み出し動作が可能となり、特に読み出し動作において基板バイアス効果による影響が顕著となり、読み出し不能となる低電圧状態でも、読み出しが可能となる。

本実施形態では、高速にビット線を充電することを目的にビット線プリチャージ回路５を設けているが、高速にビット線を充電する必要がない場合、ビット線プリチャージ回路を設けなくとも同様な効果を得ることができる。

（第２の実施形態）
図３は本発明の第２の実施形態に係る半導体記憶装置の構成を示す回路図である。

図３に示す半導体記憶装置は、メモリセルアレイ１、ビット線リセット回路３、読み出し回路４、ビット線プリチャージ回路６、ビット線チャージ回路７から構成されている。メモリセルアレイ１、ビット線リセット回路３、読み出し回路４は前述の第1の実施形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。

ビット線プリチャージ回路６は、Ｎ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１〜ｎ）から構成されている。Ｎ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１〜ｎ）のゲートはプリチャージ選択信号線ＰＣＬＫｊ（ｊ＝１〜ｎ）に各々接続し、ドレインを電源電位とし、ソースはビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続している。

ビット線チャージ回路７は、Ｎ型ＭＯＳトランジスタＱＮＤｊ（ｊ＝１〜ｎ）から構成されている。Ｎ型ＭＯＳトランジスタＱＮＤｊ（ｊ＝１〜ｎ）のゲートはチャージ選択信号ＰＤＥＣｊ（ｊ＝１〜ｎ）に各々接続し、ドレインを電源電位とし、ソースはビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続している。

Ｎ型ＭＯＳトランジスタＱＮＤｊ（ｊ＝１〜ｎ）のオン電流はメモリセルＭ（ｉ,ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のオン電流に比べて小さく設定され、且つ同一ビット線上に配置されるメモリセルのオフリーク電流の合計値に比べ同等あるいは同等以上に設定されている。

以上のように構成された半導体記憶装置について、例えばメモリセルＭ（１,１）のデータを読み出す動作について、図４のタイミング図を用いて説明する。

リセット選択信号ＲＳＴｊ（ｊ＝１〜ｎ）のうち、ＲＳＴ１を「Ｌ」レベルにＲＳＴ２〜ＲＳＴｎを「Ｈ」レベルに遷移することにより、ビット線リセット回路３を構成するトランジスタのうち、トランジスタＱＮＲ１をオフ状態にし、その他のトランジスタＱＮＲ２〜ＱＮＲｎをオン状態にする。また、チャージ選択信号線ＰＤＥＣｊ（ｊ＝１〜ｎ）のうち、ＰＤＥＣ１を「Ｈ」レベルにＰＤＥＣ２〜ＰＤＥＣｎを「Ｌ」レベルに遷移することにより、ビット線チャージ回路７を構成するトランジスタのうち、トランジスタＱＮＤ１をオン状態にし、その他のトランジスタＱＮＤ２〜ＱＮＤｎをオフ状態にする。また読み出し信号線ＳＥＬを「Ｈ」レベルに遷移させトランジスタＱＮＳをオン状態に、トランジスタＱＰＳをオフ状態にする。更に全てのワード線ＷＬ１〜ＷＬｍを「Ｌ」レベルに遷移させ全てのメモリセルＭ（ｉ,ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）をオフ状態にする。

次にプリチャージ制御信号線ＰＣＬＫ１〜ＰＣＬＫｎのうち、ＰＣＬＫ１を一定期間「Ｈ」レベルに遷移することにより、トランジスタＱＮＣ１はオン状態となりビット線ＢＬ１は充電され「Ｈ」レベルとなり、ＰＣＬＫ２〜ＰＣＬＫｎを「Ｌ」レベルにすることにより、トランジスタＱＮＣ２〜ＱＮＣｎはオフ状態となりビット線ＢＬ２〜ＢＬｎは充電されることなく「Ｌ」レベルとなる。

これによってメモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されている場合は、トランジスタＱＮＣ１によって充電された電荷はメモリセルＭ（１,１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、メモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されてない場合は、トランジスタＱＮＣ１によってビット線に充電された電荷はメモリセルＭ（１,１）により放電されることなくビット線ＢＬ１は「Ｈ」レベルを保持する。またビット線ＢＬ２〜ＢＬｎはトランジスタＱＮＲ２〜ＱＮＲｎがオン状態のため「Ｌ」レベルとなる。

上記のように本実施形態によれば、第１の実施形態と同様に低電圧状態においても読み出し動作が可能となり、第１の実施形態と同様の効果が得られる。

更に、メモリセルアレイ１、ビット線チャージ回路７、ビット線プリチャージ回路６、ビット線リセット回路３をＮ型ＭＯＳトランジスタのみで構成することで、半導体基板上の同一ウエルにそれらの各回路を配置できるため、ウエル分離のための領域を設けることが無く、またＮ型ＭＯＳトランジスタはＰ型ＭＯＳトランジスタに対しオン電流が大きいため、ビット線チャージ回路７とビット線プリチャージ回路６を構成するトランジスタ幅の縮小も可能となるため小面積化が可能となる。

本実施形態では、高速にビット線を充電することを目的にビット線プリチャージ回路６を設けているが、高速にビット線を充電する必要がない場合、ビット線プリチャージ回路を設けなくとも同様な効果を得ることができる。

（第３の実施形態）
図５及び図６は本発明の第４の実施形態に係る半導体記憶装置の構成を示す回路図である。

本実施形態の半導体記憶装置は、図６に示すように、メモリブロック１０、メモリブロック１１、出力選択回路１２から構成されている。

メモリブロック１０、１１の各々は、図５に示すように、メモリセルアレイ１、ビット線リセット回路３、読み出し回路４、ビット線プリチャージ回路８、ビット線チャージ回路９から構成されている。メモリセルアレイ１、ビット線リセット回路３、読み出し回路４は前述の第1の実施形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。

ビット線プリチャージ回路８は、Ｐ型ＭＯＳトランジスタＱＰＵｊ（ｊ＝１〜ｎ）、Ｎ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１〜ｎ）から構成されている。

Ｐ型ＭＯＳトランジスタＱＰＵｊ（ｊ＝１〜ｎ）のゲートはブロック選択信号線ＰＳＥＬに接続し、ソースを電源電位とし、ドレインはＮ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１〜ｎ）のドレインに各々接続している。

Ｎ型ＭＯＳトランジスタＱＮＣｊ（ｊ＝１〜ｎ）のゲートはプリチャージ選択信号線ＰＣＬＫｊ（ｊ＝１〜ｎ）に各々接続し、ソースをビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続し、ドレインをＰ型ＭＯＳトランジスタＱＰＵｊ（ｊ＝１〜ｎ）のドレインに各々接続している。

ビット線チャージ回路９は、Ｐ型ＭＯＳトランジスタＱＰＢｊ（ｊ＝１〜ｎ）、Ｎ型ＭＯＳトランジスタＱＮＤｊ（ｊ＝１〜ｎ）から構成されている。

Ｐ型ＭＯＳトランジスタＱＰＢｊ（ｊ＝１〜ｎ）のゲートはブロック選択信号線ＰＳＥＬに接続し、ソースを電源電位とし、ドレインはＮ型ＭＯＳトランジスタＱＮＤｊ（ｊ＝１〜ｎ）のドレインに各々接続している。

Ｎ型ＭＯＳトランジスタＱＮＤｊ（ｊ＝１〜ｎ）のゲートはチャージ選択信号線ＰＤＥＣｊ（ｊ＝１〜ｎ）に各々接続し、ソースをビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続し、ドレインをＰ型ＭＯＳトランジスタＱＰＢｊ（ｊ＝１〜ｎ）のドレインに各々接続している。

電源電位とビット線ＢＬｊ（ｊ＝１〜ｎ）の間に、各々直列に接続されたＰ型ＭＯＳトランジスタＱＰＢｊ（ｊ＝１〜ｎ）とＮ型ＭＯＳトランジスタＱＮＤｊ（ｊ＝１〜ｎ）を介して流れる電流はメモリセルＭ（ｉ,ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のオン電流に比べて小さく設定され、且つ同一ビット線上に配置されるメモリセルのオフリーク電流の合計値に比べ同等あるいは同等以上に設定されている。

上記のように各メモリブロック１０、１１は構成されている。

そして図６に示すように、メモリブロック１０において、読み出し信号線ＳＥＬは読み出し信号端子ＴＳＥＬＮに接続し、ワード線ＷＬｉ（ｉ＝１〜ｍ）はワード線端子ＴＷＬｉ（ｉ＝１〜ｍ）に接続し、プリチャージ選択信号線ＰＣＬＫｊ（ｊ＝１〜ｎ）はプリチャージ選択信号端子ＴＰＣＬＫｊ（ｊ＝１〜ｎ）に接続し、チャージ選択信号線ＰＤＥＣｊ（ｊ＝１〜ｎ）はチャージ選択信号端子ＴＰＤＥＣｊ（ｊ＝１〜ｎ）に接続し、リセット選択信号線ＲＳＴｊ（ｊ＝１〜ｎ）はリセット選択信号端子ＴＲＳＴｊ（ｊ＝１〜ｎ）に接続し、ブロック選択信号線ＰＳＥＬはブロック選択信号端子ＴＰＳＥＬＮに接続し、出力端子ＭＤＡＴＡは出力信号線ＭＤＡＴＡＬに接続している。

メモリブロック１１において、読み出し信号線ＳＥＬは読み出し信号端子ＴＳＥＬＰに接続し、ワード線ＷＬｉ（ｉ＝１〜ｍ）はワード線端子ＴＷＬｉ（ｉ＝１〜ｍ）に接続し、プリチャージ選択信号線ＰＣＬＫｊ（ｊ＝１〜ｎ）はプリチャージ選択信号端子ＴＰＣＬＫｊ（ｊ＝１〜ｎ）に接続し、チャージ選択信号線ＰＤＥＣｊ（ｊ＝１〜ｎ）はチャージ選択信号端子ＴＰＤＥＣｊ（ｊ＝１〜ｎ）に接続し、リセット選択信号線ＲＳＴｊ（ｊ＝１〜ｎ）はリセット選択信号端子ＴＲＳＴｊ（ｊ＝１〜ｎ）に接続し、ブロック選択信号線ＰＳＥＬはブロック選択信号端子ＴＰＳＥＬＰに接続し、出力端子ＭＤＡＴＡは出力信号線ＭＤＡＴＡＲに接続している。

出力選択回路１２は、ＮＯＲ論理回路ＮＯＲ、インバータ回路ＩＮＶから構成されている。

ＮＯＲ論理回路ＮＯＲの一方の入力は出力信号線ＭＤＡＴＡＬに接続し、もう一方の入力は出力信号線ＭＤＡＴＡＲに接続し、出力はインバータ回路ＩＮＶの入力に接続している。

インバータ回路ＩＮＶの入力はＮＯＲ論理回路ＮＯＲの出力に接続し、出力は出力端子ＴＤＡＴＡに接続している。

以上のように構成された半導体記憶装置について、例えばメモリブロック１０内のメモリセルＭ（１,１）のデータを読み出す動作について、図７のタイミング図を用いて説明する。

リセット選択信号端子ＴＲＳＴｊ（ｊ＝１〜ｎ）のうち、ＴＲＳＴ１を「Ｌ」レベルにＴＲＳＴ２〜ＴＲＳＴｎを「Ｈ」レベルに遷移することにより、メモリブロック１０及びメモリブロック１１におけるリセット選択信号線ＲＳＴｊ（ｊ＝１〜ｎ）のうち、ＲＳＴ１は「Ｌ」レベルにＲＳＴ２〜ＲＳＴｎは「Ｈ」レベルに遷移し、ビット線リセット回路３を構成するトランジスタのうち、トランジスタＱＮＲ１をオフ状態にし、その他のトランジスタＱＮＲ２〜ＱＮＲｎをオン状態にする。

またチャージ選択信号端子ＴＰＤＥＣｊ（ｊ＝１〜ｎ）のうち、ＴＰＤＥＣ１を「Ｈ」レベルにＴＰＤＥＣ２〜ＴＰＤＥＣｎを「Ｌ」レベルに遷移することにより、メモリブロック１０及びメモリブロック１１におけるチャージ選択信号線ＰＤＥＣ１は「Ｈ」レベルにＰＤＥＣ２〜ＰＤＥＣｎは「Ｌ」レベルに遷移し、ビット線チャージ回路９を構成するトランジスタのうち、トランジスタＱＮＤ１をオン状態にし、その他のトランジスタＱＮＤ２〜ＱＮＤｎをオフ状態にする。

読み出し信号端子ＴＳＥＬＮとＴＳＥＬＰを「Ｈ」レベルに遷移することで、メモリブロック１０とメモリブロック１１の読み出し信号線ＳＥＬは「Ｈ」レベルに遷移し、メモリブロック１０とメモリブロック１１において、トランジスタＱＮＳはオン状態に、トランジスタＱＰＳはオフ状態になる。

またブロック選択信号端子ＴＰＳＥＬＮを「Ｌ」レベルに遷移することで、メモリブロック１０のブロック選択信号線ＰＳＥＬは「Ｌ」レベルになり、ビット線プリチャージ回路８を構成するトランジスタＱＰＵ１〜ＱＰＵｎとビット線チャージ回路９を構成するトランジスタＱＰＢ１〜ＱＰＢｎはオン状態となり、ブロック選択信号端子ＴＰＳＥＬＰを「Ｈ」レベルに遷移することで、メモリブロック１１のブロック選択信号線ＰＳＥＬは「Ｈ」レベルになり、ビット線プリチャージ回路８を構成するトランジスタＱＰＵ１〜ＱＰＵｎとビット線チャージ回路９を構成するトランジスタＱＰＢ１〜ＱＰＢｎはオフ状態となる。

更に全てのワード線端子ＴＷＬ１〜ＴＷＬｍを「Ｌ」レベルに遷移することにより、メモリブロック１０及びメモリブロック１１のワード線ＷＬ１〜ＷＬｍを「Ｌ」レベルに遷移させて、全てのメモリセルＭ（ｉ,ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）をオフ状態にする。

次にプリチャージ制御信号端子ＴＰＣＬＫ１〜ＴＰＣＬＫｎのうち、ＴＰＣＬＫ１を一定期間「Ｈ」レベルに遷移することにより、メモリブロック１０及びメモリブロック１１のプリチャージ制御信号線ＰＣＬＫ１は一定期間「Ｈ」レベルとなりトランジスタＱＮＣ１は一定期間オン状態となり、ＴＰＣＬＫ２〜ＴＰＣＬＫｎが「Ｌ」レベルでプリチャージ制御信号線ＰＣＬＫ２〜ＰＣＬＫｎを「Ｌ」レベルにすることにより、トランジスタＱＮＣ２〜ＱＮＣｎはオフ状態となる。これにより、メモリブロック１０において、ビット線ＢＬ１は充電され「Ｈ」レベルとなり、ビット線ＢＬ２〜ＢＬｎは充電されることなく「Ｌ」レベルとなる。またメモリセル１１において、ビット線ＢＬ１は充電されることなく浮遊状態となり、ビット線ＢＬ２〜ＢＬｎは充電されることなく「Ｌ」レベルとなる。

メモリブロック１０においてビット線ＢＬ１が「Ｈ」レベルになった後、ワード線端子ＴＷＬ１を非選択の状態の「Ｌ」レベルから選択状態の「Ｈ」レベルに遷移させ、読み出し信号端子ＴＳＥＬＮを「Ｌ」レベルに遷移（メモリブロック１０の読み出し信号線ＳＥＬを「Ｌ」レベルに遷移）させる。

これによってメモリブロック１０のメモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されている場合は、トランジスタＱＰＵ１とＱＮＣ１によって充電された電荷はメモリセルＭ（１,１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、メモリブロック１０のメモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されてない場合は、トランジスタＱＰＵ１とＱＮＣ１によってビット線に充電された電荷はメモリセルＭ（１,１）により放電されることなくビット線ＢＬ１は「Ｈ」レベルを保持する。またメモリセルブロック１０のビット線ＢＬ２〜ＢＬｎはトランジスタＱＮＲ２〜ＱＮＲｎがオン状態のため「Ｌ」レベルとなる。

この結果、メモリブロック１０において、読み出し回路４内のトランジスタＱＮＢ１〜ＱＮＢｎのうちビット線ＢＬ２〜ＢＬｎが各々ゲートに接続されたトランジスタＱＮＢ２〜ＱＮＢｎはオフ状態となり、ビット線ＢＬ１がゲートに接続されたトランジスタＱＮＢ１は、メモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されてない場合、ビット線ＢＬ１は「Ｈ」レベルとなるためオン状態となり、読み出し信号線ＳＥＬをゲートに接続したトランジスタＱＰＳにより出力端子ＭＤＡＴＡへ充電される電荷はトランジスタＱＮＢ１により放電され、出力端子ＭＤＡＴＡと接続した出力信号線ＭＤＡＴＡＬは「Ｌ」レベルとなる。またメモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されている場合、ビット線ＢＬ１は「Ｌ」レベルとなり、読み出し信号線ＳＥＬをゲートに接続したトランジスタＱＰＳにより出力端子ＭＤＡＴＡへ充電される電荷はトランジスタＱＮＢ１により放電されることなく、出力端子ＭＤＡＴＡに接続した出力信号線ＭＤＡＴＡＬは「Ｈ」レベルとなる。

また、メモリブロック１１については、読み出し信号端子ＴＳＥＬＰが「Ｈ」レベルで、読み出し信号線ＳＥＬが「Ｈ」であり、出力端子ＭＤＡＴＡおよびそれと接続した出力信号線ＭＤＡＴＡＲは「Ｌ」レベルである。

以上によって、出力選択回路１２内のＮＯＲ論理回路ＮＯＲはメモリセルブロック１０のメモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されてない場合、インバータ回路ＩＮＶに「Ｈ」レベルを入力しインバータＩＮＶは出力端子ＴＤＡＴＡに「Ｌ」レベルを出力し、メモリセルブロック１０のメモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されている場合、インバータ回路ＩＮＶに「Ｌ」レベルを入力しインバータＩＮＶは出力端子ＴＤＡＴＡに「Ｈ」レベルを出力する。

更に、メモリブロック毎にビット線チャージ回路９とビット線プリチャージ回路８を制御することにより、ビット線への充電をメモリブロック毎に選択的に行うことができ、読み出し対象以外のメモリブロックではビット線への充電を停止することができるため、低消費電力化が可能となる。

本実施形態では、ビット線チャージ回路９及びビット線プリチャージ回路８をＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタで構成したが、Ｐ型ＭＯＳトランジスタのみ、あるいはＮ型ＭＯＳトランジスタのみでも同様な効果が得られる。

また、本実施形態では、ビット線チャージ回路９において、ゲートをブロック選択信号線ＰＳＥＬに接続したトランジスタＱＰＢｊ（ｊ＝１〜ｎ）を電源電位側に、ゲートをチャージ選択信号線ＰＤＥＣｊ（ｊ＝１〜ｎ）に接続したトランジスタＱＮＤｊ（ｊ＝１〜ｎ）をビット線側にして接続しているが、トランジスタＱＰＢｊ（ｊ＝１〜ｎ）がビット線側、トランジスタＱＮＤｊ（ｊ＝１〜ｎ）が電源電位側となるように配置を入れ換えても同様の効果が得られる。また、同様に、ビット線プリチャージ回路８においても、電源電位とビット線間で、ゲートをブロック選択信号線ＰＳＥＬに接続したトランジスタＱＰＵｊ（ｊ＝１〜ｎ）と、ゲートをプリチャージ選択信号線ＰＣＬＫｊ（ｊ＝１〜ｎ）に接続したトランジスタＱＮＣｊ（ｊ＝１〜ｎ）とを入れ換えて配置しても同様の効果が得られる。

（第４の実施形態）
図８は本発明の第４の実施形態に係る半導体記憶装置の構成を示す回路図である。

図８に示す半導体記憶装置は、メモリセルアレイ１、ビット線リセット回路３、読み出し回路４、ビット線プリチャージ回路６、ビット線チャージ回路１３から構成されている。メモリセルアレイ１、ビット線リセット回路３、読み出し回路４、ビット線プリチャージ回路６は前述の第２の実施形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。

ビット線チャージ回路１３は、Ｎ型ＭＯＳトランジスタＱＮＤＡｊ（ｊ＝１〜ｎ）、Ｎ型ＭＯＳトランジスタＱＮＤＢｊ（ｊ＝１〜ｎ）から構成されている。

Ｎ型ＭＯＳトランジスタＱＮＤＡｊ（ｊ＝１〜ｎ）とＱＮＤＢｊ（ｊ＝１〜ｎ）において、ゲートはチャージ選択信号線ＰＤＥＣｊ（ｊ＝１〜ｎ）に各々接続し、ドレインを電源電位としている。また、Ｎ型ＭＯＳトランジスタＱＮＤＡｊ（ｊ＝１〜ｎ）とＱＮＤＢｊ（ｊ＝１〜ｎ）のソースは、いずれか一方をビット線ＢＬｊ（ｊ＝１〜ｎ）に接続し、もう一方は浮遊状態となるよう設定されている。このＮ型ＭＯＳトランジスタＱＮＤＡｊ（ｊ＝１〜ｎ）とＱＮＤＢｊ（ｊ＝１〜ｎ）とはオン電流の大きさを異ならせており、いずれか一方が大きく、他方が小さくなるように構成している。

Ｎ型ＭＯＳトランジスタＱＮＤＡｊ（ｊ＝１〜ｎ）及びＮ型ＭＯＳトランジスタＱＮＤＢｊ（ｊ＝１〜ｎ）のオン電流はメモリセルＭ（ｉ,ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のオン電流に比べて小さく設定され、且つ同一ビット線上に配置されるメモリセルのオフリーク電流の合計値に比べ同等あるいは同等以上に設定されている。

以上のように構成された半導体記憶装置について、例えばメモリセルＭ（１,１）のデータを読み出す動作について、図９のタイミング図を用いて説明する。

リセット選択信号ＲＳＴｊ（ｊ＝１〜ｎ）のうち、ＲＳＴ１を「Ｌ」レベルにＲＳＴ２〜ＲＳＴｎを「Ｈ」レベルに遷移することにより、ビット線リセット回路３を構成するトランジスタのうち、トランジスタＱＮＲ１をオフ状態にし、その他のトランジスタＱＮＲ２〜ＱＮＲｎをオン状態にする。また、チャージ選択信号線ＰＤＥＣｊ（ｊ＝１〜ｎ）のうち、ＰＤＥＣ１を「Ｈ」レベルにＰＤＥＣ２〜ＰＤＥＣｎを「Ｌ」レベルに遷移することにより、ビット線チャージ回路１３を構成するトランジスタのうち、トランジスタＱＮＤＡ１とＱＮＤＢ１をオン状態にし、その他のトランジスタＱＮＤＡ２〜ＱＮＤＡｎとＱＮＤＢ２〜ＱＮＤＢｎをオフ状態にする。また読み出し信号線ＳＥＬを「Ｈ」レベルに遷移させトランジスタＱＮＳをオン状態に、トランジスタＱＰＳをオフ状態にする。更に全てのワード線ＷＬ１〜ＷＬｍを「Ｌ」レベルに遷移させ全てのメモリセルＭ（ｉ,ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）をオフ状態にする。

次にプリチャージ制御信号線ＰＣＬＫ１〜ＰＣＬＫｎのうち、ＰＣＬＫ１を一定期間「Ｈ」レベルに遷移することにより、トランジスタＱＮＣ１はオン状態となりビット線ＢＬ１は充電され「Ｈ」レベルとなり、ＰＣＬＫ２〜ＰＣＬＫｎを「Ｌ」レベルに遷移させることにより、トランジスタＱＮＣ２〜ＱＮＣｎはオフ状態となりビット線ＢＬ２〜ＢＬｎは充電されることなく「Ｌ」レベルとなる。

この結果、トランジスタＱＮＢ１〜ＱＮＢｎのうちビット線ＢＬ２〜ＢＬｎが各々ゲートに接続されたトランジスタＱＮＢ２〜ＱＮＢｎはオフ状態となり、ビット線ＢＬ１がゲートに接続されたトランジスタＱＮＢ１は、メモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されてない場合、ビット線ＢＬ１は「Ｈ」レベルとなるためオン状態となり、読み出し信号線ＳＥＬをゲートに接続したトランジスタＱＰＳにより出力端子ＭＤＡＴＡへ充電される電荷はトランジスタＱＮＢ１により放電され、出力端子ＭＤＡＴＡは「Ｌ」レベルとなる。またメモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されている場合、ビット線ＢＬ１は「Ｌ」レベルとなるためトランジスタＱＮＢ１はオフ状態となり、読み出し信号線ＳＥＬをゲートに接続したトランジスタＱＰＳにより出力端子ＭＤＡＴＡへ充電される電荷はトランジスタＱＮＢ１により放電されることなく、出力端子ＭＤＡＴＡは「Ｈ」レベルとなる。

上記のように本実施形態によれば、第２の実施形態と同様に低電圧状態においても読み出し動作が可能となり、第２の実施形態と同様の効果が得られる。

更に、同一ビット線上でドレインを接続したメモリセル数が多い場合にはビット線に生じるオフリーク電流も大きくなるため、ビット線チャージ回路１３において一本のビット線に対し二つ設けたトランジスタＱＮＤＡｊ、ＱＮＤＢｊ（ｊ＝１〜ｎ）の中からオン電流が大きい方のトランジスタを、メモリセルのドレインをビット線と接続するマスクと同一のマスクでビット線と接続し、また同一ビット線上にドレインを接続したメモリセル数が少ない場合にはビット線に生じるオフリーク電流も小さくなるため、ビット線チャージ回路１３において一本のビット線に対し二つ設けたトランジスタＱＮＤＡｊ、ＱＮＤＢｊ（ｊ＝１〜ｎ）の中からオン電流が小さい方のトランジスタを、メモリセルのドレインをビット線と接続するマスクと同一のマスクでビット線と接続することが可能となり、ビット線チャージ回路１３によりビット線へ充電される電荷はオフリーク電流によってビット線から放電される電荷に対し過剰に供給されなくなるため、読み出されるメモリセルのドレインがビット線に接続している場合、放電する電荷量を削減できるため、放電時間を短縮でき読み出し動作の高速化が可能となる。

本実施形態では、ビット線チャージ回路１３をＮ型ＭＯＳトランジスタで構成しているがＰ型ＭＯＳトランジスタでも同様な効果が得られる。また本実施形態では、一本のビット線に対し、ビット線チャージ回路１３を構成するトランジスタＱＮＤＡｊ、ＱＮＤＢｊ（ｊ＝１〜ｎ）の中で何れか1つのトランジスタをビット線に接続しているが、ビット線に生じるオフリーク電流に対応してビット線チャージ回路１３を構成する複数のトランジスタを接続することでも同様な効果が得られる。

（第５の実施形態）
図１０は本発明の第５の実施形態に係る半導体記憶装置の構成を示す回路図である。
図１０に示す半導体記憶装置は、メモリセルアレイ１、ビット線リセット回路３、読み出し回路４、ビット線チャージ回路７、ビット線プリチャージ回路１４から構成されている。メモリセルアレイ１、ビット線リセット回路３、読み出し回路４、ビット線チャージ回路７は前述の第２の実施形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。

ビット線プリチャージ回路１４は、Ｎ型ＭＯＳトランジスタＱＮＣＰｊ（ｊ＝１〜ｎ）、Ｐ型ＭＯＳトランジスタＱＰＰから構成されている。

Ｎ型ＭＯＳトランジスタＱＮＣＰｊ（ｊ＝１〜ｎ）のゲートはプリチャージ選択信号線ＤＰＣＬＫｊ（ｊ＝１〜ｎ）に各々接続し、ソースをビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続し、ドレインはＰ型ＭＯＳトランジスタＱＰＰのドレインに接続している。

Ｐ型ＭＯＳトランジスタＱＰＰのゲートはプリチャージ信号線ＰＣＬＫに接続し、ソースを電源電位とし、ドレインをＮ型ＭＯＳトランジスタＱＮＣＰｊ（ｊ＝１〜ｎ）のドレインに接続している。

以上のように構成された半導体記憶装置について、例えばメモリセルＭ（１,１）のデータを読み出す動作について、図１１のタイミング図を用いて説明する。

次にプリチャージ選択信号線ＤＰＣＬＫ１〜ＤＰＣＬＫｎのうち、ＤＰＣＬＫ１を「Ｈ」レベルに遷移し、ＤＰＣＬＫ２〜ＤＰＣＬＫｎを「Ｌ」に遷移することにより、ビット線プリチャージ回路１４を構成するトランジスタＱＮＣＰ１をオン状態に、トランジスタＱＮＣＰ２〜ＱＮＣＰｎをオフ状態にする。またプリチャージ信号線ＰＣＬＫを一定期間「Ｌ」レベルに遷移することにより、トランジスタＱＰＰはオン状態となりビット線ＢＬ１はオン状態のトランジスタＱＮＣＰ１を介し充電され「Ｈ」レベルとなり、トランジスタＱＮＣＰ２〜ＱＮＣＰｎはオフ状態でありビット線ＢＬ２〜ＢＬｎは充電されることなく「Ｌ」レベルとなる。

これによってメモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されている場合は、トランジスタＱＰＰによって充電された電荷はメモリセルＭ（１,１）により放電されビット線ＢＬ１は「Ｌ」レベルとなり、メモリセルＭ（１,１）のドレインがビット線ＢＬ１に接続されてない場合は、トランジスタＱＰＰによってビット線に充電された電荷はメモリセルＭ（１,１）により放電されることなくビット線ＢＬ１は「Ｈ」レベルを保持する。またビット線ＢＬ２〜ＢＬｎはトランジスタＱＮＲ２〜ＱＮＲｎがオン状態のため「Ｌ」レベルとなる。

更にビット線をプリチャージするためのトランジスタＱＰＰを各々のビット線毎に設けることなく複数のビット線に対して単一のトランジスタを設けることにより、ビット線をプリチャージするためのトランジスタＱＰＰのマスクレイアウト領域を大きく確保することが可能となることで、ビット線をプリチャージするためのトランジスタＱＰＰのオン電流を大幅に増加させることが可能となり、ビット線へのプリチャージ時間をより短縮でき、読み出し動作の更なる高速化が可能となる。

本実施形態では、ビット線プリチャージ回路１４の中で各々のビット線にソースを接続したビット線選択用のトランジスタＱＮＣＰｊ（ｊ＝１〜ｎ）はＮ型ＭＯＳトランジスタで構成され、ドレインを電源電位としたプリチャージ用のトランジスタＱＰＰをＰ型ＭＯＳトランジスタで構成しているが、各々Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタで構成しても同等な効果が得られる。

本発明に係る半導体記憶装置は、メモリセルで生じるオフリーク電流分の電荷補充用のトランジスタと読み出し回路を、基板バイアス効果のあるカラムデコーダを構成するトランジスタを介してビット線に接続することなく、メモリセルで生じるオフリーク電流分の電荷補充用のトランジスタと読み出し回路を直接ビット線と接続する手法を有し、基板バイアス効果による閾値上昇の影響が顕著となる低電圧領域でメモリセルデータの読み出し限界をより低電圧化する回路技術等として有用である。

本発明の第１の実施形態に係る半導体記憶装置の構成を示す図である。本発明の第１の実施形態に係る半導体記憶装置の動作を示すタイミング図である。本発明の第２の実施形態に係る半導体記憶装置の構成を示す図である。本発明の第２の実施形態に係る半導体記憶装置の動作を示すタイミング図である。本発明の第３の実施形態に係る半導体記憶装置の構成を示す図である。本発明の第３の実施形態に係る半導体記憶装置の構成を示す図である。本発明の第３の実施形態に係る半導体記憶装置の動作を示すタイミング図である。本発明の第４の実施形態に係る半導体記憶装置の構成を示す図である。本発明の第４の実施形態に係る半導体記憶装置の動作を示すタイミング図である。本発明の第５の実施形態に係る半導体記憶装置の構成を示す図である。本発明の第５の実施形態に係る半導体記憶装置の動作を示すタイミング図である。従来の半導体記憶装置の構成を示す図である。従来の半導体記憶装置の動作を示すタイミング図である。

符号の説明

１メモリセルアレイ
２、７、９、１３ビット線チャージ回路
３ビット線リセット回路
４、１６読み出し回路
５、６、８、１４ビット線プリチャージ回路
１０、１１メモリブロック
１２出力選択回路
１５カラムデコーダ

Claims

複数のメモリセルをマトリクス状に配置し、前記マトリクス状に配置したメモリセルに接続される複数のワード線と複数のビット線を有したメモリセルアレイと、
各々前記ビット線に対応して設けられて対応する前記ビット線と電源電位線との間に接続され前記ビット線に充電を行うための複数のチャージ用トランジスタを含むチャージ回路と、
各々前記ビット線に対応して設けられて前記ビット線と接地電位線との間に接続され前記ビット線を接地電位とするための複数のリセット用トランジスタを含むビット線リセット回路と、
各々前記ビット線に対応して設けられて対応する前記ビット線にゲートが接続された複数の読み出し用トランジスタとを含み、読み出し対象の前記メモリセルに対応するビット線にゲートが接続された前記読み出し用トランジスタのオンオフ状態に応じた情報を前記メモリセルに記憶されたデータとして出力端子へ出力する読み出し回路とを備えた半導体記憶装置。
前記チャージ回路は、前記チャージ用トランジスタのゲートを前記メモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、前記ビット線リセット回路は、前記リセット用トランジスタのゲートを前記メモリセルアレイの中から読み出し対象となる前記メモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、前記読み出し回路は、前記読み出し用トランジスタを前記出力端子と接地電位線との間に接続した構成を有することを特徴とする請求項１記載の半導体記憶装置。
複数のメモリセルをマトリクス状に配置し、前記マトリクス状に配置したメモリセルに接続される複数のワード線と複数のビット線を有したメモリセルアレイと、
各々前記ビット線に対応して設けられて対応する前記ビット線と電源電位線との間に接続され前記ビット線に充電を行うための複数のチャージ用トランジスタを含むチャージ回路と、
各々前記ビット線に対応して設けられて対応する前記ビット線と電源電位線との間に接続され前記ビット線に一定期間の充電を行うための複数のプリチャージ用トランジスタを含むビット線プリチャージ回路と、
各々前記ビット線に対応して設けられて前記ビット線と接地電位線との間に接続され前記ビット線を接地電位とするための複数のリセット用トランジスタを含むビット線リセット回路と、
各々前記ビット線に対応して設けられて対応する前記ビット線にゲートが接続された複数の読み出し用トランジスタとを含み、読み出し対象の前記メモリセルに対応するビット線にゲートが接続された前記読み出し用トランジスタのオンオフ状態に応じた情報を前記メモリセルに記憶されたデータとして出力端子へ出力する読み出し回路とを備えた半導体記憶装置。
前記チャージ回路は、前記チャージ用トランジスタのゲートを前記メモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、前記ビット線プリチャージ回路は、前記プリチャージ用トランジスタのゲートを前記メモリセルアレイの中で読み出し対象となるメモリセルに対応するビット線を一定期間のみ選択状態とするプリチャージ信号に接続した構成を有し、前記ビット線リセット回路は、前記リセット用トランジスタのゲートを前記メモリセルアレイの中から読み出し対象となる前記メモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、前記読み出し回路は、前記読み出し用トランジスタを前記出力端子と接地電位線との間に接続した構成を有することを特徴とする請求項３記載の半導体記憶装置。
前記チャージ用トランジスタと、前記プリチャージ用トランジスタと、前記リセット用トランジスタと、前記読み出し用トランジスタとは、それぞれＮ型ＭＯＳトランジスタであることを特徴とする請求項３または４記載の半導体記憶装置。
複数のメモリブロックを備え、
各々の前記メモリブロックは、
複数のメモリセルをマトリクス状に配置し、前記マトリクス状に配置したメモリセルに接続される複数のワード線と複数のビット線を有したメモリセルアレイと、
各々前記ビット線に対応して設けられて対応する前記ビット線と電源電位線との間に接続された複数の第1のブロック選択用トランジスタと、各々前記ビット線に対応して設けられて対応する前記ビット線と電源電位線との間で前記第1のブロック選択用トランジスタと直列接続され前記ビット線に充電を行うための複数のチャージ用トランジスタとを含むチャージ回路と、
各々前記ビット線に対応して設けられて対応する前記ビット線と電源電位線との間に接続された複数の第２のブロック選択用トランジスタと、各々前記ビット線に対応して設けられて対応する前記ビット線と電源電位線との間で前記第２のブロック選択用トランジスタと直列接続され前記ビット線に一定期間の充電を行うための複数のプリチャージ用トランジスタとを含むビット線プリチャージ回路と、
各々前記ビット線に対応して設けられて前記ビット線と接地電位線との間に接続され前記ビット線を接地電位とするための複数のリセット用トランジスタを含むビット線リセット回路と、
各々前記ビット線に対応して設けられて対応する前記ビット線にゲートが接続された複数の読み出し用トランジスタとを含み、読み出し対象の前記メモリセルに対応するビット線にゲートが接続された前記読み出し用トランジスタのオンオフ状態に応じた情報を前記メモリセルに記憶されたデータとして出力端子へ出力する読み出し回路とを備えた半導体記憶装置。
前記チャージ回路は、前記第1のブロック選択用トランジスタが前記電源電位線に接続され、前記チャージ用トランジスタが前記ビット線に接続されて前記ビット線と電源電位線との間で前記第１のブロック選択用トランジスタと前記チャージ用トランジスタとが直列接続されており、前記第1のブロック選択用トランジスタのゲートを前記メモリセルアレイのメモリセルが読み出し対象になった場合に選択状態となるブロック選択信号線に接続し、前記チャージ用トランジスタのゲートを前記メモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、
前記ビット線プリチャージ回路は、前記第２のブロック選択用トランジスタが前記電源電位線に接続され、前記プリチャージ用トランジスタが前記ビット線に接続されて前記ビット線と電源電位線との間で前記第２のブロック選択用トランジスタと前記プリチャージ用トランジスタとが直列接続されており、前記第２のブロック選択用トランジスタのゲートを前記ブロック選択信号線に接続し、前記プリチャージ用トランジスタのゲートを前記メモリセルアレイの中で読み出し対象となるメモリセルに対応するビット線を一定期間のみ選択状態とするプリチャージ信号に接続した構成を有し、
前記ビット線リセット回路は、前記リセット用トランジスタのゲートを前記メモリセルアレイの中から読み出し対象となる前記メモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、
前記読み出し回路は、前記読み出し用トランジスタを前記出力端子と接地電位線との間に接続した構成を有することを特徴とする請求項６記載の半導体記憶装置。
前記チャージ回路は、前記第1のブロック選択用トランジスタが前記ビット線に接続され、前記チャージ用トランジスタが前記電源電位線に接続されて前記ビット線と電源電位線との間で前記第１のブロック選択用トランジスタと前記チャージ用トランジスタとが直列接続されており、前記第1のブロック選択用トランジスタのゲートを前記メモリセルアレイのメモリセルが読み出し対象になった場合に選択状態となるブロック選択信号線に接続し、前記チャージ用トランジスタのゲートを前記メモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、
前記ビット線プリチャージ回路は、前記第２のブロック選択用トランジスタが前記ビット線に接続され、前記プリチャージ用トランジスタが前記電源電位線に接続されて前記ビット線と電源電位線との間で前記第２のブロック選択用トランジスタと前記プリチャージ用トランジスタとが直列接続されており、前記第２のブロック選択用トランジスタのゲートを前記ブロック選択信号線に接続し、前記プリチャージ用トランジスタのゲートを前記メモリセルアレイの中で読み出し対象となるメモリセルに対応するビット線を一定期間のみ選択状態とするプリチャージ信号に接続した構成を有し、
前記ビット線リセット回路は、前記リセット用トランジスタのゲートを前記メモリセルアレイの中から読み出し対象となる前記メモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、
前記読み出し回路は、前記読み出し用トランジスタを前記出力端子と接地電位線との間に接続した構成を有することを特徴とする請求項６記載の半導体記憶装置。
複数のメモリセルをマトリクス状に配置し、前記マトリクス状に配置したメモリセルに接続される複数のワード線と複数のビット線を有したメモリセルアレイと、
各々前記ビット線に対応して設けられて対応する前記ビット線と電源電位線との間に並列接続可能に配置され前記ビット線に充電を行うための複数のチャージ用トランジスタ群を含み、それぞれの前記チャージ用トランジスタ群を構成するトランジスタの中で複数あるいは単一のトランジスタを対応する前記ビット線と電源電位線との間に並列接続し、それ以外のトランジスタの前記ビット線に接続可能な端子を浮遊状態にしたチャージ回路と、
各々前記ビット線に対応して設けられて対応する前記ビット線と電源電位線との間に接続され前記ビット線に一定期間の充電を行うための複数のプリチャージ用トランジスタを含むビット線プリチャージ回路と、
各々前記ビット線に対応して設けられて前記ビット線と接地電位線との間に接続され前記ビット線を接地電位とするための複数のリセット用トランジスタを含むビット線リセット回路と、
各々前記ビット線に対応して設けられて対応する前記ビット線にゲートが接続された複数の読み出し用トランジスタとを含み、読み出し対象の前記メモリセルに対応するビット線にゲートが接続された前記読み出し用トランジスタのオンオフ状態に応じた情報を前記メモリセルに記憶されたデータとして出力端子へ出力する読み出し回路とを備えた半導体記憶装置。
前記チャージ回路は、前記チャージ用トランジスタ群を構成するトランジスタのゲートを前記メモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、前記ビット線プリチャージ回路は、前記プリチャージ用トランジスタのゲートを前記メモリセルアレイの中で読み出し対象となるメモリセルに対応するビット線を一定期間のみ選択状態とするプリチャージ信号に接続した構成を有し、前記ビット線リセット回路は、前記リセット用トランジスタのゲートを前記メモリセルアレイの中から読み出し対象となる前記メモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、前記読み出し回路は、前記読み出し用トランジスタを前記出力端子と接地電位線との間に接続した構成を有することを特徴とする請求項９記載の半導体記憶装置。
前記チャージ用トランジスタ群を構成するトランジスタと前記ビット線との接続は、メモリセルにデータを書き込む手段と同一な手段で接続することを特徴とする請求項９または１０記載の半導体記憶装置。
複数のメモリセルをマトリクス状に配置し、前記マトリクス状に配置したメモリセルに接続される複数のワード線と複数のビット線を有したメモリセルアレイと、
各々前記ビット線に対応して設けられて対応する前記ビット線と電源電位線との間に接続され前記ビット線に充電を行うための複数のチャージ用トランジスタを含むチャージ回路と、
各々前記ビット線に接続されプリチャージするビット線を選択するための複数の選択用トランジスタと、各々の前記選択用トランジスタを介して各々の前記ビット線と電源電位線との間に接続され前記ビット線に一定期間の充電を行うための単一のプリチャージ用トランジスタとを含むビット線プリチャージ回路と、
各々前記ビット線に対応して設けられて前記ビット線と接地電位線との間に接続され前記ビット線を接地電位とするための複数のリセット用トランジスタを含むビット線リセット回路と、
各々前記ビット線に対応して設けられて対応する前記ビット線にゲートが接続された複数の読み出し用トランジスタとを含み、読み出し対象の前記メモリセルに対応するビット線にゲートが接続された前記読み出し用トランジスタのオンオフ状態に応じた情報を前記メモリセルに記憶されたデータとして出力端子へ出力する読み出し回路とを備えた半導体記憶装置。
前記チャージ回路は、前記チャージ用トランジスタのゲートを前記メモリセルアレイの中から読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続した構成を有し、前記ビット線プリチャージ回路は、前記選択用トランジスタのゲートを前記メモリセルアレイの中で読み出し対象となるメモリセルに対応するビット線を選択するデコード信号に接続し、前記プリチャージ用トランジスタのゲートを前記メモリセルアレイのメモリセルが読み出し対象となった場合に一定期間のみ選択状態となるプリチャージ信号に接続した構成を有し、前記ビット線リセット回路は、前記リセット用トランジスタのゲートを前記メモリセルアレイの中から読み出し対象となる前記メモリセルに対応するビット線のみを非選択にするリセット信号に接続した構成を有し、前記読み出し回路は、前記読み出し用トランジスタを前記出力端子と接地電位線との間に接続した構成を有することを特徴とする請求項１２記載の半導体記憶装置。