JP5499948B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、電源電圧を低くして消費電力を低減する半導体記憶装置に関する。

近年、システムの省電力化のために、ＬＳＩの電源電圧が低下してきている。現状では、１．０Ｖまで低下しているが、近い将来は、電源電圧が０．５Ｖ、消費電力は現状の１０分の１にする要求も出てきている。特に、メモリセルが縦横にマトリックス状に配列されたメモリセルアレイを有する半導体チップから成る半導体記憶装置では、低電圧化すると、動作不良や、読み出し速度の悪化が懸念される。

電源電圧を下げても、トランジスタのしきい値（閾値）はオフリーク（トランジスタのゲート電圧が０Ｖでも、トランジスタにリーク電流が流れてしまう現象）を低減するために、ある程度以上小さくすることはできず、電源ノードＶＤＤの電圧が０．５Ｖであっても、閾値は０．３Ｖは必要となる。この閾値以上の電圧で、かつ、電源電圧以下の電圧を駆動電圧としてゲート端子に加えてトランジスタを駆動するので、電源電圧が低くなると、駆動電圧のマージンが大幅に減少してしまう問題があった。また、閾値よりも十分高い電圧で駆動できないので、そのトランジスタの動作速度も悪化してしまう問題があった。

これを改善するため、従来の技術では、特許文献１等の半導体記憶装置では、スタンバイ状態において、ＣＭＯＳ論理ゲートに対して、その電源電位を、ＰＭＯＳトランジスタから成る電流制御用のトランジスタを介して供給し、０Ｖの電圧の接地ノードＶＳＳには、ＮＭＯＳトランジスタから成る電流制御用トランジスタを介して接続することで、ＣＭＯＳ論理ゲートにセルフバイアスを印加して、ＮＭＯＳトランジスタのゲート電位をソース電位に対して、相対的に負にバイアスされるように調整することでトランジスタのリーク電流を抑制する技術が提案されている。

特開平１０−０５１２８９号公報

しかし、特許文献１の技術は、スタンバイ状態におけるリーク電流を抑制する技術ではあっても、半導体記憶装置が動作中のメモリセルアレイのメモリセルのリーク電流を抑制することはできない問題があった。また、そのメモリセルのリーク電流を抑制するためにメモリセル毎に１組の電流制御用トランジスタを要するため、メモリセルアレイのトランジスタ数が倍増し多くのトランジスタを要する問題があった。更に、電源ノードから流れ込む電流を遮断する電流制御用トランジスタと接地ノードへ流れ出す電流を遮断する電流制御用トランジスタとを用いるため、両者の電流制御用トランジスタの動作のタイミングにずれを生じた場合に電源に係るノイズを発生し易い問題があった。そのため、本発明は、少ないトランジスタを追加するだけで、高速動作を達成しつつ、動作中の半導体記憶装置のメモリセルアレイのリーク電流を抑制し半導体記憶装置の消費電力を低減することを課題とする。

本発明は、上記課題を解決するために、メモリセルが縦横にマトリックス状に配列されたメモリセルアレイを有する半導体記憶装置において、前記メモリセルの閾値が、他の論理回路を構成するトランジスタの閾値より低く設定され、前記メモリセルアレイに行方向に配列するメモリセルのゲート端子が行線ノードに接続され、隣り合う２つの行線ノードの集合毎に、他の論理回路より低い閾値のＮＭＯＳトランジスタを用いた共通ソースノード駆動回路により電位を制御される１つの共通ソースノードが設けられ、前記２つの行線ノードの何れかにゲート端子が接続するメモリセルのソース端子が前記共通ソースノードに接続され、前記共通ソースノードに係る前記２つの行線ノードの何れにも行デコーダから行選択信号が送信されない場合に、前記共通ソースノード駆動回路が前記共通ソースノードを接地電位から切り離して、前記共通ソースノードにソース端子が接続された前記メモリセルのリーク電流を遮断することを特徴とする半導体記憶装置である。

また、本発明は、上記の半導体装置において、前記メモリセルの閾値が、他の論理回路を構成するトランジスタの閾値より低く設定され、前記メモリセルアレイに行方向に配列するメモリセルのゲート端子が行線ノードに接続され、隣り合う２つの行線ノードの集合毎に、他の論理回路より低い閾値のＮＭＯＳトランジスタを用いることで電源電位より低い値の正のバイアス電圧を発生するバイアス電圧発生回路を電源にした共通ソースノード駆動回路により電位を制御される１つの共通ソースノードが設けられ、前記２つの行線ノードの何れかにゲート端子が接続するメモリセルのソース端子が前記共通ソースノードに接続され、前記共通ソースノードに係る前記２つの行線ノードの何れにも行デコーダから行選択信号が送信されない場合に、前記共通ソースノード駆動回路が、前記共通ソースノードを接地電位から切り離し、且つ、前記共通ソースノードを、前記バイアス電圧発生回路が発生する、電源電位より低い値の正のバイアス電圧に充電して前記共通ソースノードにソース端子が接続された前記メモリセルのリーク電流を遮断することを特徴とする半導体記憶装置である。

また、本発明は、上記の半導体装置において、前記他の論理回路より低い閾値のＮＭＯＳトランジスタを用いた共通ソースノード駆動回路が、接地電位より高く電源電位より低い正の電位のバイアス電圧発生回路を電源にし、前記共通ソースノードに係る前記２つの行線ノードの何れにも行デコーダから行選択信号が送信されない場合に、前記共通ソースノード駆動回路が、前記共通ソースノードを接地電位から切り離し、且つ、前記共通ソースノードを前記バイアス電圧発生回路が発生する正のバイアス電圧に充電して前記共通ソースノードにソース端子が接続された前記メモリセルのリーク電流を遮断することを特徴とする半導体記憶装置である。

また、本発明は、上記の半導体装置において、上記共通ソースノード駆動回路がインバータで構成されることを特徴とする半導体記憶装置である。

また、本発明は、上記の半導体装置において、上記行デコーダは、前段行デコード回路と、出力端子が上記行線ノードに接続されているバッファ回路が順に接続されて成り、上記集合に属する上記行線ノードに接続する上記行デコーダの上記前段行デコード回路の出力端子が論理回路の入力端子に接続され、上記論理回路の出力端子が上記共通ソースノード駆動回路の入力端子に接続されていることを特徴とする半導体記憶装置である。

本発明は、半導体記憶装置において、隣り合う２つの行線ノードの集合毎に共通ソースノード駆動回路により電位を制御される１つの共通ソースノードが設けられ、隣り合う２つの行線ノードの何れかにゲート端子が接続するメモリセルのソース端子をその共通ソースノードに接続する。そして、共通ソースノードに係る２つの行線ノードの何れにも行デコーダから行選択信号が送信されない場合に、共通ソースノード駆動回路が共通ソースノードを接地電位から切り離して、共通ソースノードにソース端子が接続された前記メモリセルのリーク電流を遮断することによって、動作中の半導体記憶装置のメモリセルアレイのリーク電流を抑制することができる。すなわち、本発明は、メモリセルアレイに少数の共通ソースノード駆動回路のトランジスタを追加するだけで、動作の安定性を損なわずに電源電圧を低下させて動作を高速化させ、かつ、消費電力を低減した半導体記憶装置が得られる効果がある。

本発明の半導体記憶装置の回路のブロック図である。 本発明の第１の実施形態の半導体記憶装置の１ビットの記憶回路の回路図である。 本発明の半導体記憶装置のメモリセルのゲート電圧ＶＧとドレイン電流Ｉｄとの関係をあらわすＶＧ−Ｉｄ特性グラフである。 本発明の第１の実施形態の半導体記憶装置の１６ビットの記憶回路の回路図である。 本発明の第１の実施形態のＮＭＯＳトランジスタから成る共通ソースノード駆動回路の動作表である。 本発明の第１の実施形態の共通ソースノード駆動回路のタイミングチャートである。 本発明の第２の実施形態の半導体記憶装置の１６ビットの記憶回路の回路図である。 本発明の第２の実施形態の共通ソースノード駆動回路の動作表である。 本発明の第３の実施形態の半導体記憶装置の１６ビットの記憶回路の回路図である。 本発明の第３の実施形態の共通ソースノード駆動回路の動作表である。 本発明の第３の実施形態のバイアス電圧発生回路と共通ソースノード駆動回路の具体的回路図である。 本発明の第３の実施形態の変形例１のバイアス電圧発生回路の具体的回路図である。 本発明の第３の実施形態の変形例２のバイアス電圧発生回路の具体的回路図である。 本発明の第３の実施形態の変形例３のバイアス電圧発生回路の具体的回路図である。 本発明の第３の実施形態の変形例４の共通ソースノード駆動回路の具体的回路図である。

＜第１の実施形態＞
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は、メモリの代表例として、本発明の一実施形態による不揮発性半導体記憶装置であるマスクＲＯＭの半導体記憶装置１の回路のブロック図である。

本実施形態において、半導体記憶装置１は、図１に示すように、メモリセルアレイ１００、行デコーダ２００、列デコーダ３００、列ゲート４００、センスアンプ５００、及び制御回路６００、出力バッファ７００、アドレス入力回路８００から構成されている。

制御回路６００は、接続先のマイクロコンピュータなどホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。出力バッファ７００には、メモリセルアレイ１００を読み出したデータやプログラムデータなどの各種データの信号を入出力する。アドレス入力回路８００は、半導体記憶装置１の外部から入力されたアドレスを一時的に格納し、そのアドレスを行デコーダ２００と列デコーダ３００が変換して、メモリセルアレイ１００のメモリセルＭｈｋ（ｈ＝０〜ｍ、ｋ＝０〜ｎ）を選択する行選択信号と列選択信号を生成する。

図２は、図１の半導体記憶装置１がマスクＲＯＭの場合の、１ビットの記憶回路の回路図の例を示す。図２の回路図のように、メモリセルアレイ１００には、記憶の最小単位であるメモリセルＭ００からＭ３２が半導体記憶装置１の集積回路チップの領域に規則正しく縦横にマトリックス状に並べられている。行方向に配列されるメモリセルＭ００からＭ
０２のゲートに共通に、行デコーダ２００の行線ノードＷＬ０が接続され、行方向に配列されるメモリセルＭ１０からＭ１２のゲートには共通に行線ノードＷＬ１が接続され、メモリセルＭ２０からＭ２２のゲートには共通に行線ノードＷＬ２が接続され、メモリセルＭ３０からＭ３２のゲートには共通に行線ノードＷＬ３が接続されている。そして、これらの行線ノードＷＬに行デコーダ２００から行選択信号が送信されることによりメモリセルの行が選択される。メモリセルを構成するＮＭＯＳトランジスタは、そのチャネル領域への不純物のイオン注入量を減少させることで、メモリセルＭｈｋ以外の回路（論理回路）のトランジスタの閾値（０．３Ｖ程度）より低い０．１Ｖ程度の低い閾値Ｖｔｈ０のＮＭＯＳトランジスタにする。図２のメモリセルのＮＭＯＳトランジスタの記号の真ん中に丸印を付けることで、そのメモリセルのＮＭＯＳトランジスタが論理回路のトランジスタの閾値０．３Ｖより低い閾値ＶＴｈ０を持つ、例えば０．１Ｖの閾値を持つことを示す。

２００−０〜２００−３は行デコーダであり、行毎に、アドレス入力回路８００から行アドレスが入力されるＮＡＮＤ回路から成る前段行デコード回路２０１と、行線ノードＷＬに出力端子が接続するインバータから成るバッファ回路２０２とで構成される。行デコーダ２００が行選択信号を行線ノードＷＬに出力することでメモリ素子Ｍｈｋ（ｈ＝０〜３、ｋ＝０〜２）が配列されたメモリセルアレイ１００の行が選択される。

また、列方向に配列されるメモリセルＭ００からＭ３０のドレイン端子には共通に、列ゲート４００の列線ノードＢＩＴ０が接続される。列線ノードＢＩＴ０は、列ゲート４００の列選択トランジスタＣＧ０のソース端子に接続する。列選択トランジスタＣＧ０のゲートには列デコーダ３００の列選択ノードＣＯＬ０が接続され、その列選択ノードＣＯＬ０には列デコーダ３００から列選択信号が送信されて列選択トランジスタＣＧ０が駆動される。列ゲート４００の列選択トランジスタＣＧ０からＣＧ３のドレインがセンスアンプ５００の共通ノードＣＯＭに接続する。列方向に配列されるメモリセルＭ０１からＭ３１のドレインには共通に列ゲート４００の列線ノードＢＩＴ１が接続され、列線ノードＢＩＴ１が、列デコーダ３００の列選択ノードＣＯＬ１にゲートが接続されている列選択トランジスタＣＧ１のソース端子に接続する。列方向に配列されるメモリセルＭ０２からＭ３２のドレインには共通に列ゲート４００の列線ノードＢＩＴ２が接続され、その列線ノードＢＩＴ２が、列デコーダ３００の列選択ノードＣＯＬ２にゲートが接続されている列選択トランジスタＣＧ２のソース端子に接続する。

そして、行線ノードＷＬ０に接続するメモリセルＭ００からＭ０２のソース端子と、行線ノードＷＬ１に接続するメモリセルＭ１０からＭ１２のソース端子とを、共通ソースノードＳ（０，１）に接続する。また、行線ノードＷＬ２に接続するメモリセルＭ２０からＭ２２のソース端子と、行線ノードＷＬ３に接続するメモリセルＭ３０からＭ３２のソース端子とを、共通ソースノードＳ（２，３）に接続する。ＮＭＯＳトランジスタから成る共通ソースノード駆動回路９０１（０，１）が、その出力端子を共通ソースノードＳ（０，１）に接続してそのソース電位を制御する。また、ＮＭＯＳトランジスタから成る共通ソースノード駆動回路９０１（２，３）が、その出力端子を共通ソースノードＳ（２，３）に接続してそのソース電位を制御する。この共通ソースノード駆動回路９０１（０，１）及び９０１（２，３）は、ＮＭＯＳトランジスタのゲートを開くことで共通ソースノードＳ（０，１）及びＳ（２，３）を接地ノードＶＳＳに接続し、ゲートを閉じることで、それらの共通ソースノードを接地ノードＶＳＳから切り離して浮かして正の電位に設定する。共通ソースノード駆動回路９０１は共通ソースノードＳ毎に１つのＮＭＯＳトランジスタで形成し、そのＮＭＯＳトランジスタの数が少ないので、特に、そのＮＭＯＳトランジスタのチャネル領域への不純物のイオン注入量を少なくさせて、他のトランジスタとは異なる特に低い閾値を持たせても良い。このように低い閾値を持たせることにより、より高速化が達成できる。

ＮＭＯＳトランジスタで構成した共通ソースノード駆動回路９０１（０，１）の入力端子には、ＮＡＮＤ回路で構成した論理回路９００（０，１）の出力端子を接続する。論理回路９００（０，１）の出力端子の出力信号をＳＢ（０，１）とする。そしてこの論理回路９００（０，１）の２つの入力端子には、共通ソースノードＳ（０，１）に係る行線ノードＷＬ０に送信される行選択信号の行デコーダ２００−０内の前段行デコード回路２０１の出力端子と、行線ノードＷＬ１に送信される行選択信号の行デコーダ２００−１内の前段行デコード回路２０１の出力端子とを接続する。これにより、論理回路９００（０，１）が、その２つの入力端子に前段行デコード回路２０１から入力された信号に応じて出力信号を発生させて、その出力信号により共通ソースノード駆動回路９０１（０，１）のゲートを開閉させる。こうして、共通ソースノード駆動回路９０１（０，１）の出力端子が接続する共通ソースノードＳ（０，１）のソース電位を接地ノードＶＳＳに接続するゲートを開閉する制御を行う。

共通ソースノードＳ（０，１）に係る２つの行線ノードＷＬ０とＷＬ１の何れにも行デコーダ２００−０及び２００−１から行選択信号が送信されない場合には、論理回路９００（０，１）は、行デコーダ２００の前段行デコード回路２０１から"１"のみの信号を入力端子から受信し出力端子から"０"の信号を共通ソースノード駆動回路９０１（０，１）の入力端子に送る。その信号により、共通ソースノード駆動回路９０１（０，１）がゲートを閉じることで、その出力端子が接続する共通ソースノードＳ（０，１）を接地電位ＶＳＳから切り離してオープン（ｏｐｅｎ）状態にする。オープン状態にされた共通ソースノードＳ（０，１）にソース端子が接続されたメモリセルＭ００〜Ｍ０２とＭ１０〜Ｍ１２のリーク電流は遮断され、また、オープン（ｏｐｅｎ）状態にされた共通ソースノードＳ（０，１）にはメモリセルのリーク電流により電荷が供給されて、リーク電流が止まるまで、そのソース電位が上昇する。

本実施形態の半導体記憶装置１は、従来技術がメモリセルのソース端子を直接に接地ノードＶＳＳに接続してソース電位を接地電位に等しくしている部分を改善し、本実施形態では、共通ソースノード駆動回路９０１の出力端子をメモリセルのソース端子の共通ソースノードＳに接続して、その共通ソースノードＳのソース電位を制御する。すなわち、共通ソースノード駆動回路９０１のゲートを開く場合に共通ソースノードＳを接地ノードＶＳＳに接続する。一方、共通ソースノード駆動回路９０１のゲートを閉じる場合に、共通ソースノードＳを接地ノードＶＳＳから浮かしてメモリセルのリーク電流を遮断する。つまり、共通ソースノードＳに係る２つの行線ノードＷＬの何れにも行デコーダ２００から行選択信号が送信されない場合には、共通ソースノード駆動回路９０１がオフすることにより、メモリセルのリーク電流により共通ソースノードＳのソース電位を上昇させることになり、それにより、共通ソースノードＳにソース端子が接続されたメモリセルのリーク電流を遮断する制御を行う。

図３に、マスクＲＯＭのメモリセルを構成するＮＭＯＳトランジスタと、ロジック回路を構成するＮＭＯＳトランジスタのゲート電圧ＶＧとドレイン電流Ｉｄとの関係をあらわすＶＧ−Ｉｄ特性のグラフを示す。図３（ａ）はリニア表示のグラフであり、図３（ｂ）はオフリーク電流（弱反転層の電流）が良くわかるように、ｌｏｇ（Ｉｄ）スケールで表示している。図３（ｂ）の縦軸のＩｄはドレイン電流をあらわし、横軸はゲート電圧ＶＧをあらわす。図３（ｂ）のグラフでＶＧ＝０Ｖの場合のドレイン電流Ｉｄがリーク電流をあらわす。ロジック用ＭＯＳトランジスタは、閾値Ｖｔｈが０．３Ｖでありオフリーク電流が０．１ｐＡである。ロジック用ＭＯＳトランジスタは、オフリークを抑えるために、閾値Ｖｔｈを通常の０．３Ｖに設定している。一方、マスクＲＯＭのメモリセルを構成するトランジスタは、セル電流を多く取るために、閾値Ｖｔｈ０を０．１Ｖ程度に低く設定している。そのため、そのメモリセルのトランジスタは、ゲート電位ＶＧが０Ｖであっても弱反転層領域で１ｎＡのオフリーク電流が流れる。

図４は、図２と同様な回路でオフリーク電流を低減するマスクＲＯＭで、より具体的な半導体記憶装置１の集積回路の半導体チップにおける全体レイアウトを示す。図４のメモリセルは、０．１Ｖ程度の低い閾値Ｖｔｈ０を有するＮＭＯＳトランジスタで構成する。図４のメモリセルのＮＭＯＳトランジスタの記号の真ん中に丸印を付けることで、そのトランジスタが０．１Ｖの低い閾値Ｖｔｈ０を持つことを示した。図４は、半導体記憶装置１の例として、１６ビットの記憶回路であって出力端子Ｄｏｕｔが１６個ある半導体記憶装置１を示す。図４では、メモリセルアレイ１００は、１００−０〜１００−１５までの１６ブロックに分かれている。共通ノードＣＯＭ０は、第０ビットの共通ノードであり、第０ビット用のセンスアンプ５００−０と列ゲート４００の列選択トランジスタＣＧ０−０からＣＧｎ−０に共通に接続する。共通ノードＣＯＭ１５は、第１５ビットの共通ノードであり、第１５ビット用のセンスアンプ５００−１５と列ゲート４００の列選択トランジスタＣＧ０−１５からＣＧｎ−１５に共通に接続する。

図４では、列デコーダ３００から列選択ノードＣＯＬｋ（ｋ＝０〜ｎ）に列選択信号が送信されて列選択トランジスタＣＧｋ−０のゲートを開いて回路のスイッチを開くことでセンスアンプ５００−０の共通ノードＣＯＭ０に列線ノードＢＩＴｋ−０（ｋ＝０〜ｎ）が接続され、列選択トランジスタＣＧｋ−１５のスイッチが開くことでセンスアンプ５００−１５の共通ノードＣＯＭ１５に列線ノードＢＩＴｋ−１５が接続されて、列線ノードＢＩＴｋ−０およびＢＩＴｋ−１５に電流を流す。列線ノードには複数のメモリセルが接続されるため、各センスアンプ５００の共通ノードＣＯＭに接続した各々の列線ノードＢＩＴｋには、その列線ノードＢＩＴｋに接続されるメモリセルのリーク電流の総計でかなりのリーク電流が流れてしまう。

ここで、この半導体記憶装置１は、６４Ｍビットのメモリ容量を持つマスクＲＯＭであるとする。そして、列線ノードＢＩＴ０−０〜ＢＩＴｎ−０からＢＩＴ０−１５〜ＢＩＴｎ−１５の各々に接続するメモリセルの個数は８１９２個、行線ノードＷＬｈ（ｈ＝０〜ｍ）に接続するメモリセルの個数は８１９２個あるものとする。ここで、各行線ノードＷＬｈに接続するメモリセルの数は列線ノードの総数でもある。その場合は、メモリセルアレイ１００−０から１００−１５までの１６ブロックのメモリセルアレイの１つのブロックあたり（ｎ＋１）＝５１２本の列線ノードがある。そして、第０ビット用のセンスアンプ５００−０の共通ノードＣＯＭ０には、列ゲート４００の５１２個の列選択トランジスタであるＣＧ０−０からＣＧｎ−０が共通に接続する。また、第１５ビット用のセンスアンプ５００−１５の共通ノードＣＯＭ１５には、列ゲート４００の５１２個の列選択トランジスタであるＣＧ０−１５からＣＧｎ−１５が共通に接続する。

第０ビットのメモリセルアレイ１００−０に行方向に配列するメモリセルＭｈ０−０からＭｈｎ−０のゲート端子に共通に、行デコーダ２００−０から２００−ｍの行線ノードＷＬｈ（ｈ＝０〜ｍ）を接続する。この行線ノードＷＬｈは、各ビットのメモリセルアレイの第ｈ行目のメモリセルのゲート端子にも共通に接続する。そして、列方向に配列されるメモリセルＭ０ｋ−０からＭｍｋ−０のドレイン端子に共通に、列ゲート４００の列線ノードＢＩＴｋ−０を接続する。この、行デコーダ２００で行が選択され列デコーダ３００で列が選択されることでメモリセルＭｈｋ（ｈ＝０〜ｍ、ｋ＝０〜ｎ）が選択される。

これにより、第０ビットのメモリセルアレイ１００−０に、（ｍ＋１）×（ｎ＋１）＝８１９２×５１２個のマトリックス状にメモリセルＭ００−０〜Ｍｍｎ−０が配置され、第１５ビットのメモリセルアレイ１００−１５に、（ｍ＋１）×（ｎ＋１）＝８１９２×５１２個のマトリックス状にメモリセルＭ００−１５〜Ｍｍｎ−１５が配置される。

３００−０〜３００−ｎは列デコーダであり、列毎に、アドレス入力回路８００から列
アドレスが入力される。列デコーダ３００は、ＮＡＮＤ回路から成る前段列デコード回路３０１とインバータで構成するバッファ回路３０２とで構成され、出力の列選択信号を列線ノードＣＯＬｋ（ｋ＝０〜ｎ）に出力する回路を有する。列デコーダ３００から列選択信号を列選択ノードＣＯＬｋ（ｋ＝０〜ｎ）に出力し、その列選択ノードＣＯＬｋがゲートに接続する列ゲート４００の列選択トランジスタＣＧｋ−０からＣＧｋ−１５のゲートを開く。第０ビットの列選択トランジスタＣＧｋ−０のゲートが開かれると列選択トランジスタＣＧｋ−０を介して、センスアンプ５００−０の共通ノードＣＯＭ０が列線ノードＢＩＴｋ−０に接続する。第１５ビットの列選択トランジスタＣＧｋ−１５のゲートが開かれると列選択トランジスタＣＧｋ−１５を介して、センスアンプ５００−１５の共通ノードＣＯＭ１５が列線ノードＢＩＴｋ−１５に接続する。

この場合に、各列線ノードに並列に接続されるメモリセルの個数が８１９２個あるので、従来の回路のように、各メモリセルのソース端子が接地電位ＶＳＳに接続されていると、各メモリセルのゲート電位ＶＧ＝０Ｖのとき、図３（ｂ）のグラフが示すＩｄのように１ｎＡのリーク電流が流れ、総計８１９２個のメモリセルに流れる総リーク電流が約８μＡも流れてしまう。また、もし、プロセスがばらついて、閾値Ｖｔｈが０．０５Ｖになると、総リーク電流は１桁増えて、各列線ノードあたり８０μＡも流れ、動作不良になる。

その総リーク電流を低減するため、本実施形態では、行線ノードＷＬ０がゲート端子に接続するメモリセルＭ００−０〜Ｍ０ｎ−０からＭ００−１５〜Ｍ０ｎ−１５のソース端子と、行線ノードＷＬ１がゲート端子に接続するＭ１０−０〜Ｍ１ｎ−０からＭ１０−１５〜Ｍ１ｎ−１５のソース端子を、共通ソースノードＳ（０，１）に接続して、この共通ソースノードを共通ソースノード駆動回路９０１（０，１）によって接地ノードＶＳＳに接続する。共通ソースノード駆動回路９０１（０，１）のゲート端子には、ＮＡＮＤ回路で構成する論理回路９００（０，１）の出力端子を接続し、論理回路９００（０，１）の入力端子には、行デコーダ２００−０、２００−１の前段行デコード回路２０１の出力端子を接続して、行デコーダ２００で制御する。

行デコーダ２００−０、２００−１のどちらかが選択された場合は、選択された行デコーダ２００の前段行デコード回路２０１から"０"がＮＡＮＤ回路で構成する論理回路９００（０，１）の入力端子に入力され、論理回路９００（０，１）が出力端子から"１"を出力し、共通ソースノード駆動回路９０１（０，１）の入力端子に送信する。その入力信号に従って共通ソースノード駆動回路９０１（０，１）が、共通ソースノードＳ（０，１）を接地ノードＶＳＳに接続する。

一方、行デコーダ２００−０、２００−１のどちらも非選択であり各行デコーダ２００の前段行デコード回路２０１から"１"のみが論理回路９００（０，１）の入力端子に入力されれば、論理回路９００（０，１）が出力端子から"０"を出力し、その信号を共通ソースノード駆動回路９０１（０，１）の入力端子に送信する。その入力信号に従って共通ソースノード駆動回路９０１（０，１）がゲートをオフにすることで、共通ソースノードＳ（０，１）を接地ノードＶＳＳから切り離す。これにより、行線ノードＷＬ０がゲート端子に接続するメモリセルＭ００−０〜Ｍ０ｎ−０からＭ００−１５〜Ｍ０ｎ−１５と、行線ノードＷＬ１がゲート端子に接続するメモリセルＭ１０−０〜Ｍ１ｎ−０からＭ１０−１５〜Ｍ１ｎ−１５のオフリーク電流をカットする。

図５に本実施形態の共通ソースノード駆動回路９０１の動作表を示す。図５の動作表では、列線ノードＢＩＴに共通ノードＣＯＭが接続されて０．５Ｖの電源ノードＶＤＤの電圧が列線ノードＢＩＴに加わる場合において、共通ソースノードＳ（０，１）が接続するブロックの行線ノードＷＬ０あるいはＷＬ１に行選択信号が送信され、一方、共通ソースノードＳ（ｍ−１，ｍ）が接続するブロックの行線ノードＷＬｍ−１とＷＬｍは選択され
ない場合を示す。また、図６に、共通ソースノード駆動回路９０１の動作のタイミングチャートを示す。

例えば、図６のタイミングチャートの左側に示す状態のように第０行が選択される場合は以下の様に回路が動作する。すなわち、第０ビット用のメモリセルアレイ１００−０において列線ノードＢＩＴ０−０に共通ノードＣＯＭから０．５Ｖの電源ノードＶＤＤの電位が加わる場合に、行デコーダ２００−０から行線ノードＷＬ０に行選択信号（パルス信号）が送信されて行線ノードＷＬ０の電位が高くなり、行線ノードＷＬ１には行選択信号が送信されず、行線ノードＷＬ１の電位が非選択（０Ｖ）状態の場合に、以下のように回路が動作する。

この場合は、ＮＡＮＤ回路で構成する論理回路９００（０，１）の入力端子に行デコーダ２００−０の前段行デコード回路２０１から"０"信号が入力され、論理回路９００（０，１）の出力端子から出力される出力信号ＳＢ（０，１）が"１"になる。その出力信号ＳＢ（０，１）が共通ソースノード駆動回路９０１（０，１）の入力端子に入力されることで、ＮＭＯＳトランジスタで構成する共通ソースノード駆動回路９０１（０，１）がゲートを開き（オンになり）、共通ソースノードＳ（０，１）が、開かれたゲートを通して接地ノードＶＳＳ（０Ｖ）に接続されて低電位になる。列線ノードＢＩＴ０−０と行線ノードＷＬ０で選択されたメモリセルＭ００−０には約１０μＡの電流が流れる。ここで、行線ノードＷＬ１は非選択（０Ｖ）であるが、行線ノードＷＬ１にゲートが接続するメモリセルＭ１０−０のソース端子は共通ソースノードＳ（０，１）に接続しているので、そのソース端子が接地ノードＶＳＳに接続され、その結果、メモリセルＭ１０−０にはオフリーク電流（１ｎＡ）が流れる。

しかし、その他の行デコーダ、例えば行デコーダ２００−（ｍ−１）と２００−ｍは両方とも非選択なので、論理回路９００（ｍ−１、ｍ）の出力信号ＳＢ（ｍ−１、ｍ）が"０"となり、共通ソースノードＳ（ｍ−１，ｍ）がオープンとなり、メモリセルＭ０（ｍ−１）−０、Ｍ０ｍ−０にはオフリーク電流が流れない。従って、このシステムによれば、列線ノードに接続された８１９２個のメモリセルの内、オフリーク電流が流れるのは１つのメモリセルＭ１０−０だけになり、オフリーク電流の問題が解決される。もちろん、さらに容量が増えて、列線ノードに接続されるメモリセルの個数が倍の１６３８４個になっても、同様に、オフリーク電流が流れるのは１個のメモリセルのみであり、オフリーク電流の問題が解決される。第１ビット用から第１５ビット用のメモリセルアレイ１００−１〜１００−１５についても同様である。

以上のように、本実施形態の半導体記憶装置１は、隣り合う２つの行線ノードＷＬｈとＷＬ（ｈ＋１）の集合毎に１つの共通ソースノードＳ（ｈ，ｈ＋１）が設けられる。そして、共通ソースノードＳ（ｈ，ｈ＋１）の電位が共通ソースノード駆動回路９０１（ｈ，ｈ＋１）によって制御される。隣り合う２つの行線ノードＷＬｈとＷＬ（ｈ＋１）の何れかにゲート端子が接続するメモリセルＭｈ０〜ＭｈｎとＭ（ｈ＋１）０〜Ｍ（ｈ＋１）ｎのソース端子をその共通ソースノードＳ（ｈ，ｈ＋１）に接続する。共通ソースノード駆動回路９０１（ｈ，ｈ＋１）は、その共通ソースノードＳ（ｈ，ｈ＋１）に係る２つの行線ノードＷＬｈとＷＬ（ｈ＋１）の何れにも行デコーダ２００から行選択信号が送信されない状態の場合に、共通ソースノードＳ（ｈ，ｈ＋１）を接地電位ＶＳＳから切り離して、メモリセルＭｈ０〜ＭｈｎとＭ（ｈ＋１）０〜Ｍ（ｈ＋１）ｎのリーク電流を遮断することによって、動作中の半導体記憶装置１のメモリセルアレイ１００のリーク電流を抑制することができる。すなわち、本実施形態により、メモリセルアレイ１００に少数の共通ソースノード駆動回路９０１（ｈ，ｈ＋１）のトランジスタを追加するだけで、動作の安定性を損なわずに電源ノードＶＤＤの電源電圧を低下させることができるようになり、それにより動作を高速化できる効果がある。また、電源ノードＶＤＤの電源電圧を低下させることで、半導体記憶装置１の消費電力を低減させることができる効果がある。

＜第２の実施形態＞
図７に第２の実施形態の半導体記憶装置１の集積回路チップの全体レイアウト図を示す。第２の実施形態が第１の実施形態と異なる点は、第１の実施形態の共通ソースノード駆動回路９０１（０，１）から９０１（ｍ−１，ｍ）の代わりにインバータ回路から成る共通ソースノード駆動回路９０２（０，１）から９０２（ｍ−１，ｍ）を用いたことである。第２の実施形態の共通ソースノード駆動回路９０２の動作を図８の動作表で示す。第２の実施形態では、選択されないメモリセルが接続する共通ソースノードＳは、インバータ回路から成る共通ソースノード駆動回路９０２により急速に電源ノードＶＤＤの電位の０．５Ｖにまで充電されることで、非選択の共通ソースノードＳの電位が速やかに安定する。これにより、メモリセルにオフリーク電流が流れない状態への切り替え時間を短くできる効果がある。

すなわち、第１の実施例では、共通ソースノードを共通ソースノード駆動回路９０１で接地ノードＶＳＳとは切り離してフローティングにし、フローティングにした共通ソースノードＳにメモリセルから微小なリーク電流が流れて充電されることで電位が上昇することによりメモリセルのリーク電流を停止させるまでの切り替え時間を要する。それに対して、第２の実施形態では、共通ソースノードの電位をインバータ回路により急速に電源ノードＶＤＤの電位の０．５Ｖに充電することで、メモリセルのモードの切り替え時間を短くできる効果がある。そのため、第２の実施形態は、メモリセルの読出し速度が速くなった場合にもその速度に追従してメモリセルのリーク電流を抑制できる効果がある。なお、本実施形態の共通ソースノード駆動回路９０２は、インバータに限られず、共通ソースノード駆動回路９０２を、正入力に応じて正の出力電圧を発生させるバッファ回路で構成することも可能である。

＜第３の実施形態＞
図９に第３の実施形態の半導体記憶装置１の集積回路チップの全体レイアウト図を示す。第３の実施形態が第２の実施形態と異なる点は、電圧の０．５Ｖの電源ノードＶＤＤを電源とする第２の実施形態の共通ソースノード駆動回路９０２の替わりに、接地ノードＶＳＳの電位の０Ｖより高い０．１Ｖから、電源ノードＶＤＤの電位より低い所定の正の電位である０．３Ｖのバイアス電圧ＢＩＡＳを電源にするインバータ回路で構成した共通ソースノード駆動回路９２０を用いることである。これにより、第３の実施形態は、選択されないメモリセルが接続する共通ソースノードＳをより速く所定の正の電位であるバイアス電圧ＢＩＡＳにまで充電する。すなわち、第３の実施形態は、共通ソースノード駆動回路９２０の電源の電圧をバイアス電圧ＢＩＡＳに下げたことで、以下に説明するように回路の応答速度を速くできる効果がある。第３の実施形態の共通ソースノード駆動回路９２０の動作表を図１０に示す。第３の実施形態では、このようにインバータ回路から成る共通ソースノード駆動回路９２０の電源の電圧をバイアス電圧ＢＩＡＳに設定して０．５Ｖの電源ノードＶＤＤの電圧よりも下げることで、第２の実施形態では可能性があった、共通ソースノード側から列線ノードＢＩＴに逆流するリーク電流が流れる恐れを無くすことができる効果がある。これにより、第３の実施形態は、第２の実施形態では可能性があった、共通ソースノード側から列線ノードＢＩＴに逆流するリーク電流の影響でメモリセルの読み出しスピードが遅くなる可能性を解消できる効果がある。

図１１に、本実施形態で用いるバイアス電圧発生回路９１０と共通ソースノード駆動回路９２０の具体的回路を示す。図１１のバイアス電圧発生回路９１０は、電源ノードＶＤＤに抵抗Ｒを接続しその抵抗ＲをＮＭＯＳトランジスタ９１１のドレイン端子及びゲート端子に接続し、ＮＭＯＳトランジスタ９１１のソース端子を接地ノードＶＳＳに接続して、ドレイン端子からバイアス電圧ＢＩＡＳを取り出す回路にする。ここで、抵抗Ｒは大きめに設定して回路に流れる電流を少なくすることでＮＭＯＳトランジスタ９１１のドレイン端子の電位の上昇を防ぎ、また、ＮＭＯＳトランジスタ９１１の半導体素子の幅Ｗを広くすることで電流容量を大きくしてそれに流れる電流によるトランジスタのドレイン端子の電位の上昇を防ぐ構成にする。そのように構成することで、図１１のバイアス電圧発生回路９１０の出力端子から、ＮＭＯＳトランジスタ９１１の閾値ＶｔｈＮの値のバイアス電圧ＢＩＡＳを出力させる。

一方、図１１の共通ソースノード駆動回路９２０は、通常のＣＭＯＳインバータであり、バイアス電圧発生回路９１０の出力端子にソース端子を接続してバイアス電圧ＢＩＡＳにしたＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとをドレイン端子同士で接続して、そのドレイン端子同士の接続点から出力電圧を取り出す。この共通ソースノード駆動回路９２０は、ＰＭＯＳトランジスタ９２１のソース端子に加えるバイアス電圧ＢＩＡＳが０．１Ｖから０．３Ｖの範囲で電位が低いが、それでもＰＭＯＳトランジスタ９２１のゲートを開くことができるようにするために、ＰＭＯＳトランジスタ９２１の閾値Ｖｔｈｐ０を低めの値の０．１Ｖあるいはそれ以下に設定する。

（変形例１）
図１２に変形例１のバイアス電圧発生回路９１０を示す。図１２のバイアス電圧発生回路９１０は、図１１のバイアス電圧発生回路９１０と同様な回路構成にするが、そこで用いるＮＭＯＳトランジスタ９１１は、実施例３と同様に半導体素子の幅Ｗを広くして電流容量を大きくするが、その閾値Ｖｔｈ０を０．１Ｖ程度に小さくしたトランジスタを用いる点が実施例３と異なる。変形例１の回路の抵抗Ｒは、その抵抗Ｒが流す電流が、ＮＭＯＳトランジスタ９１１のドレイン端子の電位を閾値Ｖｔｈ０より若干の値α上昇させる程度になるように、抵抗Ｒの大きさを中程の値に設定する。この抵抗Ｒの値で調整することで、図１２のバイアス電圧発生回路９１０の出力端子から、ＮＭＯＳトランジスタ９１１の閾値Ｖｔｈ０よりも大きな電圧のバイアス電圧ＢＩＡＳ＝Ｖｔｈ０＋αを発生させる。

（変形例２）
図１３に変形例２のバイアス電圧発生回路９１０を示す。図１３のバイアス電圧発生回路９１０は、閾値ＶｔｈＮのＮＭＯＳトランジスタ９１１のソース端子を接地ノードＶＳＳに接続し、閾値ＶｔｈｐのＰＭＯＳトランジスタ９１２のソース端子を電源ノードＶＤＤに接続し、ＮＭＯＳトランジスタ９１１のドレイン端子とＰＭＯＳトランジスタ９１２のドレイン端子を接続した点からバイアス電圧ＢＩＡＳを取り出す。ＮＭＯＳトランジスタ９１１とＰＭＯＳトランジスタ９１２の半導体素子の幅Ｗは広くし、それらのトランジスタの電流容量を大きくする。図１３のバイアス電圧発生回路９１０が出力するバイアス電圧ＢＩＡＳは、ＮＭＯＳトランジスタ９１１の閾値ＶｔｈＮとＰＭＯＳトランジスタ９１２の閾値Ｖｔｈｐにより、ＶｔｈＮ≦ＢＩＡＳ≦ＶＤＤ−Ｖｔｈｐにする。ただし、この式でＶＤＤは電源ノードＶＤＤの電圧の０．５Ｖを示す。

（変形例３）
図１４に変形例３のバイアス電圧発生回路９１０を示す。図１４のバイアス電圧発生回路９１０は、図１３のバイアス電圧発生回路９１０と同様な回路構成であるが、ＮＭＯＳトランジスタ９１１の閾値Ｖｔｈ０を０．１Ｖ程度に低くし、そのトランジスタの幅Ｗを広くして電流容量を大きくする。一方、ＰＭＯＳトランジスタ９１２の閾値Ｖｔｈｐは通常通りとし、そのトランジスタの幅Ｗは小さくすることでＰＭＯＳトランジスタ９１２による電圧降下量を大きくする。これにより、ＮＭＯＳトランジスタ９１１のドレイン端子とＰＭＯＳトランジスタ９１２のドレイン端子を接続した点から取り出すバイアス電圧ＢＩＡＳを、ＮＭＯＳトランジスタ９１１の閾値Ｖｔｈ０に近い値にすることができる。

（変形例４）
図１５に、変形例４の共通ソースノード駆動回路９２０を示す。図１５の共通ソースノード駆動回路９２０は、ソース端子を接地ノードＶＳＳに接続した閾値ＶｔｈＮのＮＭＯＳトランジスタ９２２と、ドレイン端子をバイアス電圧ＢＩＡＳに接続したＮＭＯＳトランジスタ９２３を用い、ＮＭＯＳトランジスタ９２２のドレイン端子とＮＭＯＳトランジスタ９２３のソース端子の接続点から出力電圧を取り出す。そして、ＮＭＯＳトランジスタ９２３のゲート端子にはインバータ９２４の出力端子を接続し、インバータ９２４の入力端子とＮＭＯＳトランジスタ９２２のゲート端子に入力信号端子ＩＮを接続する。ＮＭＯＳトランジスタ９２３の閾値はロジック用ＭＯＳトランジスタの０．３Ｖ程度の閾値ＶｔｈＮあるいはＲＯＭ用ＭＯＳトランジスタの０．１Ｖ程度の閾値Ｖｔｈ０を用いる。

なお、これらの実施形態ではマスクＲＯＭの例で示したが、同様の構成のＥＥＰＲＯＭ，フラッシュメモリでも応用できる。電気的に書き込める不揮発性メモリの場合は、書き込み回路が付加されるが、読み出し系のシステムに関しては実施形態１から３と同様である。

１・・・半導体記憶装置
１００、１００−０、１００−１５・・・メモリセルアレイ
２００、２００−０、２００−ｍ・・・行デコーダ
２０１・・・前段行デコード回路
２０２・・・バッファ回路
３００、３００−０、３００−ｎ・・・列デコーダ
３０１・・・前段列デコード回路
３０２・・・バッファ回路
４００・・・列ゲート
５００、５００−０、５００−１５・・・センスアンプ
６００・・・制御回路
７００・・・出力バッファ
８００・・・アドレス入力回路
９００・・・論理回路
９０１、９０２、９２０・・・共通ソースノード駆動回路
９１０・・・バイアス電圧発生回路
９１１、９２２、９２３・・・ＮＭＯＳトランジスタ
９１２、９２１・・・ＰＭＯＳトランジスタ
９２４・・・インバータ
ＢＩＴ０、ＢＩＴ１、ＢＩＴ２、ＢＩＴ０−０、ＢＩＴｎ−０、ＢＩＴ０−１５、ＢＩＴｎ−１５・・・列線ノード
ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ０−０、ＣＧｎ−０、ＣＧ０−１５、ＣＧｎ−１５・・・列選択トランジスタ
ＣＯＬ０、ＣＯＬ１、ＣＯＬ２、ＣＯＬｎ・・・列選択ノード
ＣＯＭ、ＣＯＭ０、ＣＯＭ１５・・・共通ノード
Ｄｏｕｔ０、Ｄｏｕｔ１、Ｄｏｕｔ１５・・・出力端子
Ｍ００、Ｍ０１、Ｍ０２，Ｍ１０，Ｍ３０，Ｍ３２、Ｍ００−０，Ｍ０ｎ−０．Ｍ００−１５，Ｍ０ｎ−１５，Ｍｍ０−０，Ｍｍｎ−０，Ｍｍ０−１５，Ｍｍｎ−１５・・・メモリセル
Ｓ（０，１）、Ｓ（２，３）、Ｓ（ｍ−１，ｍ）・・・共通ソースノード
ＳＢ（０，１）、ＳＢ（ｍ−１，ｍ）・・・論理回路の出力信号
ＶＤＤ・・・電源ノード
ＶＳＳ・・・接地ノード
ＷＬｍ、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３・・・行線ノード

Claims (5)

1. メモリセルが縦横にマトリックス状に配列されたメモリセルアレイを有する半導体記憶装置において、
   前記メモリセルの閾値が、他の論理回路を構成するトランジスタの閾値より低く設定され、
   前記メモリセルアレイに行方向に配列するメモリセルのゲート端子が行線ノードに接続され、
   隣り合う２つの行線ノードの集合毎に、他の論理回路より低い閾値のＮＭＯＳトランジスタを用いた共通ソースノード駆動回路により電位を制御される１つの共通ソースノードが設けられ、前記２つの行線ノードの何れかにゲート端子が接続するメモリセルのソース端子が前記共通ソースノードに接続され、
   前記共通ソースノードに係る前記２つの行線ノードの何れにも行デコーダから行選択信号が送信されない場合に、前記共通ソースノード駆動回路が前記共通ソースノードを接地電位から切り離して、前記共通ソースノードにソース端子が接続された前記メモリセルのリーク電流を遮断することを特徴とする半導体記憶装置。
2. メモリセルが縦横にマトリックス状に配列されたメモリセルアレイを有する半導体記憶装置において、
   前記メモリセルの閾値が、他の論理回路を構成するトランジスタの閾値より低く設定され、
   前記メモリセルアレイに行方向に配列するメモリセルのゲート端子が行線ノードに接続され、
   隣り合う２つの行線ノードの集合毎に、他の論理回路より低い閾値のＮＭＯＳトランジスタを用いることで電源電位より低い値の正のバイアス電圧を発生するバイアス電圧発生回路を電源にした共通ソースノード駆動回路により電位を制御される１つの共通ソースノードが設けられ、前記２つの行線ノードの何れかにゲート端子が接続するメモリセルのソース端子が前記共通ソースノードに接続され、
   前記共通ソースノードに係る前記２つの行線ノードの何れにも行デコーダから行選択信号が送信されない場合に、前記共通ソースノード駆動回路が、前記共通ソースノードを接地電位から切り離し、且つ、前記共通ソースノードを、前記バイアス電圧発生回路が発生する、電源電位より低い値の正のバイアス電圧に充電して前記共通ソースノードにソース端子が接続された前記メモリセルのリーク電流を遮断することを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、
   前記他の論理回路より低い閾値のＮＭＯＳトランジスタを用いた共通ソースノード駆動回路が、接地電位より高く電源電位より低い正の電位のバイアス電圧発生回路を電源にし、前記共通ソースノードに係る前記２つの行線ノードの何れにも行デコーダから行選択信号が送信されない場合に、前記共通ソースノード駆動回路が、前記共通ソースノードを接地電位から切り離し、且つ、前記共通ソースノードを前記バイアス電圧発生回路が発生する正のバイアス電圧に充電して前記共通ソースノードにソース端子が接続された前記メモリセルのリーク電流を遮断することを特徴とする半導体記憶装置。
4. 請求項１乃至３の何れか一項に記載の半導体装置において、前記共通ソースノード駆動回路がインバータで構成されることを特徴とする半導体記憶装置。
5. 請求項１乃至４の何れか一項に記載の半導体装置において、前記行デコーダは、前段行デコード回路と、出力端子が前記行線ノードに接続されているバッファ回路が順に接続されて成り、前記集合に属する前記行線ノードに接続する前記行デコーダの前記前段行デコード回路の出力端子が論理回路の入力端子に接続され、前記論理回路の出力端子が前記共通ソースノード駆動回路の入力端子に接続されていることを特徴とする半導体記憶装置。

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