JP2005051732A - 周波数シンセサイザ - Google Patents

Abstract

【課題】 周波数ホッピングする無線システムに好適な周波数シンセサイザを提供すること。
【解決手段】 入力の周波数差に応じた電荷をつぎ込むかあるいは引き抜く位相比較器８及びチャージポンプ回路９と、この電荷を電圧へ変換するローパスフィルタ１１と、この入力電圧に対して出力周波数を変える電圧制御発振器(VCO)１３と、入力の周波数を分周する分周器１４と、VCOの複数の出力周波数に対する入力電圧を保持する電圧保持回路１０とを有する。スイッチ１２により電圧保持回路１０の保持電圧切り替え、出力クロック信号３の周波数を切り替える。
【選択図】図１

Description

本発明は周波数シンセサイザに関し、特に周波数ホッピングに用いられ、高速に周波数を切り替えられる周波数シンセサイザに関する。

従来，この種の周波数シンセサイザは、入力クロック周波数の逓倍の出力クロック信号を発生できることにより用いられる（例えば、非特許文献１）。

1998年，アールエフ・マイクロエレクトロニクス252頁 図８．８ このような第１の従来の周波数シンセサイザの一例を図３５に示す。

図３５に示すように、従来例の周波数シンセサイザは、位相比較器１０２５と、チャージポンプ回路１０２６と、ローパスフィルタ１０２７と、電圧制御発振器(VCO)１０２８と、分周回路１０２９とから構成される。

次に、上記の周波数シンセサイザの動作について説明する。

位相比較器１０２５とチャージポンプ回路１０２６は、入力クロック信号１０２１と分周回路１０２９の出力信号１０２４の周波数差に応じて、ローパスフィルタ１０２７に電荷をつぎ込むか引き抜き、VCO１０２８の入力電圧１０２２は、入力クロック信号１０２１と分周回路１０２９の出力信号１０２４の周波数差が減少する方向にフィードバック制御される。

続いて、VCO１０２８は、入力電圧１０２２により、出力クロック信号１０２３の周波数を変える。そして、入力クロック信号１０２１と分周回路の出力信号１０２４の周波数差が０になったときに、回路は定常状態で動作する。このとき、出力クロック信号１０２３の周波数は、入力クロック信号１０２１の周波数の分周比倍となる。

また、従来の第２の周波数シンセサイザとしては、周波数ω1の入力信号と周波数ω2の入力信号から，ω1±ω2の周波数の出力信号を得られることにより用いられる（例えば、非特許文献２）。

1998年，アールエフ・マイクロエレクトロニクス244頁 図７．４６ このような従来の第２の周波数シンセサイザを、図３６に示す。

図３６に示すように、従来の第２の周波数シンセサイザは、ミキサー１１０３とバンドパスフィルタ１１０５とで構成される。

次に、従来の第２の周波数シンセサイザの動作について説明する。

まず、周波数がω1である第１の入力信号１１０１と、周波数がω2である第２の入力信号１１０２とをミキサー１１０３に入力し、ω1±ω2の周波数のミキサー出力信号１１０４を得る。

次に、このミキサー出力信号１１０４をバンドパスフィルタ１１０５に入力し、ω1+ω2あるいはω1-ω2の以外の信号を除去して、スペクトラムのピークを一つ有するバンドパスフィルタの出力信号１１０６を得る。

また、従来の第３の周波数シンセサイザとしては、出力クロック信号周波数を微調整、及び高速に切り替えられることにより用いられている（例えば、非特許文献３）。

1998年，アールエフ・マイクロエレクトロニクス285〜289頁 図８．４７ このような従来の第３の周波数シンセサイザを、図３７に示す。

図３７に示すように、従来の第３の周波数シンセサイザは、カウンタ回路１２０２及びDA変換回路１２０４で構成される。

次に、従来の第３の周波数シンセサイザの動作について説明する。カウンタ回路１２０２は、入力クロック信号１２０１のクロック数をカウントする。続いて、このカウンタ回路の出力信号１２０３を、DA変換回路１２０４により、デジタル信号からアナログ信号に変換し、出力クロック信号5を発生する。このとき、出力クロック信号１２０５の周期(周波数)は、カウンタ回路の制御信号１２０６により切り替える。

上述した従来の周波数シンセサイザの第１の問題点は、出力クロック信号の周波数を高速に切り替えられないことである。その理由は、分周比を切り替える、あるいは入力クロック信号の周波数を切り替えても、出力クロック信号の周波数が定常状態になるまでに複数回のフィードバック制御が必要となるからである。

また、上述した従来の周波数シンセサイザの第２の問題点は、出力信号の周波数を広帯域に切り替えることができないことである。その理由は、入力信号の周波数を切り替えてミキサーの出力周波数を切り替えても、このミキサーの出力周波数に応じてバンドパスフィルタの中心周波数を切り替えることができないからである。

更に、上述した従来の周波数シンセサイザの第３の問題点は、切り替えられる出力クロック信号の周期の刻み、又は切り替えられる出力クロック信号の周期長の微調整が、入力クロック信号の周期以下にできないことである。その理由は、入力クロック信号のカウント数のみで出力クロック信号の周期が決まるからである。

本発明は上記問題点に鑑みて発明されたものであって、本発明が解決しようとする課題は、出力クロック信号の周波数を高速に切り替える周波数シンセサイザを提供することにある。

また、本発明が解決しようとする課題は、出力信号の周波数を広帯域で切り替えられる周波数シンセサイザを提供することにある。

また、本発明が解決しようとする課題は、切り替えられる出力クロック信号の周期の刻み、又は切り替えられる出力クロック信号の周期長の微調整が、入力クロック信号の周期以下にすることのできる周波数シンセサイザを提供することにある。

上記課題を解決する第１の発明は、周波数シンセサイザであって、
電圧制御発振回路の複数の出力周波数に対応する入力電圧をあらかじめ保持し、これらの電圧を切り替えて、電圧制御発振回路の周波数を切り替えるように構成されていることを特徴とする。

上記課題を解決する第２の発明は、周波数シンセサイザであって、
入力の周波数を分周する分周器と、
入力の周波数差に応じた電荷をつぎ込むか、又は引き抜く位相比較器及びチャージポンプ回路と、
前記電荷を電圧へ変換するローパスフィルタと、
前記電圧に対して出力周波数を変える電圧制御発振器と、
前記電圧制御発振器の複数の出力周波数に対する入力電圧を保持する電圧保持回路と、
前記ローパスフィルタ及び前記電圧保持回路の保持電圧を切り替えるスイッチと
を有することを特徴とする。

上記課題を解決する第３の発明は、周波数シンセサイザであって、
電流制御発振回路の複数の出力周波数に対応する入力電流をあらかじめ保持し、これらの電流を切り替えて電流制御発振回路の周波数を切り替えるように構成されていることを特徴とする。

上記課題を解決する第４の発明は、周波数シンセサイザであって、
入力の周波数を分周する分周器と、
入力の周波数差に応じた電荷をつぎ込むかあるいは引き抜く位相比較器及びチャージポンプ回路と、
前記電荷を電圧へ変換するローパスフィルタと、
前記電圧から電流制御発信器の電流へ変換する電圧電流変換回路と、
前記入力電流に対して出力周波数を変える電流制御発振器と、
電流制御発信器の複数の出力周波数に対する入力電流を保持する電流保持回路と、
ローパスフィルタ及び電流保持回路の保持電流を切り替えるスイッチと
を有することを特徴とする。

上記課題を解決する第５の発明は、周波数シンセサイザであって、
電圧制御発振回路の複数の出力周波数に対応する入力電圧をあらかじめ保持し、これらの電圧を切り替えてフィードバックループにより制御し、電圧制御発振回路の周波数を切り替えるように構成されていることを特徴とする。

上記課題を解決する第６の発明は、周波数シンセサイザであって、
入力の周波数差に応じた電荷をつぎ込むかあるいは引き抜く位相比較器及びチャージポンプ回路と、
前記電荷を電圧へ変換する複数のローパスフィルタと、
前記電圧に対して出力周波数を変える電圧制御発振器と、
入力の周波数を分周する分周器と、
前記ローパスフィルタを切り替えるスイッチと
を有することを特徴とする。

上記課題を解決する第７の発明は、周波数シンセサイザであって、
ミキサーの出力信号のスペクトラムの周波数に応じて、バンドパスフィルタの周波数特性を切り替えることを特徴とする。

上記課題を解決する第８の発明は、周波数シンセサイザであって、
第１の入力信号の周波数と第２の入力信号の周波数との差の周波数の信号及び第１の入力信号の周波数と第２の入力信号の周波数との和の周波数の信号を出力するミキサーと、
前記第２の入力信号の周波数を切り替えるスイッチと、
第１の入力信号の周波数と第２の入力信号の周波数との差の周波数の信号、又は第１の入力信号の周波数と第２の入力信号の周波数との和の周波数の信号に中心周波数を切り替えられるバンドパスフィルタと
を有することを特徴とする。

上記課題を解決する第９の発明は、周波数シンセサイザであって、
第１の入力信号の周波数と第２の入力信号の周波数との差の周波数の信号及び第１の入力信号の周波数と第２の入力信号の周波数との和の周波数の信号を出力するミキサーと、
固定周波数である第１の入力信号の周波数でカットオフ周波数特性を持つハイパスフィルタと、
固定周波数である第１の入力信号の周波数でカットオフ周波数特性を持つローパスフィルタと、
前記第２の入力信号の周波数を切り替えるスイッチと、
前記ハイパスフィルタの出力信号と、前記ローパスフィルタの出力信号とを切り替えるスイッチと
を有することを特徴とする。

上記課題を解決する第１０の発明は、周波数シンセサイザであって、
複数の信号のうちいすれか一つを選択して出力するスイッチと、
入力信号と前記スイッチの出力信号とが入力され、前記入力信号の周波数と前記スイッチの出力信号の周波数との差の周波数の信号と、前記入力信号の周波数と前記スイッチの出力信号の周波数との和の周波数の信号とを出力するミキサーと、
前記ミキサーから出力される差の周波数の信号、又は和の周波数の信号に中心周波数を切り替えられ、いずれか一方の信号を通過させるバンドパスフィルタと
を有することを特徴とする。

上記課題を解決する第１１の発明は、周波数シンセサイザであって、
入力クロック信号から発生した複数の多相クロック信号を、一定の位相刻み間隔で切り替えて出力クロック信号を発生することを特徴とする。

上記課題を解決する第１２の発明は、周波数シンセサイザであって、
入力クロック信号から多相クロック信号を発生する多相クロック信号発生回路と、
この多相クロック信号を選択して出力クロック信号を生成する回路と、
前記多相クロック信号の選択の制御信号を発生する制御回路と
を有することを特徴とする。

上記課題を解決する第１３の発明は、上記第１２の発明において、入力クロック信号の周期を正の整数倍し、多相クロック信号発生回路に出力する分周器を更に有することを特徴とする。

上記課題を解決する第１４の発明は、上記第１２又は第１３の発明において、複数の多相クロック発生回路及びセレクタ回路と、これらの回路の出力クロックを選択するセレクタ回路とを有し、順に多相クロック信号を切り替えていくことを特徴とする。

上記課題を解決する第１５の発明は、上記第１２、１３、１４の発明において、位相刻み間隔を変えて出力クロック信号を発生することを特徴とする。

上記課題を解決する第１６の発明は、周波数シンセサイザであって、
入力クロック信号のサイクルで動作する制御信号により、入力クロック信号の通過または遮断の切り替えあるいは位相の切り替えをすることで信号を発生するとともに、これら複数の信号を演算することで別の信号を発生することを特徴とする。

上記課題を解決する第１７の発明は、周波数シンセサイザであって、
多相クロック信号を入力してより細かい位相刻みで切り替えられるクロック信号を発生する回路と、前記クロック信号のサイクルで制御信号を発生するアキュムレータ回路と、前記クロック信号の通過または遮断を前記制御信号により切り替えるゲート回路とを有する複数のパルス発生回路と、
前記複数のパルス発生回路から出力されるパルスを演算する回路と
を有することを特徴とする。

上述した本発明の周波数シンセサイザによれば、出力クロック信号の周波数を高速に切り替えることができる。

また、上述した本発明の周波数シンセサイザによれば、出力信号の周波数を広帯域で切り替えられることができる。

また、上述した本発明の周波数シンセサイザによれば、切り替えられる出力クロック信号の周期の刻み、又は切り替えられる出力クロック信号の周期長の微調整が、入力クロック信号の周期以下にすることのできる。

また、本発明の周波数シンセサイザは、アキュムレータを各パルス発生回路に内蔵することにより、各パルス発生回路の出力の単純な加算により周波数シンセサイザの出力が得られる。

本発明の周波数シンセサイザは、VCOの複数の出力周波数に対応する入力電圧を保持する電圧保持回路と、これらの電圧及びローパスフィルタの出力電圧を切り替えるスイッチを有する。このような構成を採用し、フィードバック制御を用いずにVCOの入力電圧を切り替えることにより、本発明の目的を達成することができる。

また、本発明の周波数シンセサイザは、バンドパスフィルタの中心周波数を切り替えることにより、本発明の目的を達成することができる。

また、本発明の周波数シンセサイザは、入力クロック信号あるいはこれを分周した信号から多相クロック信号を発生する回路と、これらの多相クロック信号を選択して出力クロック信号を発生する回路と、これらの回路の選択信号を発生する回路を有する。このような構成を採用し、入力クロック信号の周期を複数の多相クロック信号で分割し、これらの刻み時間の分解能を利用することにより、本発明の目的を達成することができる。

本発明の実施例１を図面を参照して詳細に説明する。

図１は、本発明の実施例１を示すブロック図である。

図１に示すように、本発明の実施例１の周波数シンセサイザは、入力クロック信号１と分周回路の出力信号４の周波数差に応じた電荷をつぎ込むかあるいは引き抜く位相比較器８及びチャージポンプ回路９と、この電荷を電圧へ変換するローパスフィルタ１１と、この電圧に対して出力周波数を変える電圧制御発振器（ＶＣＯ）１３と、入力の周波数を分周する分周器１４と、ＶＣＯ１３の複数の出力周波数に対応する入力電圧を保持する電圧保持回路１０と、ローパスフィルタ１１及び電圧保持回路１０の保持電圧を切り替えるスイッチ１２とを有する。

次に、電圧保持回路１０の具体的な構成について、図面を参照して詳細に説明する。

図２は、電圧保持回路１０の回路構成を示すブロック図で、電圧保持回路１０を具体的にした図である。

図２に示すように、電圧保持回路１０は、モニタする電圧５１を入力とする第１のバッファ５２と、第２のバッファ５３と、第３のバッファ５４と、バッファの出力信号を選択する第１のスイッチ５５と、第２のスイッチ５６と、第３のスイッチ５７と、バッファの出力電圧を保持する第１の容量５８と、第２の容量５９と、第３の容量６０とから構成される。

図３は、本発明の実施例１における電圧保持回路１０に用いられるバッファ５２〜５４の具体的な回路図である。図３に示すように、バッファ５２〜５４は、オペアンプ７２のプラス端子に入力電圧７１を、マイナス端子に出力電圧７３を接続して構成される。

次に、上述の構成における動作を、図面を参照して詳細に説明する。

まず、図１において、スイッチ１２をローパスフィルタ１１の出力信号２に切り替えて、位相比較器８とチャージポンプ回路９とＶＣＯ１３と分周回路１４とのループを動作させる。そして、出力クロック信号の周波数が安定するまで、このループを動作させる。このとき、スイッチ１５をオンしてローパスフィルタ１１の出力信号２を電圧保持回路１０に入力する。このとき、例えば第１のスイッチ５５をオンにして、電圧保持回路１０に入力された信号(モニタ電圧５１)が第1のバッファ５２に入力され、モニタ電圧５１の関数となる第１の保持電圧６１が第１の容量５８に保持される。

次に、図１において、入力クロック信号の周波数１あるいは、分周回路１４の分周比を変えて、異なる出力クロック信号の周波数で安定させる。このとき，電圧保持回路１０は、図２において、第１のスイッチ５５をオフにし、第２のスイッチ５６をオンにすることにより、第２の容量５９に保持電圧６２が保持される。

これらの動作を繰り返すことにより、ＶＣＯ１３の周波数に対応した電圧が電圧保持回路１０の各容量に保持される。以上述べた、容量５８、５０、６０への電圧供給動作は、本実施例を使用する送信機あるいは受信機が、送受信動作を中断しているときに行われる。送受信動作時には、スイッチ１２を各保持電圧に切り替えてＶＣＯ１３の入力電圧とすることにより、出力クロック信号３の周波数を切り替える。このとき、スイッチ１５はオフである。

図２において、バッファ５２〜５４はモニタ電圧５１と等しい電圧を出力し、容量５８〜６０に電圧を保持することが好ましい。これは，モニタ電圧５１とバッファの出力電圧に差がある場合、モニタ電圧５１をＶＣＯ１３の入力電圧とした場合と、容量５８〜６０の保持電圧をＶＣＯ１３の入力電圧とした場合とでは、出力クロック信号３の周波数が異なるからである。

また、バッファの入力インピーダンスが大きいことが好ましい。これは、入力インピーダンスが小さいと、モニタ電圧５１が変動するからである。

次に、本発明の周波数シンセサイザの適用例について説明する。

本発明の周波数シンセサイザは、ＶＣＯ１３の複数の出力周波数に対応した電圧を保持し、この電圧を切り替えることにより、高速に周波数を切り替えることができる。

このような本発明の周波数シンセサイザの適用例を、図面を参照して説明する。

図４は、本発明の周波数シンセサイザの適用例を示す図である。本発明の周波数シンセサイザ２１７は、図４に示すような周波数ホッピングする無線システムにおいて有効である。

図４において、アンテナ２１１を介したアンテナ出力信号２１２はロウノイズアンプ(LNA)２１３により増幅され、このLNA出力信号２１４と周波数シンセサイザ２１７の出力クロック信号２１６とを入力として、ミキサー２１５によりミキサー出力信号２１８が発生される。

次に、この周波数シンセサイザ２１７の動作について図面を参照して説明する。

図５は周波数シンセサイザの動作を具体的に示した図である。図５に示すように、周波数シンセサイザ２１７の出力クロック信号２２４は、第1の周波数２２１、第２の周波数２２２、第３の周波数２２３と周波数を切り替える。このとき、クロック信号の周波数は１ＧＨｚ以上であり、切り替わる時間間隔は２０ns以下であった。

本発明の実施例２について図面を参照して詳細に説明する。

図６は、本発明の実施例２における周波数シンセサイザを示すブロック図である。

図６に示すように、実施例２の周波数シンセサイザは、実施例１と比較して、ＶＣＯ１３の代わりに電流制御発振器４４を、電圧保持回路１０の代わりに電流保持回路４２を、更に、ローパスフィルタの出力信号を電流に変換する電圧電流変換回路４１を有する点で異なる。尚、位相比較器３８、チャージポンプ回路３９、ローパスフィルタ４０及び分周器４５は、実施例１における、位相比較器８、チャージポンプ回路９、ローパスフィルタ１１及び分周器１４と同様な構成であるので、詳細な説明は省略する。

次に、実施例２の動作について図面を参照して説明する。

図６に示すように、実施例１と比較して、電流制御発振器４４の複数の出力周波数に対応する電流が、電流保持回路４２により保持される。このとき電流保持回路４２により保持される電流は、実施例１と同じくローパスフィルタ４０を含むループにより出力クロック信号３１の周波数を安定させた後に、電圧電流制御回路４１の出力電流４６をコピーした電流である。例えば、この保持電流が第１の保持電流３３、第２の保持電流３４、第３の保持電流３５であるとすると、スイッチ４３によりこれら保持電流に切り替えて出力クロック信号３６の周波数を切り替える。

本実施例によれば、ＶＣＯではなく、電流制御発振器を用いた場合でも、複数の電流制御発振器の出力周波数に対応した電流を保持し、この電流を切り替えることにより、高速に周波数を切り替えることができる。

本発明の実施例３について図面を参照して詳細に説明する。

図７は、本発明の実施例３の回路構成を示すブロック図である。

図７に示すように、実施例３は、実施例１と比較すると、保持電圧回路１０を持たず、第１のローパスフィルタ８２及び第２のローパスフィルタ８３と、これらを切り替えるスイッチ８６を有する点が異なる。また、ローパスフィルタは複数個であっても良い。

尚、位相比較器９３、チャージポンプ回路９４、ＶＣＯ８８及び分周器９５は、実施例１における、位相比較器８、チャージポンプ回路９、ＶＣＯ８８及び分周器１４と同様な構成であるので、詳細な説明は省略する。

次に、本実施の動作について図面を参照して詳細に説明する。

図７に示すように、スイッチ８６によりローパスフィルタ８２，８３を切り替えて、ローパスフィルタ８２，８３に電圧制御発振器８８の複数の出力周波数に対応する電圧を保持する。例えば、スイッチ８６を切り替えて、第1のローパスフィルタ８２の出力信号８４とＶＣＯ８８の入力信号８７とを接続し、出力クロック信号９０の周波数が定常状態になるまで動作させる。

次に、入力クロック信号９１の周波数あるいは分周回路９５の分周比を切り替えて出力クロック信号９０の周波数を切り替えるとともに、スイッチ８６を切り替えて、第２のローパスフィルタ８３の出力信号８５とＶＣＯ８８の入力信号８７とを接続し、出力クロック信号９０の周波数が定常状態になるまで動作させる。

このようにローパスフィルタに電圧を保持した後に、スイッチ８６を切り替えて、出力クロック信号９０の周波数を切り替える。このとき同時に、ローパスフィルタに電圧を保持したときと等しい出力クロック信号９０の周波数を発生させる入力クロック信号９１の周波数あるいは分周回路９５の分周比を切り替える。

以上の如く、実施例３によれば、電圧制御発振回路の複数の出力周波数に対応した電圧を複数のローパスフィルタに保持させることにより、これらのローパスフィルタを切り替えることにより、高速に周波数切り替えができ、さらにフィードバック制御で動作させることができる。

本発明の実施例４について図面を参照して詳細に説明する。

図８は、本発明の実施例４のブロック図である。

図８に示すように、実施例４の周波数シンセサイザは、ミキサー１１２と、第２の入力信号１１６と第３の入力信号１１７と第４の入力信号１１８と第５の入力信号１１９とを切り替えるスイッチ１１５と、バンドパスフィルタ１２０とから構成される。尚、スイッチ１１５に入力される信号の数は、４以外の複数でも良い。また、第１の入力信号１１１の数が複数であっても良い。

図８において、スイッチ１１５が第２の入力信号１１６を選択する場合、スイッチの出力信号１１４が第２の入力信号１１６となり、ミキサー１１２は、第１の入力信号１１１の周波数と第２の入力信号１１６の周波数との和の周波数の信号、及び第１の入力信号１１１の周波数と第２の入力信号１１６の周波数との差の周波数の信号を出力する。

このとき、バンドパスフィルタ１２０の制御信号１２１によりバンドパスフィルタ１２０の中心周波数を、第１の入力信号１１１の周波数と第２の入力信号１１６の周波数との和の周波数の信号あるいは、第１の入力信号１１１の周波数と第２の入力信号１１６の周波数との差の周波数の信号に切り替える。

これにより、バンドパスフィルタ１２０の中心周波数以外の信号は除去され、出力信号は第１の入力信号１１１の周波数と第２の入力信号１１６の周波数との和の周波数の信号あるいは第１の入力信号１１１の周波数と第２の入力信号１１６の周波数との差の周波数の信号が出力される。この様子を、図９に示す。図９では、第１の入力信号１１１の周波数をｆ_１とし、第２の入力信号１１６の周波数をｆ_２とし、バンドパスフィルタ１２０の中心周波数をｆ_１＋ｆ_２とし、第１の入力信号１１１の周波数と第２の入力信号１１６の周波数との和の周波数の信号が出力される様子を示したものである。

次に、スイッチ１１５が第３の入力信号１１７を選択する場合、バンドパスフィルタの制御信号１２１によりバンドパスフィルタ１２０の中心周波数を、第１の入力信号１１１の周波数と第３の入力信号１１７の周波数との和の周波数の信号あるいは第１の入力信号１１１の周波数と第３の入力信号１１７の周波数との差の周波数の信号に切り替える。

これにより、出力信号は第１の入力信号１１１の周波数と第３の入力信号１１７の周波数との和の周波数の信号、あるいは第１の入力信号１１１の周波数と第３の入力信号１１７の周波数との差の周波数の信号が出力される。

以上のように、ミキサー１１２の出力信号の周波数に合わせて、バンドパスフィルタ１２０の中心周波数を切り替えることにより、出力信号の周波数を広帯域で切り替えられる。

次に、上述した周波数シンセサイザの適用例について説明する。

図１０は上述した周波数シンセサイザの適用例を示す図である。

本発明の周波数シンセサイザ１２１７は、図１０に示すような周波数ホッピングする無線システムにおいて有効である。

図１０において、アンテナ１２１１を通したアンテナ出力信号１２１２はロウノイズアンプ(LNA)１２１３により増幅され、このLNA出力信号１２１４と周波数シンセサイザの出力クロック信号１２１６とを入力としてミキサー１２１５によりミキサー出力信号１２１８が発生される。

本発明の実施例５について図面を参照して詳細に説明する。

図１１は、本発明の実施例５における周波数シンセサイザのブロック図である。

図１１に示すように、実施例５の周波数シンセサイザは、実施例４と比較して、バンドパスフィルタ１２０の代わりとして、ローパスフィルタ１４１及びハイパスフィルタ１４０と、ローパスフィルタ１４１の出力信号１４３とハイパスフィルタ１４０の出力信号１４２とを切り替えるスイッチ１４４とを有する点で異なる。

次に、実施例５の動作について図面を参照して説明する。

図１１において、例えば、スイッチ１３５が第２の入力信号１３６を選択する場合、スイッチの出力信号１３４が第２の入力信号１３６となり、ミキサー１１２には、第１の入力信号１３１と第２の入力信号１３６とが入力される。そして、ミキサー１１２は、第1の入力信号１３１の周波数と第２の入力信号１３６の周波数との和の周波数の信号、及び第１の入力信号１３１の周波数と第２の入力信号１３６の周波数との差の周波数の信号を出力する。

このとき、ハイパスフィルタ１４０のカットオフ周波数を、第１の入力信号１３１にする。これにより、ハイパスフィルタ１４０の出力信号１４２は、第１の入力信号１３１の周波数と第２の入力信号１３６の周波数との和の周波数の信号となる。この様子を、図１２に示す。図１２では、第１の入力信号１３１の周波数をｆ_１とし、第２の入力信号１３６の周波数をｆ_２とし、通過する信号が第１の入力信号１３１の周波数と第２の入力信号１３６の周波数との和の周波数の信号となることを示している。

また、ローパスフィルタ１４１のカットオフ周波数を、第１の入力信号３１にする。これにより、ローパスフィルタ出力信号１４３は第１の入力信号１１１の周波数と第２の入力信号１１６の周波数との差の周波数の信号になる。この様子を、図１３に示す。図１３では、第１の入力信号１３１の周波数をｆ_１とし、第２の入力信号１３６の周波数をｆ_２とし、通過する信号が第１の入力信号１３１の周波数と第２の入力信号１３６の周波数との差の周波数の信号となることを示している。

これらのハイパスフィルタ１４０の出力信号１４２と、ローパスフィルタ１４１の出力信号１４３とを、スイッチ１４４により切り替えることにより出力信号１４５とする。

さらに、スイッチ１３５を切り替えて、第３の入力信号１３７あるいは第４の入力信号１３８あるいは第５の入力信号１３９をミキサー１３２に入力して、各周波数の出力信号１４５を得る。

本実施例によれば、ミキサーの二つの入力信号のうち、固定周波数の信号の周波数に合わせて、ローパスフィルタ及びハイパスフィルタのカットオフ周波数を設定し、ローパスフィルタ及びハイパスフィルタの出力を選択することにより、フィルタの回路規模を小さくできて、出力信号の周波数を広帯域で切り替えることができる。

次に、本発明の実施例６について図面を参照して詳細に説明する。

図１４は本発明の実施例６における周波数シンセサイザのブロック図である。

図１４に示すように、実施例６の周波数シンセサイザは、入力クロック信号４１１の周期を正の整数倍する分周回路４１２と、この分周回路出力信号４１３から多相クロック信号を発生する多相クロック信号発生回路４１４と、これら複数の多相クロック信号４１５から選択して出力クロック信号４１７を発生するセレクタ回路４１６と、多相クロック信号発生回路４１４及びセレクタ回路４１６の制御信号を発生する制御回路４１８(多相クロック信号発生回路の制御信号４２０、セレクタ回路の制御信号４２１)とを含む。

次に、これら各回路ブロックの具体的な構成について説明する。

図１４において、分周回路４１２は、制御信号４０１により入力クロック信号４１１の周期を整数倍に切り替えて、分周回路出力信号４１３を発生する。

図１５は、実施例６の回路構成を示すブロック図で、多相クロック信号発生回路を具体的にした図である。

図１５に示すように、多相クロック信号発生回路４１４は、位相0°の信号４５１と位相90°の信号４５２を入力とし位相0°から90°の信号を発生する位相補間回路４５５と、位相90°の信号４５２と位相180°の信号４５３を入力とし位相90°から180°の信号を発生する位相補間回路４５６と、位相180°の信号53と位相270°の信号４５４を入力とし位相180°から270°の信号を発生する位相補間回路４５７と、位相270°の信号４５４と位相360°(0°)の信号４５１を入力とし位相270°から360°(0°)の信号を発生する位相補間回路４５８とを含む。

このとき、位相0°の信号４５１、位相90°の信号４５２、位相180°の信号４５３、位相270°の信号４５４は、分周回路出力信号４１３から90°、180°、270°づつ位相をずらして発生する。また、これらの信号４５１、４５２、４５３、４５４は、分周回路４１２に生成させることもできる。また、位相補間回路の制御信号４５９により、各位相補間回路の出力位相が切り替わる。

図１６は、多相クロック信号発生回路に用いる位相補間回路を具体的にした図である。

図１６に示すように、位相補間回路は、第１のMOSトランジスタ４８３と第３のMOSトランジスタ４８５のドレイン端に第1の負荷回路４８１を、第２のMOSトランジスタ84と第4のMOSトランジスタ86のドレイン端に第2の負荷回路82を，第１のMOSトランジスタ４８３と第２のMOSトランジスタ４８４のソース端に第１の電流源４８９を、第３のMOSトランジスタ４８５と第４のMOSトランジスタ４８６のソース端に第２の電流源４９０を、第１のMOSトランジスタ４８３と第３のMOSトランジスタ４８５のゲート端に第１の入力信号４８７を、第２のMOSトランジスタ４８４と第４のMOSトランジスタ４８６のゲート端に第２の入力端子４８８を接続し、第１の出力信号４９２及び第２の出力信号４９３を出力する。このとき、電流源の制御信号４９１により、第１の電流源４８９、第２の電流源４９０の電流量を制御し、出力信号の位相が切り替わる。

位相補間回路は、この他にも、二つのCMOSインバータの出力を接続し、各々のインバータの駆動能力を制御することによっても構成できる。また、図１４では４相のクロック信号を入力しているが、４以上の相数のクロック信号を用いても構成できる。

多相クロック発生回路は、この他、複数の遅延回路を直列に接続し、各遅延回路の出力を取り出しても構成できる。

図１４において、セレクタ回路４１６は、制御信号４２０により、複数入力される多相クロック信号から１つの位相のクロック信号を選択し出力する。このとき、選択されたクロック信号に同期して出力クロック信号４１７の値が反転する。

図１４において、多相クロック信号発生回路及びセレクタ回路の制御回路４１８は、出力クロック信号４１７に同期、または非同期なタイミングで制御信号を切り替える。

次に、上述の実施例の動作について図面を参照して詳細に説明する。

図１７は、本実施例の動作を示す図である。

図１７に示すように、入力クロック信号４３１の立ち上がりにより、出力クロック信号４３７の値をロウレベルからハイレベルに反転する。次に、多相クロック信号発生回路４１４により入力クロック信号を１刻み遅延した信号４３２を発生し、この立ち上がりにより出力クロック信号４３７をハイレベルからロウレベルに反転する。このとき、１刻みの遅延時間４４５は、多相クロック信号発生回路４１４が切り替えられる最少の遅延時間である。

さらに、入力クロック信号を２刻み遅延した信号４３３、入力クロック信号を３刻み遅延した信号４３４、入力クロック信号を３刻み遅延した信号４３４、入力クロック信号を４刻み遅延した信号４３５、入力クロック信号を５刻み遅延した信号４３６と１刻みづつ遅延した信号を発生し、各立ち上がりにより出力クロック信号４３７を反転する。

この動作を繰り返すことにより、２刻みの遅延時間と等しい周期４４４の出力クロック信号４３７を得る。

図１８は本実施例の他の動作を示すの図である。

図１８に示すように、入力クロック信号５０１の立ち上がりで出力クロック信号５０６をロウレベルからハイレベルに反転した後、図１７で示した動作と異なり、入力クロック信号を１刻み遅延した信号５０２ではなく入力クロック信号を２刻み遅延した信号５０３を発生し、この立ち上がりにより出力クロック信号５０６をハイレベルからロウレベルに反転する。

また、入力クロック信号を３刻み遅延した信号５０４ではなく入力クロック信号を４刻み遅延した信号５０５を発生し、この立ち上がりにより出力クロック信号５０６を反転する。２刻みずつクロック信号を遅延して、出力クロック動作を反転するこの動作を繰り返すことにより、４刻みの遅延時間と等しい周期５１１３の出力クロック信号５０６を得る。但し、この１刻みの遅延時間５０７は、図１７における遅延時間４４５と等しいとする。

次に、図１４における多相クロック信号発生回路及びセレクタ回路の制御回路４１８の制御信号の動作について図面を参照して詳細に説明する。

図１９は、制御信号の動作を具体的にした図である。

図１９に示すように、位相0°のクロック信号を発生する制御信号４７１を2進4ビット信号”0000”とすると、位相0°から1刻みの位相72増えた位相22.5°のクロック信号を発生する制御信号４７６は”0001”，位相45°のクロック信号を発生する制御信号４７７は”0010”、位相62.5°のクロック信号を発生する制御信号４７８は”0011”、位相90°のクロック信号を発生する制御信号４７３は”0100”、さらには位相180°のクロック信号を発生する制御信号４７４は”1000”、位相270°のクロック信号を発生する制御信号４７５は”1100”となる。

図１５において、この制御信号の上位2ビットが、”00”のときは位相0°から90°の信号を発生する位相補間回路の出力信号４６０を、”01”のときは位相90°から180°の信号を発生する位相補間回路の出力信号４６１を、”10”のときは位相180°から270°の信号を発生する位相補間回路の出力信号４６２を、”11”のときは位相270°から360°(0°)の信号を発生する位相補間回路の出力信号４６３を選択する。

また、下位2ビットの制御信号により、図１５における位相補間回路の位相補間比が決まる。例えば，図１９において、位相45°のクロック信号を発生する制御信号４７７は”0010”であり、これは図１５において、上位2ビット”00”で位相0°から90°の信号を発生する位相補間回路の出力信号４６０を選択し、下位2ビット”10”を位相補間回路の制御信号４５９とすることにより、位相45°のクロック信号を発生する。

また、図２０は本発明の実施例６における制御信号の他の動作を具体的にした図である。

図２０のように、２刻みずつクロック信号を遅延して出力クロック信号５０６を反転する場合、図２０に示すように制御信号は、第１の制御信号５４１”0000”から２刻みクロック信号を遅延する第２の制御信号５４２”0010”へ、第２の制御信号５４２”0010”から２刻みクロック信号を遅延する第３の制御信号５４３”0100”へ、さらにそれぞれ２刻みクロック信号を遅延するように第４の制御信号５４４、第５の制御信号５４５、第６の制御信号５４６、第７の制御信号５４７、第８の制御信号５４８へと切り替わる。

次に、本実施例の効果について説明する。本実施例では、多相クロック信号発生回路により，入力クロック信号の周期の間のタイミングでクロック信号を発生し，これらのクロック信号を選択して出力クロック信号を発生する。このため，出力クロック信号の周期を入力クロック信号の周期以下の分解能で調整できる。

次に、本実施例の効果について図面を参照して説明する。

図２１は、実施例６の効果を示すブロック図である。

図２１に示すような本発明の周波数シンセサイザ１２１７は、周波数ホッピングする無線システムにおいて有効である。

図２１において、アンテナ１２１１を通したアンテナ出力信号１２１２は、ロウノイズアンプ(LNA)１２１３により増幅され、このLNA出力信号１２１４と周波数シンセサイザの出力クロック信号１２１６を入力としてミキサー１２１５によりミキサー出力信号１２１８を発生する。

次に、この周波数シンセサイザ１２１７の動作について図面を参照して説明する。

図２２は、周波数シンセサイザの動作を具体的に示した図である。

図２２に示すように、周波数シンセサイザの出力クロック信号１２２４は、第１の周波数１２２１、第２の周波数１２２２、第３の周波数１２２３と周波数を切り替える。

次に、本発明の実施例７について図面を参照して詳細に説明する。

図２３は、本発明の実施例７の周波数シンセサイザのブロック図である。

図２３に示すように、実施例７の周波数シンセサイザは、実施例６と比較して、分周回路の出力信号５２３を入力とする第１の多相クロック信号発生回路５２４と第１のセレクタ回路５２８、及び第２の多相クロック信号発生回路５２５と第２のセレクタ回路５２９を並列に接続し、第１のセレクタ回路の出力信号５３０と第２のセレクタ回路の出力信号５３１とを選択する第３のセレクタ回路５３２とを有する点で異なる。

次に、本実施例の動作について図面を参照して説明する。

図２３に示すように、第１のセレクタ回路の出力信号５３０が第３のセレクタ回路５３２により選択されているとき、第２の多相クロック発生回路及び第２のセレクタ回路は、制御回路５３４により、次に第3のセレクタ回路132により選択される多相クロック信号を発生する。

本実施例の効果について説明する。

本実施例では、複数の多相クロック発生回路及びセレクタ回路の対を順に制御することにより、制御回路の動作速度を落とすことができる。

次に、本発明の実施例８について図面を参照して詳細に説明する。

図２４は、実施例８の周波数シンセサイザのブロック図である。

図２４に示すように、実施例８の周波数シンセサイザは、実施例６に加え、乱数発生回路５９２を有する点が異なる。

次に、本実施例の動作について図面を参照して詳細に説明する。

図２５は、本発明の実施例８の動作を示した図である。

図２５に示すように、乱数発生回路の出力信号５９３により異なる位相刻み間隔に切り替える。

図２５において、第１の制御信号５５１から第２の制御信号５５２へ切り替わるときと、第２の制御信号５５２から第３の制御信号５５３へ切り替わるときと、第４の制御信号５５４から第５の制御信号５５５へ切り替わるときと、第５の制御信号５５５から第６の制御信号５５６へ切り替わるときと、第７の制御信号５５７から第８の制御信号５５８へ切り替わるときと、第８の制御信号５５８から第９の制御信号５５９へ切り替わるときとは２刻みの位相遅延であるのに対し、第３の制御信号５５３から第４の制御信号５５４へ切り替わるときと、第６の制御信号５５６から第７の制御信号５５７へ切り替わるときとは１刻みの位相遅延である。

次に、本実施例の効果について図面を参照して説明する。

図２６は、本実施例の効果を示す図である。

図２６に示すように、乱数発生回路により第１の位相刻み間隔と第２の位相刻み間隔とを切り替えることで、第１の固定刻み間隔で動作したときの出力クロック信号のスペクトラム５６２と第２の固定刻み間隔で動作したときの出力クロック信号のスペクトラム５６３との間の任意の周波数に乱数発生回路により、刻みを変動したときの出力クロック信号のスペクトラム５６３を発生できる。尚、縦軸はスペクトラム強度軸５６０、横軸は周波数軸５６１である。

次に、本発明の実施例９について図面を参照して詳細に説明する。

図２７は本発明の実施例９のブロック図である。

図２７に示すように、実施例９は、入力クロック信号６１１から多相クロック信号を発生する多相クロック信号発生回路６１２と、これら複数の多相クロック信号６１３から選択して出力クロック信号６１４を発生するセレクタ回路６１５と、多相クロック信号発生回路６１２及びセレクタ回路６１５の制御信号を発生する制御回路６１６（多相クロック信号発生回路の制御信号６１７、セレクタ回路の制御信号６１８）とから構成される。

次に、これら各回路ブロックの具体的な回路構成について説明する。

図２８は、多相クロック信号発生回路６１２と、セレクタ回路６１５と、制御回路６１６の具体的な回路構成図である。

図２８に示すように、多相クロック信号発生回路６１２は、位相0°の信号６５１と位相90°の信号６５２を入力とし位相0°から90°の信号６６１を発生する位相補間回路６５５と、位相90°の信号６５２と位相180°の信号６５３を入力とし位相90°から180°の信号６６２を発生する位相補間回路６５６と、位相180°の信号６５３と位相270°の信号６５４を入力とし位相180°から270°の信号６６３を発生する位相補間回路６５７と、位相270°の信号６５４と位相360°(0°)の信号６５１を入力とし位相270°から360°(0°)の信号６６４を発生する位相補間回路６５８とから構成される。

このとき、位相0°の信号６５１、位相90°の信号６５２、位相180°の信号６５３、位相270°の信号６５４は、入力クロック信号６１１から90°、180°、270°づつ位相をずらして発生させる。また、位相補間回路の制御信号６１７により、各位相補間回路６５５〜６１７の出力位相が切り替わる。

図２９は、多相クロック信号発生回路６１２に用いる位相補間回路６５５〜６１７を具体的にした図である。

図２９に示すように、位相補間回路６５５〜６１７は、第１のMOSトランジスタ６８３と第３のMOSトランジスタ６８５のドレイン端に第１の負荷回路６８１を、第２のMOSトランジスタ６８４と第４のMOSトランジスタ６８６のドレイン端に第２の負荷回路６８２を、第１のMOSトランジスタ６８３と第２のMOSトランジスタ６８４のソース端に第１の電流源６８９を、第３のMOSトランジスタ６８５と第４のMOSトランジスタ６８６のソース端に第２の電流源６９０を、第１のMOSトランジスタ６８３と第３のMOSトランジスタ６８５のゲート端に第１の入力信号６８７を、第２のMOSトランジスタ６８４と第４のMOSトランジスタ６８６のゲート端に第２の入力端子６８８を接続し、第１の出力信号６９２及び第２の出力信号６９３を出力する。このとき、電流源の制御信号６９１により、第１の電流源６８９、第２の電流源６９０の電流量を制御し、出力信号の位相が切り替わる。

位相補間回路は、この他にも、二つのCMOSインバータの出力を接続し、各々のインバータの駆動能力を制御することによっても構成できる。

また、図２８では４相のクロック信号を入力しているが、４以上の相数のクロック信号を用いても構成できる。

また、多相クロック発生回路はこの他、複数の遅延回路を直列に接続し、各遅延回路の出力を取り出しても構成できる。

次に、多相クロック信号発生回路６１２及びセレクタ回路６１５を制御する制御回路６１６の制御信号の動作について図面を参照して詳細に説明する。

図３０は、制御回路６１６の制御信号を説明する為の図である。

図３０に示すように、位相0°のクロック信号を発生する制御信号６７１を2進4ビット信号”0000”とすると、位相0°から１刻みえた位相22.5°のクロック信号を発生する制御信号６７６は”0001”、位相45°のクロック信号を発生する制御信号６７７は”0010”、位相62.5°のクロック信号を発生する制御信号６７８は”0011”、位相90°のクロック信号を発生する制御信号６７３は”0100”、さらには位相180°のクロック信号を発生する制御信号
６７４は”1000”、位相270°のクロック信号を発生する制御信号６７５は”1100”となる。

図３０において、この制御信号の上位2ビットが、”00”のときは位相0°から90°の信号を発生する位相補間回路の出力信号６６１を、”01”のときは位相90°から180°の信号を発生する位相補間回路の出力信号６６２を、”10”のときは位相180°から270°の信号を発生する位相補間回路の出力信号６６３を、”11”のときは位相270°から360°(0°)の信号を発生する位相補間回路の出力信号６６４を選択する。

また、下位２ビットの制御信号により、位相補間回路の位相補間比が決まる。例えば、図３０において、位相45°のクロック信号を発生する制御信号６７７は”0010”であり、これは、上位２ビット”00”で位相0°から90°の信号を発生する位相補間回路６６５の出力信号６６１を選択し、下位２ビット”10”を位相補間回路の制御信号６１７とすることにより、位相45°のクロック信号を発生する。

また、２刻みずつクロック信号を遅延する場合、制御信号は、第１の制御信号６７１”0000”から２刻みクロック信号を遅延する第２の制御信号６７７”0010”へ、第２の制御信号６７７”0010”から２刻みクロック信号を遅延する第３の制御信号６７３”0100”へ、さらにそれぞれ2刻みクロック信号を遅延するように切り替わる。

次に、図２８及び図３１を参照しながら、実施例９の動作について説明する。

図３１は実施例９の動作を説明する為の図であり、１刻みで入力クロック信号の位相をずらす場合のタイムチャートである。尚、図３１のタイムチャートにおいて、１刻みの位相は22.5°としている。また、図３１の場合では、入力クロック信号の立ち上がりの位相をずらし、立ち下がり信号を無視しているが、立ち下がりと立ち上がりの役割を逆にしても良い。

図３１において、0°のクロック信号６５１は、周期Ｔ_０をもち、常に0°の位相で立ち上がる信号である。

最初に、図３１の左端でセレクタ６１５の制御信号６１８が"00"、位相補間回路の制御信号６１７が"01"に切り替わっているとする。このときセレクタ６１５は、22.5°の信号である0〜90°の位相補間回路６５５の出力信号６６１を選択する。この0〜90°の位相補間回路６５５の出力信号６６１の立ち上がり信号により、セレクタ６１５の出力信号６１４は、立ち上がり信号を出力する。尚、このセレクタは、その出力段に、モノステーブルマルチレータを内蔵しており、このモノステーブルマルチレータは、選択された信号の立ち上がりから、短い時間だけハイレベルとなるパルスを、信号６１４として出力する。

また、制御回路６１６に"0001"を加算することにより、セレクタ６１５の制御信号６１８、位相補間回路の位相補間比の制御信号６１７を"01"から"10"に切り替えて、0〜90°の位相補間回路６５５の出力信号６６１の位相を1刻みずらして45°の信号へ切替える。このとき、セレクタ６１５は、そのまま0〜90°の位相補間回路６５５の出力信号６６１を選択している．
続いて、同様に0〜90°の位相補間回路６５５の出力信号６６１の立ち上がり信号により、セレクタ６１５の出力信号６１４は立ち上がりを出力するとともに、位相補間回路の位相補間比の制御信号６１７を"10"から"11"に切り替えて、0〜90°の位相補間回路６５５の出力信号６６１の位相を１ずつずらして67.5°の信号とする。

そして、次に0〜90°の位相補間回路６５５の出力信号６６１の立ち上がり信号が来ると、これまで変化しなかったセレクタ６１５の制御信号６１８が"00"から"01"へと切り替わり、セレクタ６１５は0〜90°における位相補間回路６５５の出力信号６６１から90°〜180°における位相補間回路６５６の出力信号６６２へ切り替わる。

また、位相補間回路の位相補間比の制御信号６１７は"00"であるから、90°〜180°の位相補間回路６５６の出力信号６６２は90°の信号となる。このとき、セレクタ６１５の出力信号６１４の立ち上がりから1周期内にある、90°〜180°の位相補間回路６５６の出力信号６６２は出力しない。以下、前述と同様に動作する。

次に、２刻みで入力クロック信号の位相をずらす場合の動作について説明する。

図３２は実施例９の動作を説明する為の図であり、２刻みで入力クロック信号の位相をずらす場合のタイムチャートである。尚、図３２のタイムチャートにおいて、２刻みの位相は45°としている。また、図３２の場合では、入力クロック信号の立ち上がりの位相をずらし、立ち下がり信号を無視しているが、立ち下がりと立ち上がりの役割を逆にしても良い。

図３２において、最初に、図３２の左端でセレクタ６１５の制御信号６１８が"00"に、位相補間回路の位相補間比の制御信号６１７が"10"に切り替わっているとする。

このとき、セレクタ６１５は45°の信号である0〜90°の位相補間回路６５５の出力信号６６１を選択している。この0〜90°の出力信号６６１の立ち上がり信号により、図３１の動作と同じく、セレクタ６１５の出力信号６１４は立ち上がり信号を出力する。

また、制御回路６１６には"0010"を加算することにより、セレクタ６１５の制御信号６１８を"01"に、位相補間回路の位相補間比の制御信号６１７を"00"に切り替える。

セレクタ６１５の制御信号６１８により、セレクタ６１５は0〜90°の位相補間回路６５５の出力信号６６１から90°〜180°の位相補間回路６５６の出力信号６６２に切り替わる。

また、位相補間回路の位相補間比の制御信号６１７により、90°〜180°の位相補間回路６５６の出力信号６６２は90°の信号となる。以下、前述と同様に動作する。

本発明の実施例１０を説明する。

図３３は、実施例１０の周波数シンセサイザのブロック図である。

図３３に示すように、実施例１０の周波数シンセサイザは、実施例９に加え、分周回路８１０を有する点が異なる。

分周回路８１０を有することにより、多相クロック信号発生回路６１２に入力される入力信号８１１を、入力クロック信号６１１とは異なる複数の信号に分周することができるので、実施例９と比べて多くの種類の出力信号が得られる。

本発明の実施例１１を説明する。

図３４は、実施例１１の周波数シンセサイザのブロック図である。

図３４に示すように、実施例１１の周波数シンセサイザは、実施例９及び実施例１０に加え、複数の多相クロック信号発生回路６１２_１〜６１２_ｎと、複数のセレクタ６１５_１から６１５_ｎと、セレクタ８２１とを有する点が異なる。

多相クロック信号発生回路及びセレクタを複数にすることにより、入力クロック信号よりも、短い周期の信号を生成することができる。

本発明の実施例１２を説明する。

図３８は、実施例１２の周波数シンセサイザのブロック図である。

図３８に示すように、実施例１２の周波数シンセサイザは、４相クロック（０°，９０°，１８０°，２７０°）２１０１〜２１０４を入力信号とする第１〜４のパルス発生回路２１０５〜２１０８と、これらパルス発生回路の出力２１２０〜２１２３を足し合わせる加算回路２１２４とで構成される。

第１のパルス発生回路２１０５は、位相補間回路２１０９とアキュムレータ２１１０とゲート回路２１１１とで構成される。第２から第４のパルス発生回路も同様である。パルス発生回路では、位相補間回路２１０９に隣接位相のクロック、ここでは０°と９０°のクロックが入力される。

位相補間回路では、アキュムレータからの制御信号２１１４のうち最下位ビット２１１５の値により、出力２１１２〜２１１３の位相が切り替えられる。但し、２１１２と２１１３は差動信号である。

アキュムレータでは、通常、位相補間回路の出力の１サイクル毎に３ビットの制御信号２１１８の値を加算して蓄積していくとともに、１ビット付加して４ビット出力する。アキュムレータは“１１１”まで値を蓄積できるが、あるサイクルでオーバフローすると、前記付加した１ビットの値が変化して加算を停止する。そして、次サイクルで前記１ビットの値をオーバフロー前の値に再び戻すことで、次オーバフローまで同様に加算を行う。アキュムレータの４ビット出力２１１４のうち、上位３ビット２１１６〜２１１７はゲート回路の制御信号に、また先に述べたように最下位ビット２１１５は位相補間回路の制御信号に用いられる。最上位ビット２１１６は、前記オーバフローにより値を変化するビットである。

ゲート回路では、２ビットのアキュムレータからの制御信号２１１７がある一意の値と等しくかつオーバフローしていないとき、位相補間回路の出力２１１３を通す。逆にこの条件以外では、位相補間回路の出力２１１３を通さない。前記一意の値は、第１から第４のパルス発生回路中の各ゲート回路においてそれぞれ異なる。

リセット信号２１１９により、全てのアキュムレータの値をリセット、つまり同一の値に変更する。通常、この値は“０”である。

次に、具体的な動作について図面を参照しながら説明する。

図３９は第１から第４のパルス発生回路２１０５〜２１０８中の位相補間回路の出力位相を示したベクトル図である。

図３９に示すように、前記位相補間回路の出力位相は３ビット、つまり８つの状態を遷移する。前記位相補間回路の出力位相０°〜３１５°２２０１〜２２０８は、それぞれ“０００”から“１１１”までのバイナリコードの値で示される。ただし、バイナリコードではなく、グレイコード等を用いてもよい。

図４０は実施例１２の周波数シンセサイザにおいて、制御信号２１１８が“０１１”で、アキュムレータからの制御信号２１１７が“００”のときゲート回路２１１１が位相補間回路の出力２１１３を通す場合のパルス発生回路のタイムチャート図である。ただし、このタイムチャート図では，パルス発生回路出力２３０７の立ち上がりの位相を切り替える場合について説明する。立下りの位相を切り替える場合も同様である。

図４０に示すように、リセット信号２３０１が“１”のとき、つまり時刻２３５１〜２３５３までの間、アキュムレータ出力２３０２〜２３０４は常に“０”である。ただし、アキュムレータ出力２３０２は前記オーバフローにより値を変化するビット、アキュムレータ出力２３０３は前記アキュムレータからの制御信号２１１７の２ビット、出力２３０４は前記位相補間回路の制御信号の１ビットである。また、これら４ビットは、最上位ビットから最下位ビットへ順に対応するので、例えば、アキュムレータ出力２３０２は最上位ビットと等しい。このとき、アキュムレータの出力２３０３は“００”であるため、ゲート開閉信号２３０５が“１”となり、位相補間回路の出力２３０６がそのままパルス発生回路出力２３０７となって、つまり位相０°，２２０１を出力する。ただし、ゲート開閉信号２３０５は、アキュムレータ出力２３０２〜２３０３により状態が決定する信号である。

次に、リセット信号が“０”のとき、つまり時刻２３５３〜２３７７までの間、アキュムレータ出力は、位相補間回路出力２３０７の立ち下がり時刻で変化する。時刻２３５７に、アキュムレータには“０１１”が加算され、アキュムレータ出力２３０３は“００”から“０１”へ、またアキュムレータ出力２３０４は“０”から“１”へ変化する。アキュムレータ出力２３０４により、位相補間回路出力２３０７の立ち上がりは、時刻２３５９つまり０°の位相から、時刻２３５９と時刻２３６０の中間つまり４５°の位相に切り替わる。同様に位相補間回路出力２３０７の立下りの位相も時刻２３６１と時刻２３６２の中間に切り替わる。このとき、アキュムレータ出力２３０３は“００”と異なるため、ゲート開閉信号２３０５は“１”から“０”となって、位相補間回路出力２３０６はゲート回路を通過しない、つまりパルス発生回路出力２３０７は“０”である。時刻２３６１と時刻２３６２の中間もアキュムレータに“０１１”が加算され、同様に動作する。

時刻２３６５には前記オーバフローが発生するため、アキュムレータ出力２３０３は“１１”から“００”へ、またアキュムレータ出力２３０４は“０”から“１”へ、さらにアキュムレータ出力２３０２は“０”から“１”へ変化する。アキュムレータ出力２３０４により、位相補間回路出力２３０７の立ち上がりは、時刻２３６７つまり０°の位相から、時刻２３６７と時刻２３６８の中間つまり４５°の位相に切り替わる。このとき、アキュムレータ出力２３０３は“００”であるものの、アキュムレータ出力２３０２が“１”であるため、ゲート開閉信号２３０５は“０”のままである。このため、位相補間回路出力２３０６はゲート回路を通過しない。

次の位相補間回路の出力の立ち下がりの時刻、時刻２３６９と時刻２３７０の中間では、アキュムレータ出力２３０３〜２３０４は変化しないが、アキュムレータ出力２３０２は“１”から“０”へと戻る。これにより、ゲート開閉信号２３０５が“０”から“１”へ変化することで、位相補間回路出力２３０６がゲート回路を通過して位相４５°を出力する。

この他残り３つのパルス発生回路は、前記アキュムレータからの２ビットの制御信号がそれぞれ“０１”，“１０”，“１１”のときゲート回路が位相補間回路の出力を通すパルス発生回路である。これらパルス発生回路も、ゲート回路が位相補間回路の出力を通す２ビットの制御信号が異なる以外は同様に動作する。

図４１は実施例１２の周波数シンセサイザにおいて、制御信号２１１８が“０１１”で、パルス発生回路の出力２１２０〜２１２３及び出力２１２５のタイムチャート図である。前記アキュムレータからの２ビットの制御信号がそれぞれ“０１”，“１０”，“１１”のときゲート回路が位相補間回路の出力を通すパルス発生回路が、それぞれ２５０１〜２５０４に対応する。但し、第１〜４のパルス発生回路２１０５〜２１０８と前記２ビットの制御信号の順番の組み合わせは一意ではない。尚、時刻２５５１〜２５７７は、それぞれ時刻２３５１〜２３７７と同一時刻である。

時刻２５５１〜２５５７までの間は、パルス発生回路出力２５０１だけ値が変化して、残りのパルス発生回路出力２５０２〜２５０４は“０”であるため、加算した結果はパルス発生回路出力２５０１が加算回路出力２５０５となって、つまり位相０°を出力する。同様に、一つのパルス発生回路出力のみが値を変化させるため、加算出力にはすべてのパルス発生回路出力２５０２〜２５０４の変化が出力される。パルス発生回路の出力２５０２において、時刻２５６０と時刻２５６１の中間で立ち上がりを、つまり位相１３５°，０１１を出力する。また、パルス発生回路の出力２５０４において、時刻２５６６に位相２７０°，１１０を出力し、さらにパルス発生回路の出力２５０１において、時刻２５７１と時刻２５７２の中間に位相４５°，００１を出力する。つまり，位相が１３５°すなわち“０１１”づつ切り替わる。

時刻２５５５から時刻２５７７までの周期は、時刻２５５１から時刻２５５５までの周期つまり入力クロック２１０１〜２１０４の周期の１１／８倍となる。よって、時刻２５５５から時刻２５７７までの周波数は、入力クロックの周波数の８／１１である。制御信号２１１８の値によりこの周波数が切り替わる。

次に、前記周波数シンセサイザを一般化した回路について説明する。

図４２は、オーバフローのビットを含まないゲート回路の制御信号のビット数がM、位相補間回路の制御信号のビット数がNのときの実施例１２の周波数シンセサイザのブロック図である。

図４２に示すように、M相クロック２００１〜２００５を入力信号とするMコのパルス発生回路２１０６〜２１０９と、これらパルス発生回路の出力を足し合わせる加算回路２０１３とで構成される。図３８は、M＝２，N＝１の場合に相当する。但し、Mは前記制御信号のビット数と等しい。

この周波数シンセサイザの出力の周波数は，数１で表される。

但し、ｆ_OUTは出力の周波数，ｆ_REFは入力の周波数、Mはオーバフローのビットを含まないゲート回路の制御信号のビット数、Nは位相補間回路の制御信号のビット数、Pはアキュムレータへ加算する制御信号の値である。

次に、アキュムレータ２０１１の具体的な構成について図面を参照しながら説明する。

図４３は実施例１２の周波数シンセサイザにおいて、アキュムレータ２０１１の構成を具体的にしたブロック図である。

図４３に示すように、M＋N＋１ビットの全加算器２４０１と、全加算器の結果の値を保持するレジスタ２４０２と、レジスタの最上位ビット（オーバフロービット）２０４５の値に応じて前記制御信号の値Pまたは“０”，２０４８と２０４９を選択するセレクタ回路２４０３とから構成される。但し、M，Nはそれぞれ前記のビット数である。

レジスタでは、位相補間回路の出力２４０４のサイクル毎に、全加算器の出力２４１０を取り込んで次サイクルまで値を保持する。

全加算器では、最上位ビットが０のとき、レジスタに保持された値２４０５，２４０６と、前記制御信号の値Pとを加算する。一方、オーバフローしたときには最上位ビットが１に変化することでセレクタ回路は“０”を選択し、全加算器で入力される。

以上の如く、本実施例１２では、アキュムレータを各パルス発生回路に内蔵することにより、各パルス発生回路の出力の単純な加算により周波数シンセサイザの出力が得られる。

上述した本発明は、出力クロック信号の周波数を高速に切り替える必要のある周波数シンセサイザに適用することができる。

また、上述した本発明は、出力信号の周波数を広帯域で切り替える必要のある周波数シンセサイザに適用することができる。

また、上述した本発明は、切り替えられる出力クロック信号の周期の刻み、又は切り替えられる出力クロック信号の周期長の微調整が、入力クロック信号の周期以下にする必要のある周波数シンセサイザに適用することができる。

更に、本発明が適用された周波数シンセサイザは、周波数ホッピングする無線システムにおいて特に有効である。

図１は本発明の実施例１における周波数シンセサイザのブロック図である。

図２は電圧保持回路１０の回路構成を示すブロック図である。

図３は本発明の実施例１における電圧保持回路１０に用いられるバッファ５２〜５４の具体的な回路図である。

図４は本発明の周波数シンセサイザの適用例を示す図である。

図５は周波数シンセサイザの動作を具体的に示した図である。

図６は、本発明の実施例２における周波数シンセサイザを示すブロック図である。

図７は本発明の実施例３の回路構成を示すブロック図である。

図８は本発明の実施例４における周波数シンセサイザのブロック図である。

図９はバンドパスフィルタ１２０を説明する為の図である。

図１０は周波数シンセサイザの適用例を示す図である。

図１１は本発明の実施例５における周波数シンセサイザのブロック図である。

図１２はハイパスフィルタ１４０を説明する為の図である。

図１３はローパスフィルタ１４１を説明する為の図である。

図１４は本発明の実施例６における周波数シンセサイザのブロック図である。

図１５は多相クロック信号発生回路を具体的にした図である。

図１６は多相クロック信号発生回路に用いる位相補間回路を具体的にした図である。

図１７は実施例６の動作を示す図である。

図１８は実施例６の他の動作を示すの図である。

図１９は制御信号の動作を具体的にした図である。

図２０は本発明の実施例６における制御信号の他の動作を具体的にした図である。

図２１は実施例６の効果を示すブロック図である。

図２２は実施例６の周波数シンセサイザの動作を具体的に示した図である。

図２３は本発明の実施例７の周波数シンセサイザのブロック図である。

図２４は実施例８の周波数シンセサイザのブロック図である。

図２５は本発明の実施例８の動作を示した図である。

図２６は実施例８の効果を示す図である。

図２７は本発明の実施例９のブロック図である。

図２８は多相クロック信号発生回路６１２と、セレクタ回路６１５と、制御回路６１６の具体的な回路構成図である。

図２９は多相クロック信号発生回路６１２に用いる位相補間回路６５５〜６１７を具体的にした図である。

図３０は制御回路６１６の制御信号を説明する為の図である。

図３１は実施例９の動作を説明する為の図であり、１刻みで入力クロック信号の位相をずらす場合のタイムチャートである。

図３２は実施例９の動作を説明する為の図であり、２刻みで入力クロック信号の位相をずらす場合のタイムチャートである。

図３３は実施例１０の周波数シンセサイザのブロック図である。

図３４は実施例１１の周波数シンセサイザのブロック図である。

図３５は従来の第１の周波数シンセサイザのブロック図である。

図３６は従来の第２の周波数シンセサイザのブロック図である。

図３７は従来の第３の周波数シンセサイザのブロック図である。

図３９は実施例１２の周波数シンセサイザのブロック図である。

図３９は第１〜４のパルス発生回路２１０５〜２１０８中の位相補間回路の出力位相を示したベクトル図である。

図４０は実施例１２の周波数シンセサイザにおいて、制御信号２１１８が“０１１”で、アキュムレータからの制御信号２１１７が“００”のときゲート回路２１１１が位相補間回路の出力２１１３を通す場合のパルス発生回路のタイムチャート図である。

図４１は実施例１２の周波数シンセサイザにおいて、制御信号２１１８が“０１１”で、パルス発生回路の出力２１２０〜２１２３及び出力２１２５のタイムチャート図である。

図４２は、オーバフローのビットを含まないゲート回路の制御信号のビット数がM，位相補間回路の制御信号のビット数がNのときの実施例１２の周波数シンセサイザのブロック図である。

図４３は実施例１２の周波数シンセサイザにおいて、アキュムレータ２０１１の構成を具体的にしたブロック図である。

符号の説明

８ 位相比較器
９ チャージポンプ回路
１０ 電圧保持回路
１１ ローパスフィルタ
１２ スイッチ
１３ 電圧制御発振器（ＶＣＯ）
１４ 分周器

Claims (17)

1. 周波数シンセサイザであって、
   電圧制御発振回路の複数の出力周波数に対応する入力電圧をあらかじめ保持し、これらの電圧を切り替えて、電圧制御発振回路の周波数を切り替えるように構成されていることを特徴とする周波数シンセサイザ。
2. 周波数シンセサイザであって、
   入力の周波数を分周する分周器と、
   入力の周波数差に応じた電荷をつぎ込むか、又は引き抜く位相比較器及びチャージポンプ回路と、
   前記電荷を電圧へ変換するローパスフィルタと、
   前記電圧に対して出力周波数を変える電圧制御発振器と、
   前記電圧制御発振器の複数の出力周波数に対する入力電圧を保持する電圧保持回路と、
   前記ローパスフィルタ及び前記電圧保持回路の保持電圧を切り替えるスイッチと
   を有することを特徴とする周波数シンセサイザ。
3. 周波数シンセサイザであって、
   電流制御発振回路の複数の出力周波数に対応する入力電流をあらかじめ保持し、これらの電流を切り替えて電流制御発振回路の周波数を切り替えるように構成されていることを特徴とする周波数シンセサイザ。
4. 周波数シンセサイザであって、
   入力の周波数を分周する分周器と、
   入力の周波数差に応じた電荷をつぎ込むかあるいは引き抜く位相比較器及びチャージポンプ回路と、
   前記電荷を電圧へ変換するローパスフィルタと、
   前記電圧から電流制御発信器の電流へ変換する電圧電流変換回路と、
   前記入力電流に対して出力周波数を変える電流制御発振器と、
   電流制御発信器の複数の出力周波数に対する入力電流を保持する電流保持回路と、
   ローパスフィルタ及び電流保持回路の保持電流を切り替えるスイッチと
   を有することを特徴とする周波数シンセサイザ。
5. 周波数シンセサイザであって、
   電圧制御発振回路の複数の出力周波数に対応する入力電圧をあらかじめ保持し、これらの電圧を切り替えてフィードバックループにより制御し、電圧制御発振回路の周波数を切り替えるように構成されていることを特徴とする周波数シンセサイザ。
6. 周波数シンセサイザであって、
   入力の周波数差に応じた電荷をつぎ込むかあるいは引き抜く位相比較器及びチャージポンプ回路と、
   前記電荷を電圧へ変換する複数のローパスフィルタと、
   前記電圧に対して出力周波数を変える電圧制御発振器と、
   入力の周波数を分周する分周器と、
   前記ローパスフィルタを切り替えるスイッチと
   を有することを特徴とする周波数シンセサイザ。
7. 周波数シンセサイザであって、
   ミキサーの出力信号のスペクトラムの周波数に応じて、バンドパスフィルタの周波数特性を切り替えることを特徴とする周波数シンセサイザ。
8. 周波数シンセサイザであって、
   第１の入力信号の周波数と第２の入力信号の周波数との差の周波数の信号及び第１の入力信号の周波数と第２の入力信号の周波数との和の周波数の信号を出力するミキサーと、
   前記第２の入力信号の周波数を切り替えるスイッチと、
   第１の入力信号の周波数と第２の入力信号の周波数との差の周波数の信号、又は第１の入力信号の周波数と第２の入力信号の周波数との和の周波数の信号に中心周波数を切り替えられるバンドパスフィルタと
   を有することを特徴とする周波数シンセサイザ。
9. 周波数シンセサイザであって、
   第１の入力信号の周波数と第２の入力信号の周波数との差の周波数の信号及び第１の入力信号の周波数と第２の入力信号の周波数との和の周波数の信号を出力するミキサーと、
   固定周波数である第１の入力信号の周波数でカットオフ周波数特性を持つハイパスフィルタと、
   固定周波数である第１の入力信号の周波数でカットオフ周波数特性を持つローパスフィルタと、
   前記第２の入力信号の周波数を切り替えるスイッチと、
   前記ハイパスフィルタの出力信号と、前記ローパスフィルタの出力信号とを切り替えるスイッチと
   を有することを特徴とする周波数シンセサイザ。
10. 周波数シンセサイザであって、
    複数の信号のうちいすれか一つを選択して出力するスイッチと、
    入力信号と前記スイッチの出力信号とが入力され、前記入力信号の周波数と前記スイッチの出力信号の周波数との差の周波数の信号と、前記入力信号の周波数と前記スイッチの出力信号の周波数との和の周波数の信号とを出力するミキサーと、
    前記ミキサーから出力される差の周波数の信号、又は和の周波数の信号に中心周波数を切り替えられ、いずれか一方の信号を通過させるバンドパスフィルタと
    を有することを特徴とする周波数シンセサイザ。
11. 周波数シンセサイザであって、
    入力クロック信号から発生した複数の多相クロック信号を、一定の位相刻み間隔で切り替えて出力クロック信号を発生することを特徴とする周波数シンセサイザ。
12. 周波数シンセサイザであって、
    入力クロック信号から多相クロック信号を発生する多相クロック信号発生回路と、
    この多相クロック信号を選択して出力クロック信号を生成する回路と、
    前記多相クロック信号の選択の制御信号を発生する制御回路と
    を有することを特徴とする周波数シンセサイザ。
13. 入力クロック信号の周期を正の整数倍し、多相クロック信号発生回路に出力する分周器を更に有することを特徴とする請求項１２に記載の周波数シンセサイザ。
14. 複数の多相クロック発生回路及びセレクタ回路と、これらの回路の出力クロックを選択するセレクタ回路とを有し、順に多相クロック信号を切り替えていくことを特徴とする請求項１２又は請求項１３に記載の周波数シンセサイザ。
15. 位相刻み間隔を変えて出力クロック信号を発生することを特徴とする請求項１２から請求項１４のいずれかに記載の周波数シンセサイザ。
16. 周波数シンセサイザであって、
    入力クロック信号のサイクルで動作する制御信号により、入力クロック信号の通過または遮断の切り替えあるいは位相の切り替えをすることで信号を発生するとともに、これら複数の信号を演算することで別の信号を発生することを特徴とする周波数シンセサイザ。
17. 周波数シンセサイザであって、
    多相クロック信号を入力してより細かい位相刻みで切り替えられるクロック信号を発生する回路と、前記クロック信号のサイクルで制御信号を発生するアキュムレータ回路と、 前記クロック信号の通過または遮断を前記制御信号により切り替えるゲート回路とを有する複数のパルス発生回路と、
    前記複数のパルス発生回路から出力されるパルスを演算する回路と
    を有することを特徴とする周波数シンセサイザ。

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