JP2000341100A - 多相クロック信号発生回路、移相クロック信号発生回路及び逓倍クロック信号発生回路 - Google Patents
多相クロック信号発生回路、移相クロック信号発生回路及び逓倍クロック信号発生回路Info
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- JP2000341100A JP2000341100A JP11144994A JP14499499A JP2000341100A JP 2000341100 A JP2000341100 A JP 2000341100A JP 11144994 A JP11144994 A JP 11144994A JP 14499499 A JP14499499 A JP 14499499A JP 2000341100 A JP2000341100 A JP 2000341100A
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- 230000010363 phase shift Effects 0.000 title claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ノイズに起因するジッタ、位相誤差が少ない
多相クロック信号を発生する回路を提供する。 【解決手段】 複数の遅延素子を有し、最前段の遅延素
子で基準クロックを入力し、前記複数の遅延素子の各々
の遅延時間が制御信号により変化する遅延回路と、前記
基準クロック信号の位相と前記遅延回路の最終段の遅延
素子の出力信号の位相とを比較し、位相誤差信号を出力
する位相比較器と、前記位相誤差信号をもとに前記制御
信号を生成する遅延制御回路と、を備え、前記遅延回路
の複数の遅延素子の出力を多相クロック信号として出力
する。
多相クロック信号を発生する回路を提供する。 【解決手段】 複数の遅延素子を有し、最前段の遅延素
子で基準クロックを入力し、前記複数の遅延素子の各々
の遅延時間が制御信号により変化する遅延回路と、前記
基準クロック信号の位相と前記遅延回路の最終段の遅延
素子の出力信号の位相とを比較し、位相誤差信号を出力
する位相比較器と、前記位相誤差信号をもとに前記制御
信号を生成する遅延制御回路と、を備え、前記遅延回路
の複数の遅延素子の出力を多相クロック信号として出力
する。
Description
【０００１】
【発明の属する技術分野】本発明は、基準クロック信号
をもとに基準クロック信号に位相同期した多相クロック
を発生する多相クロック信号発生回路、基準クロック信
号をもとに基準クロック信号と所定の位相差を有する移
相クロック信号を発生する移相クロック信号発生回路及
び基準クロック信号をもとに基準クロックと位相同期し
た逓倍クロック信号を発生する逓倍クロック信号発生回
路に関する。
をもとに基準クロック信号に位相同期した多相クロック
を発生する多相クロック信号発生回路、基準クロック信
号をもとに基準クロック信号と所定の位相差を有する移
相クロック信号を発生する移相クロック信号発生回路及
び基準クロック信号をもとに基準クロックと位相同期し
た逓倍クロック信号を発生する逓倍クロック信号発生回
路に関する。
【０００２】
【従来の技術】従来の多相クロック信号発生回路、移相
クロック信号発生回路及び逓倍クロック信号発生回路
は、ＶＣＯ(Voltage Controlled Oscillator)等の発振
回路を有していた。
クロック信号発生回路及び逓倍クロック信号発生回路
は、ＶＣＯ(Voltage Controlled Oscillator)等の発振
回路を有していた。
【０００３】
【発明が解決しようとする課題】しかしながら、ＶＣＯ
などの発振回路は、電源ノイズ、基板ノイズの影響によ
るジッタの増加、位相差変動という問題及び低電圧で動
作しないという問題を有していた。従って、従来の多相
クロック信号発生回路の発生する多相クロック信号や、
従来の移相クロック信号発生回路の発生する移相クロッ
ク信号や、従来の逓倍クロック信号発生回路が発生する
逓倍クロック信号は、ノイズによるジッタ、位相誤差を
有し、また、低電圧のもとでは得られなかった。
などの発振回路は、電源ノイズ、基板ノイズの影響によ
るジッタの増加、位相差変動という問題及び低電圧で動
作しないという問題を有していた。従って、従来の多相
クロック信号発生回路の発生する多相クロック信号や、
従来の移相クロック信号発生回路の発生する移相クロッ
ク信号や、従来の逓倍クロック信号発生回路が発生する
逓倍クロック信号は、ノイズによるジッタ、位相誤差を
有し、また、低電圧のもとでは得られなかった。
【０００４】本発明は、ノイズの影響を受けにくく、低
電圧でも動作する多相クロック信号発生回路、移相クロ
ック信号発生回路及び逓倍クロック信号発生回路を提供
することを目的とする。
電圧でも動作する多相クロック信号発生回路、移相クロ
ック信号発生回路及び逓倍クロック信号発生回路を提供
することを目的とする。
【０００５】
【課題を解決するための手段】本発明による多相クロッ
ク信号発生回路は、複数の遅延素子を有し、最前段の遅
延素子で基準クロックを入力し、前記複数の遅延素子の
各々の遅延時間が制御信号により変化する遅延回路と、
前記基準クロック信号の位相と前記遅延回路の最終段の
遅延素子の出力信号の位相とを比較し、位相誤差信号を
出力する位相比較器と、前記位相誤差信号をもとに前記
制御信号を生成する遅延制御回路と、を備え、前記遅延
回路の複数の遅延素子の出力を多相クロック信号として
出力することを特徴とする。
ク信号発生回路は、複数の遅延素子を有し、最前段の遅
延素子で基準クロックを入力し、前記複数の遅延素子の
各々の遅延時間が制御信号により変化する遅延回路と、
前記基準クロック信号の位相と前記遅延回路の最終段の
遅延素子の出力信号の位相とを比較し、位相誤差信号を
出力する位相比較器と、前記位相誤差信号をもとに前記
制御信号を生成する遅延制御回路と、を備え、前記遅延
回路の複数の遅延素子の出力を多相クロック信号として
出力することを特徴とする。
【０００６】本発明による移相クロック信号発生回路
は、上記の多相クロック信号発生回路と、前記多相クロ
ック信号の何れかを選択信号に応じて選択して移相クロ
ック信号として出力する移相セレクタとを備えることを
特徴とする。
は、上記の多相クロック信号発生回路と、前記多相クロ
ック信号の何れかを選択信号に応じて選択して移相クロ
ック信号として出力する移相セレクタとを備えることを
特徴とする。
【０００７】本発明による逓倍クロック信号発生回路
は、上記の多相クロック信号発生回路と、前記多相クロ
ック信号を基に逓倍クロック信号を生成する逓倍回路と
を備えることを特徴とする。
は、上記の多相クロック信号発生回路と、前記多相クロ
ック信号を基に逓倍クロック信号を生成する逓倍回路と
を備えることを特徴とする。
【０００８】本発明による逓倍クロック信号発生回路
は、上記の逓倍クロック信号発生回路において、前記逓
倍回路は積和回路を備えることを特徴とする。
は、上記の逓倍クロック信号発生回路において、前記逓
倍回路は積和回路を備えることを特徴とする。
【０００９】本発明による多相クロック信号発生方法
は、複数の遅延素子を有する遅延回路に基準クロックを
入力するステップと、前記基準クロック信号の位相と前
記遅延回路の最終段の遅延素子の出力信号の位相とを比
較して位相誤差信号を生成するステップと、前記位相誤
差信号をもとに制御信号を生成するステップと、前記制
御信号による前記遅延回路の前記複数の遅延素子の遅延
時間を制御するステップと、前記遅延回路の複数の遅延
素子の出力を多相クロック信号として出力するステップ
と、を有することを特徴とする。
は、複数の遅延素子を有する遅延回路に基準クロックを
入力するステップと、前記基準クロック信号の位相と前
記遅延回路の最終段の遅延素子の出力信号の位相とを比
較して位相誤差信号を生成するステップと、前記位相誤
差信号をもとに制御信号を生成するステップと、前記制
御信号による前記遅延回路の前記複数の遅延素子の遅延
時間を制御するステップと、前記遅延回路の複数の遅延
素子の出力を多相クロック信号として出力するステップ
と、を有することを特徴とする。
【００１０】本発明による移相クロック信号発生方法
は、上記の多相クロック信号発生方法の全ステップと、
前記多相クロック信号の何れかを選択信号に応じて選択
して移相クロック信号として出力するステップとを有す
ることを特徴とする。
は、上記の多相クロック信号発生方法の全ステップと、
前記多相クロック信号の何れかを選択信号に応じて選択
して移相クロック信号として出力するステップとを有す
ることを特徴とする。
【００１１】本発明による逓倍クロック信号発生方法
は、上記の多相クロック信号発生方法の全ステップと、
前記多相クロック信号を基に逓倍クロック信号を生成す
るステップとを有することを特徴とする。
は、上記の多相クロック信号発生方法の全ステップと、
前記多相クロック信号を基に逓倍クロック信号を生成す
るステップとを有することを特徴とする。
【００１２】
【発明の実施の形態】［実施形態１］本発明の実施形態
１による移相クロック信号発生回路は、図１に示すよう
に、位相比較器１、遅延制御回路２、遅延回路３及び位
相セレクタ回路４から構成されている。このうち、位相
比較器１、遅延制御回路２及び遅延回路３は多相クロッ
ク信号生成回路を構成する。
１による移相クロック信号発生回路は、図１に示すよう
に、位相比較器１、遅延制御回路２、遅延回路３及び位
相セレクタ回路４から構成されている。このうち、位相
比較器１、遅延制御回路２及び遅延回路３は多相クロッ
ク信号生成回路を構成する。
【００１３】位相比較器１は、遅延回路３の出力１２と
基準クロック１１を入力し、遅延回路３の出力１２と基
準クロック１１の位相差を検出する機能を有し、位相誤
差信号を出力する。 遅延制御回路２は位相誤差信号１
３を入力し遅延制御信号１４を生成する。遅延制御回路
２は、例えばチャージポンプで構成される。又、遅延制
御信号１４の各々は互いに同一の制御電圧又は制御電流
を有する。
基準クロック１１を入力し、遅延回路３の出力１２と基
準クロック１１の位相差を検出する機能を有し、位相誤
差信号を出力する。 遅延制御回路２は位相誤差信号１
３を入力し遅延制御信号１４を生成する。遅延制御回路
２は、例えばチャージポンプで構成される。又、遅延制
御信号１４の各々は互いに同一の制御電圧又は制御電流
を有する。
【００１４】遅延回路３は複数の遅延素子を有し、各遅
延素子の遅延時間は遅延制御信号１４により変化する
が、互いに等しい。基準クロック信号１１は遅延回路１
３の最初の遅延素子に入力され、各遅延素子から引き出
された各タップからは、遅延された基準クロック信号が
多相クロック信号１５として出力される。
延素子の遅延時間は遅延制御信号１４により変化する
が、互いに等しい。基準クロック信号１１は遅延回路１
３の最初の遅延素子に入力され、各遅延素子から引き出
された各タップからは、遅延された基準クロック信号が
多相クロック信号１５として出力される。
【００１５】上記の構成により、遅延回路出力信号１２
は基準クロック信号１１に移相ロックし、多相クロック
信号１５の各々は、基準クロック信号１１を２πｎ／Ｎ
だけ位相をずらした信号となる。但し、Ｎは、遅延回路
３の遅延素子の段数であり、１＜ｎ≦Ｎである。
は基準クロック信号１１に移相ロックし、多相クロック
信号１５の各々は、基準クロック信号１１を２πｎ／Ｎ
だけ位相をずらした信号となる。但し、Ｎは、遅延回路
３の遅延素子の段数であり、１＜ｎ≦Ｎである。
【００１６】位相セレクタ回路４は、選択信号１６によ
る指定により、遅延回路３の多相出力信号１５のうちの
１つを選択し、基準クロック信号１１から所望の位相を
持つ移相クロック信号１７を出力する。
る指定により、遅延回路３の多相出力信号１５のうちの
１つを選択し、基準クロック信号１１から所望の位相を
持つ移相クロック信号１７を出力する。
【００１７】次に、図２の動作フローチャートを用い
て、本発明の実施形態の動作を説明する。
て、本発明の実施形態の動作を説明する。
【００１８】（ステップ１）位相比較器１は、遅延回路
３の出力信号１２と基準クロック信号１１との間の位相
誤差を検出する。
３の出力信号１２と基準クロック信号１１との間の位相
誤差を検出する。
【００１９】（ステップ２）次に、遅延回路３は、位相
誤差検出結果より、位相誤差を小さくするように遅延回
路３の遅延時間を制御する遅延制御信号１４を出力す
る。
誤差検出結果より、位相誤差を小さくするように遅延回
路３の遅延時間を制御する遅延制御信号１４を出力す
る。
【００２０】（ステップ３）次に、遅延回路３は、遅延
制御信号１４に応じて、遅延回路３を構成する各遅延素
子の遅延時間を調整する。但し、各遅延素子の遅延時間
は互いの同一である。
制御信号１４に応じて、遅延回路３を構成する各遅延素
子の遅延時間を調整する。但し、各遅延素子の遅延時間
は互いの同一である。
【００２１】（ステップ４）次に、遅延回路３は、各タ
ップから多相クロック信号を出力する。
ップから多相クロック信号を出力する。
【００２２】（ステップ５）次に、位相セレクタ４は、
選択信号１６により指示される多相選択信号を選択し
て、基準クロック信号１１に対して選択信号１６により
指示される位相差を有する移相クロック信号１７を出力
する。
選択信号１６により指示される多相選択信号を選択し
て、基準クロック信号１１に対して選択信号１６により
指示される位相差を有する移相クロック信号１７を出力
する。
【００２３】［実施形態２］本発明の実施形態２は、実
施形態１の多相クロック信号発生回路を備える逓倍クロ
ック信号発生回路である。
施形態１の多相クロック信号発生回路を備える逓倍クロ
ック信号発生回路である。
【００２４】本実施形態による逓倍クロック信号発生回
路は、実施形態１と同一の位相比較器１１、遅延制御回
路２、遅延回路３に加え、逓倍回路５を備える。位相比
較器１１、遅延制御回路２、遅延回路３の説明は省略す
る。
路は、実施形態１と同一の位相比較器１１、遅延制御回
路２、遅延回路３に加え、逓倍回路５を備える。位相比
較器１１、遅延制御回路２、遅延回路３の説明は省略す
る。
【００２５】逓倍回路５は、多相クロック信号１５より
基準クロック信号１１を逓倍した逓倍クロック信号１８
を生成する。
基準クロック信号１１を逓倍した逓倍クロック信号１８
を生成する。
【００２６】図４は、逓倍回路５の実施例で、位相が１
／８ずつずれた多相出力信号により、４逓倍の逓倍クロ
ック信号を生成する。この逓倍回路５は、４つの２入力
論理積回路４１、４２、４３、４４とこれらの出力を入
力する論理和回路４５を備える積和回路である。各々の
論理積回路の一方の入力には、位相がｍ・２π／８（ｍ
＝０，２，４，６）だけずれた信号が入力され、他方の
入力には、位相が（ｍ＋１）・２π／８（ｍ＝０，２，
４，６）だけずれた信号を反転した信号が入力される。
／８ずつずれた多相出力信号により、４逓倍の逓倍クロ
ック信号を生成する。この逓倍回路５は、４つの２入力
論理積回路４１、４２、４３、４４とこれらの出力を入
力する論理和回路４５を備える積和回路である。各々の
論理積回路の一方の入力には、位相がｍ・２π／８（ｍ
＝０，２，４，６）だけずれた信号が入力され、他方の
入力には、位相が（ｍ＋１）・２π／８（ｍ＝０，２，
４，６）だけずれた信号を反転した信号が入力される。
【００２７】図５は図４に示す逓倍回路のタイミングチ
ャートである。
ャートである。
【００２８】
【発明の効果】以上説明したように本発明によれば、信
号を発振させることなく多相クロック信号を生成できる
ため、ノイズによる多相クロック信号のジッタ、位相誤
差、その変動が小さくなり、低電圧でも多相クロック信
号を発生できる。
号を発振させることなく多相クロック信号を生成できる
ため、ノイズによる多相クロック信号のジッタ、位相誤
差、その変動が小さくなり、低電圧でも多相クロック信
号を発生できる。
【図１】本発明の実施形態１による多相クロック信号発
生回路を含む移相クロック信号発生回路の構成を示す回
路図である。
生回路を含む移相クロック信号発生回路の構成を示す回
路図である。
【図２】本発明の実施形態１による移相クロック信号発
生回路の動作を説明するためのフローチャートである。
生回路の動作を説明するためのフローチャートである。
【図３】本発明の実施形態２による逓倍クロック信号発
生回路の構成を示す回路図である。
生回路の構成を示す回路図である。
【図４】逓倍数が４のときの逓倍回路５の実施例を示す
回路図である。
回路図である。
【図５】図４に示す逓倍回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
１ 位相比較器 ２ 遅延制御回路 ３ 遅延回路 ４ 位相セレクタ ５ 逓倍回路
Claims (7)
- 【請求項１】 複数の遅延素子を有し、最前段の遅延素
子で基準クロックを入力し、前記複数の遅延素子の各々
の遅延時間が制御信号により変化する遅延回路と、 前記基準クロック信号の位相と前記遅延回路の最終段の
遅延素子の出力信号の位相とを比較し、位相誤差信号を
出力する位相比較器と、 前記位相誤差信号をもとに前記制御信号を生成する遅延
制御回路と、 を備え、前記遅延回路の複数の遅延素子の出力を多相ク
ロック信号として出力することを特徴とする多相クロッ
ク信号発生回路。 - 【請求項２】 請求項１に記載の多相クロック信号発生
回路と、 前記多相クロック信号の何れかを選択信号に応じて選択
して移相クロック信号として出力する移相セレクタとを
備えることを特徴とする移相クロック信号発生回路。 - 【請求項３】 請求項１に記載の多相クロック信号発生
回路と、 前記多相クロック信号を基に逓倍クロック信号を生成す
る逓倍回路とを備えることを特徴とする逓倍クロック信
号発生回路。 - 【請求項４】 請求項３に記載の逓倍クロック信号発生
回路において、前記逓倍回路は積和回路を備えることを
特徴とする逓倍クロック信号発生回路。 - 【請求項５】 複数の遅延素子を有する遅延回路に基準
クロックを入力するステップと、 前記基準クロック信号の位相と前記遅延回路の最終段の
遅延素子の出力信号の位相とを比較して位相誤差信号を
生成するステップと、 前記位相誤差信号をもとに制御信号を生成するステップ
と、 前記制御信号による前記遅延回路の前記複数の遅延素子
の遅延時間を制御するステップと、 前記遅延回路の複数の遅延素子の出力を多相クロック信
号として出力するステップと、 を有することを特徴とする多相クロック信号発生方法。 - 【請求項６】 請求項５に記載の多相クロック信号発生
方法の全ステップと、 前記多相クロック信号の何れかを選択信号に応じて選択
して移相クロック信号として出力するステップとを有す
ることを特徴とする移相クロック信号発生方法。 - 【請求項７】 請求項５に記載の多相クロック信号発生
方法の全ステップと、 前記多相クロック信号を基に逓倍クロック信号を生成す
るステップとを有することを特徴とする逓倍クロック信
号発生方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11144994A JP2000341100A (ja) | 1999-05-25 | 1999-05-25 | 多相クロック信号発生回路、移相クロック信号発生回路及び逓倍クロック信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11144994A JP2000341100A (ja) | 1999-05-25 | 1999-05-25 | 多相クロック信号発生回路、移相クロック信号発生回路及び逓倍クロック信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000341100A true JP2000341100A (ja) | 2000-12-08 |
Family
ID=15375010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11144994A Pending JP2000341100A (ja) | 1999-05-25 | 1999-05-25 | 多相クロック信号発生回路、移相クロック信号発生回路及び逓倍クロック信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000341100A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007228546A (ja) * | 2005-09-13 | 2007-09-06 | Seiko Epson Corp | パルス発生回路およびこの回路を用いた電子装置、携帯電話機、パーソナルコンピュータ、ならびに、この回路を用いる情報伝送方法 |
| US7486319B2 (en) | 2003-06-13 | 2009-02-03 | Sony Corporation | Signal generating circuit including delay-locked loop and semiconductor device including signal generating circuit |
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| JP2023044202A (ja) * | 2021-09-17 | 2023-03-30 | 株式会社豊田中央研究所 | センサ |
-
1999
- 1999-05-25 JP JP11144994A patent/JP2000341100A/ja active Pending
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