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JP2005039243A - 中間基板 - Google Patents

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JP2005039243A
JP2005039243A JP2004186275A JP2004186275A JP2005039243A JP 2005039243 A JP2005039243 A JP 2005039243A JP 2004186275 A JP2004186275 A JP 2004186275A JP 2004186275 A JP2004186275 A JP 2004186275A JP 2005039243 A JP2005039243 A JP 2005039243A
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Rokuro Kanbe
六郎 神戸
Yukihiro Kimura
幸広 木村
Yasuhiro Sugimoto
康宏 杉本
Kazuhiro Suzuki
一広 鈴木
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NGK Spark Plug Co Ltd
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Abstract

【課題】 中間基板上の全ての端子に対して半導体集積回路素子側との線膨張係数差を十分に縮小することができ、ひいては熱応力による断線等が発生しにくい中間基板を提供する。
【解決手段】 中間基板２００は、高分子材料により板状に構成され、第一主表面に自身の厚さを減ずる形で副コア収容部１００ｈが開口形成されたコア本体部１００ｍと、セラミックにより板状に構成され、副コア収容部１００ｈ内にコア本体部１００ｍと厚さ方向を一致させる形で収容されたセラミック副コア部１とからなる基板コア１００を有する。該基板コア１００の第一端子アレー５は、基板コア１００の板面と平行な基準面への正射投影において、セラミック副コア部１と重なる位置関係にて形成されている。さらに、副コア部１には、第一側第一種端子５ａ及び第二側第一種端子７ａに導通する第一電極導体層５４と、誘電体層となるセラミック層５２と、第一側第二種端子５ｂ及び第二側第二種端子７ｂに導通する第二電極導体層５７とがこの順序で周期的に積層された積層セラミックコンデンサが組み込まれている。
【選択図】 図４

Description

この発明は中間基板に関する。
特開２００１−０３５９６６号公報
ＣＰＵやその他のＬＳＩなどの高速動作する半導体集積回路素子は近年ますます小型化しており、信号端子、電源端子あるいはグランド端子の数が増加し、端子間距離も縮小しつつある。多数の端子が密集した集積回路側の端子アレーは、フリップチップ形態でマザーボード側に接続する技術が一般化しているが、集積回路側の端子アレーとマザーボード側の端子アレーとは端子間隔に大きな差があり、これを変換するための中間基板が必要となる。
上記のような中間基板のうち、オーガニックパッケージ基板と称されるものは、高分子材料からなる誘電体層と導体層とが交互に積層された配線積層部を有し、該配線積層部の誘電体層にて形成された第一主表面上に、フリップチップ接続用の端子アレーが配置される。配線積層部は、ガラス繊維にて強化されたエポキシ樹脂など、高分子材料を主体とする基板コア上に形成される。ＩＣ側の端子間隔と、接続先となる主基板（マザーボード）側の端子間隔との間に相当の開きがある場合、その変換のための配線やビアの配設パターンは、端子数が増加していることも相まって、微細化及び複雑化する傾向にあるが、オーガニックパッケージ基板は、フォトリソグラフィー技術とメッキ技術との組み合わせにより、このように微細で複雑な配線パターンも高精度かつ容易に形成できる利点がある。
しかしながら、オーガニックパッケージ基板は、接続先となる主基板（例えばマザーボード）が高分子材料を主体とするものであることに加え、自身の構成材料自体も高分子材料を主体とするものであるから、半田リフローなどの熱履歴が加わると、シリコンを主体とする半導体集積回路素子（線膨張係数は例えば２〜３ｐｐｍ／℃）と主基板（線膨張係数は例えば１７〜１８ｐｐｍ／℃）との線膨張係数差を吸収しきれず、半田剥がれなどの不具合につながる惧れがある。
他方、特許文献１等には、基板の主材料をセラミックで構成した、セラミックパッケージ基板が開示されている。このようなセラミックパケージ基板を用いると、フリップチップ接続された半導体集積回路素子と主基板との間の大きな線膨張係数の差を埋めることができ、特に半導体集積回路素子との端子間のはんだ接合部が熱応力により断線したりする不具合を効果的に防止することができる。
しかしながら、セラミックパッケージ基板は、配線部が金属ペーストの印刷・焼成を利用して形成されるため、フォトリソグラフィー技術が利用できるオーガニックパッケージ基板ほどには配線部を微細化・高集積化することは困難であり、半導体集積回路素子側の端子間隔の縮小にも限界がある。そこで、主基板側にオーガニックパッケージ基板からなる第一の中間基板を接続し、その第一の中間基板にセラミックからなる第二の中継基板を接続し、その第二の中継基板に半導体集積回路素子を接続する多段の基板接続構造を考えることもできるが、中間基板の枚数が増える分だけ、基板接続構造の高さ方向の寸法が増大するので小形化の要求に応じることが困難となり、また、接続工程数も増えるので非能率となる欠点もある。
本発明の課題は、熱応力による断線等が発生しにくく、しかも基板接続構造全体の低背化も容易に図ることができて接続工数も削減できる中間基板を提供することにある。
発明を解決するための手段及び発明の効果
上記の課題を解決するために、本発明の中間基板は、
高分子材料（セラミック繊維や粒子などのフィラーと複合化された材料を概念として含む）により板状に構成され、第一主表面に自身の厚さを減ずる形で副コア収容部が開口形成されたコア本体部と、コア本体部よりも線膨張係数が小さい材料により板状に構成され、副コア収容部内にコア本体部と厚さ方向を一致させる形で収容された副コア部とからなる基板コアと、
前記基板コアの第一主表面側に形成され、一方が電源端子、他方がグランド端子として機能する第一側第一種端子及び第一側第二種端子と、第一側信号端子とからなる第一端子アレーと、
前記基板コアの第二主表面側に形成され、前記第一側第一種端子及び第二種端子にそれぞれ導通する第二側第一種端子及び第二側第二種端子と、前記第一側信号端子に導通する第二側信号端子とからなる第二端子アレーとを有し、
前記第一端子アレーが、前記基板コアの板面と平行な基準面への正射投影において、前記副コア部の投影領域と重なる位置関係にて形成されてなり、さらに、
副コア部には、第一側第一種端子及び第二側第一種端子に導通する第一電極導体層と、誘電体層と、第一側第二種端子及び第二側第二種端子に導通する第二電極導体層とがこの順序で周期的に積層された積層コンデンサが組み込まれてなることを特徴とする。
上記構成によると、半導体集積回路素子側とフリップチップ接続される第一端子アレーの領域と重なるように、高分子材料からなるコア本体よりも線膨張係数の小さい材料からなる副コア部を、基板コア内に埋設した構造を有するので、第一端子アレー内の端子に対し、半導体集積回路素子側との線膨張係数差を十分に縮小することができ、ひいては熱応力による断線等を大幅に生じにくくすることができる。また、第一の中間基板に相当するコア本体部に、第二の中間基板に相当する副コア部を埋設するので、中間基板を用いた半導体集積回路素子と主基板との接続構造全体の低背化を図ることができ、接続工数も削減できる。さらに、デカップリングコンデンサ（あるいはパスコン）として機能するコンデンサを、中間基板の形で半導体素子に直結でき、デカップリングコンデンサを半導体素子に近づけることができる。その結果、電源端子とデカップリングコンデンサとの配線長を短縮でき、コンデンサ端子部のインダクタンスを低減することができるので、デカップリングコンデンサの低インピーダンス化に寄与する。また、中間基板内にデカップリングコンデンサが組み込まれるので、デカップリングコンデンサを別素子として主基板の裏面側に配置する必要がなくなり、部品点数の削減あるいは装置の小型化とを図ることができる。
本発明の中間基板は、以下のように構成することもできる。すなわち、高分子材料（セラミック繊維や粒子などのフィラーと複合化された材料を概念として含む）により板状に構成され、第一主表面に自身の厚さを減ずる形で副コア収容部が開口形成されたコア本体部と、コア本体部よりも線膨張係数が小さい材料により板状に構成され、副コア収容部内にコア本体部と厚さ方向を一致させる形で収容された副コア部とからなる基板コアと、
基板コアの第一主表面側に形成され、一方が電源端子、他方がグランド端子として機能する第一側第一種端子及び第一側第二種端子と、第一側信号端子とからなる第一端子アレーと、
基板コアの第二主表面側に形成され、第一側第一種端子及び第二種端子にそれぞれ導通する第二側第一種端子及び第二側第二種端子と、第一側信号端子に導通する第二側信号端子とからなる第二端子アレーとを有し、
第一端子アレーが、基板コアの板面と平行な基準面への正射投影において、副コア部の投影領域内に全体が包含される位置関係にて形成されてなり、さらに、
副コア部には、第一側第一種端子及び第二側第一種端子に導通する第一電極導体層と、誘電体層と、第一側第二種端子及び第二側第二種端子に導通する第二電極導体層とがこの順序で周期的に積層された積層コンデンサが組み込まれてなることを特徴とする。
上記構成によると、半導体集積回路素子側とフリップチップ接続される第一端子アレーの全領域を包含するように寸法調整された副コア部を、基板コア内に埋設した構造を有するので、第一端子アレー内の全ての端子に対し、半導体集積回路素子側との線膨張係数差を十分に縮小することができ、ひいては熱応力による断線等をさらに生じにくくすることができる。また、第一の中間基板に相当するコア本体部に、第二の中間基板に相当する副コア部を埋設するので、中間基板を用いた半導体集積回路素子と主基板との接続構造全体の低背化を図ることができ、接続工数も削減できる。さらに、デカップリングコンデンサ（あるいはパスコン）として機能するコンデンサを、中間基板の形で半導体素子に直結でき、デカップリングコンデンサを半導体素子に近づけることができる。その結果、電源端子とデカップリングコンデンサとの配線長を短縮でき、コンデンサ端子部のインダクタンスを低減することができるので、デカップリングコンデンサの低インピーダンス化に寄与する。また、中間基板内にデカップリングコンデンサが組み込まれるので、デカップリングコンデンサを別素子として主基板の裏面側に配置する必要がなくなり、部品点数の削減あるいは装置の小型化とを図ることができる。
※コンデンサの作用・効果を記載追加しました。
以上の本発明の効果は、副コア部が第一端子アレーの形成領域と同等もしくは大面積にて形成されている場合に特に著しい。
副コア部は、コア本体部よりも線膨張係数の小さければ材質は特に限定されない。しかしながら、高分子材料の線膨張係数が比較的高いことなどを考慮すれば、副コア部はセラミックからなるセラミック副コア部とすることが、半導体集積回路素子との間の線膨張係数差を縮小効果をより顕著に達成する観点において好都合である。
この場合、セラミック副コア部をなすセラミックは、アルミナ（７〜８ｐｐｍ／℃）や、ガラスセラミック（ホウケイ酸系ガラスあるいはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを４０〜６０重量部添加した一種の複合材料である）などを使用できる。前者は線膨張係数が種々のセラミックの中でも特に小さく、接続するべき半導体集積回路素子との間の線膨張係数差の縮小効果に優れる。他方、後者は、低温焼成が容易であり、また、必要に応じて金属配線部やビアなどを形成する際にも、ＣｕやＡｇを主体とする比較的低融点の高導電率金属材料との同時焼成が可能であるなどの利点がある。
また、セラミック副コア部をなすセラミックは、Ｓｉ成分の含有率がＳｉＯ２換算にて６８質量％以上９９質量％以下であり、Ｓｉ以外のカチオン成分が、室温から２００℃までの温度範囲においてＳｉＯ２よりも線膨張係数の大きい酸化物を形成する酸化物形成カチオンにて構成されることにより、１ｐｐｍ／℃室温から２００℃までの平均の線膨張係数が１ｐｐｍ／℃以上７ｐｐｍ／℃以下に調整されてなる酸化物系ガラス材料で構成することもできる。
室温から２００℃までの温度範囲におけるＳｉＯ２の線膨張係数は１ｐｐｍ／℃前後と非常に小さく、それよりも線膨張係数の大きい酸化物を形成する酸化物形成カチオンを含有した上記のようなガラス材料で副コア部を構成することにより、その酸化物形成カチオンの種類と含有量に応じてガラス材料の線膨張係数を１ｐｐｍ／℃以上の任意の値に自由に調整できる。その結果、該ガラス材料を用いた副コア部は、実装される半導体集積回路素子との線膨張係数の差を可及的に縮小することができ、フリップチップ接続等による半導体集積回路素子との端子接続状態の信頼性を大幅に向上させることができる。
接続対象となる半導体集積回路素子がＳｉ半導体部品である場合は、Ｓｉの線膨張係数が３ｐｐｍ／℃前後であることから、酸化物系ガラス材料の線膨張係数は１ｐｐｍ以上６ｐｐｍ以下、特に、２ｐｐｍ／℃以上５ｐｐｍ／℃以下に調整することが望ましい。他方、接続対象となる半導体集積回路素子がＧａＡｓと格子整合するＩＩＩ−Ｖ族化合物からなる化合物半導体部品である場合、該半導体の線膨張係数が５〜６ｐｐｍ／℃程度なので、酸化物系ガラス材料の線膨張係数が４ｐｐｍ／℃以上７ｐｐｍ／℃以下に調整されていることが望ましい。いずれの場合も、副コア部上に実装された半導体集積回路素子との端子接続構造に、部品／基板間の線膨張係数差に基づく熱的な剪断応力が作用しにくくなり、接続破断などの不具合発生確率を大幅に減ずることができる。
この場合、副コア部を構成する酸化物系ガラス材料のＳｉＯ２の含有率が６８質量％未満では、ガラス材料の線膨張係数を７ｐｐｍ／℃以下に留めることが困難となり、半導体部品との間の線膨張係数差を十分に縮小できなくなる。９９質量％を超えると、ガラス融点が上昇し、気泡残留等の小さい良質のガラスをガラスの製造コストが増大する。また、ガラス材料の線膨張係数１ｐｐｍ／℃以上に確保することが難しくなる場合もある。
以下、本発明の実施の形態を、図面を用いて説明する。
図１は、本発明の一実施形態をなす中間基板１を、半導体集積回路素子２と主基板３との間に配置される中間基板として構成した例である。また、本実施形態において板状部材の第一主表面は、図中にて上側に表れている面とし、第二主表面は下側に表れている面とする。
半導体集積回路素子２は第二主表面に各々複数の信号端子、電源端子及びグランド端子からなる素子側端子アレー４を有し、中間基板１の第一主表面に形成された第一端子アレー５に対し、半田接続部６を介してフリップチップ接続されている。他方、主基板３はマザーボード、あるいは２段目の中間基板をなすオーガニック積層パッケージ基板であり、いずれもセラミック粒子あるいは繊維をフィラーとして強化された高分子材料を主体に構成されており、半田ボールあるいは金属ピンからなる主基板側端子アレー８において、中間基板１の第二主表面に形成された第二端子アレー７に対し、半田接続部６を介して接続されている。
図４に示すように、中間基板２００は、高分子材料により板状に構成され、第一主表面に自身の厚さを減ずる形で副コア収容部１００ｈが開口形成されたコア本体部１００ｍと、セラミックにより板状に構成され、副コア収容部１００ｈ内にコア本体部１００ｍと厚さ方向を一致させる形で収容されたセラミック副コア部１とからなる基板コア１００を有する。該基板コア１００の第一主表面側には、一方が電源端子、他方がグランド端子として機能する第一側第一種端子５ａ及び第一側第二種端子５ｂと、第一側信号端子５ｓとからなる第一端子アレー５が形成されている。
そして、第一端子アレー５は、基板コア１００の板面と平行な基準面への正射投影において、セラミック副コア部１の投影領域内に全体が包含される位置関係にて形成されて形成されている。つまり、第一側第一種端子５ａ、第一側第二種端子５ｂ及び第一側信号端子５ｓの全てが、セラミック副コア部１上にて半導体集積回路素子２（の素子側端子アレー４）とフリップチップ接合される。これにより、第一端子アレー５内の全ての端子に対し、半導体集積回路素子２側との線膨張係数差を十分に縮小することができ、ひいては熱応力による断線等を大幅に生じにくくすることができる。図４の中間基板２００においては、セラミック副コア部１が第一端子アレー５の形成領域よりも大面積とされ、熱応力低減効果がより高められている。
コア本体部１００ｍは、例えば、耐熱性樹脂板（例えばビスマレイミド−トリアジン樹脂板）や、繊維強化樹脂板（例えばガラス繊維強化エポキシ樹脂）等で板状に構成される。
また、セラミック副コア部１の要部をなすセラミック層５２の構成材料としては、アルミナ（７〜８ｐｐｍ／℃）や、ホウケイ酸系ガラスあるいはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを４０〜６０重量部添加したガラスセラミックなどを使用できる。また、その他のセラミック材料としては、窒化アルミニウム、窒化珪素、ムライト、二酸化珪素、酸化マグネシウムなども使用可能である。さらに、セラミック副コア部１は、コア本体部１００ｍよりも線膨張係数が小さい、という条件を充足できるのであれば、例えば高分子材料とセラミックとの複合材料（例えば、コア本体部よりもセラミックの重量含有比率の高い、高分子材料とセラミックとの複合材料）にて構成することもできる。他方、参考技術として、セラミック副コア部１を、半導体素子との線膨張係数が類似している観点から、シリコン副コア部で置き換えることも可能である
他方、セラミック副コア部をなすセラミックは、ガラス材料、例えば骨格成分が二酸化珪（シリカ）であるシリカ系ガラスで構成することもできる。この場合、セラミック誘電体としての用途に適した物性調整を行なうため、ＳｉＯ２以外の種々のガラス添加成分を配合することができる。上記ガラス材料は、溶融ガラスの流動性を高め、気泡残留等を抑制する観点においては、煤溶材成分として、Ｎａ２Ｏ、Ｋ２ＯあるいはＬＩ２Ｏなどのアルカリ金属酸化物や、Ｂ２Ｏ３（硼酸）の配合が有効である。他方、ＢａＯやＳｒＯなどのアルカリ土類金属酸化物を添加すると、ガラス材料の誘電率特性を向上させることができる。しかし、過剰の添加は、ガラスの線膨張係数の増大、ひいては部品側との線膨張係数差の拡大を招きやすくなり、熱応力による接続不良などにつながる場合がある。また、ガラス軟化点の上昇により流動性低下が著しくなり、気泡残留等の不具合を招く場合がある。
そして、ガラスの線膨張係数の増大抑制には、ＳｉＯ２成分の含有率を高めること、あるいはＺｎＯをガラス添加成分として配合することがそれぞれ有効である。一方、Ｔｉ、ＺｒないしＨｆの酸化物は、ガラスの誘電率特性向上の他、ガラスの耐水性改善にも効果がある。しかし、過剰の添加は、ガラス軟化点の上昇により流動性低下が著しくなり、気泡残留等の不具合を招く場合がある。
シリカ系ガラス材料（酸化物系ガラス材料）は、Ｓｉ成分の含有率がＳｉＯ２換算にて６８質量％以上９９質量％以下であり、Ｓｉ以外のカチオン成分が、室温から２００℃までの温度範囲においてＳｉＯ２よりも線膨張係数の大きい酸化物（以下、線膨張係数調整用酸化物という）を形成する酸化物形成カチオンにて構成されることにより、１ｐｐｍ／℃室温から２００℃までの平均の線膨張係数が１ｐｐｍ／℃以上７ｐｐｍ／℃以下に調整されたものを採用することにより、（線膨張係数がＳｉＯ２より大きい）酸化物成分の種類と含有量とに応じて、ガラス材料の線膨張係数を１ｐｐｍ／℃以上の任意の値に自由に調整できる。その結果、セラミック副コア部１は、実装される半導体部品１との線膨張係数の差を可及的に縮小することができる。半導体集積回路素子２がＳｉ半導体部品（室温から２００℃までの平均の線膨張係数：３ｐｐｍ／℃）の場合、シリカ系ガラス材料の線膨張係数は１ｐｐｍ以上６ｐｐｍ以下、特に、２ｐｐｍ／℃以上５ｐｐｍ／℃以下に調整することが望ましい。他方、半導体集積回路素子２はＧａＡｓと格子整合するＩＩＩ−Ｖ族化合物からなる化合物半導体部品（例えばＧａＡｓ系の次世代型高速ＣＰＵやＭＭＩＣ（Monolithic Microwave Integrated Circuit））で構成することもできるがこの場合は、該半導体の線膨張係数が５〜６ｐｐｍ／℃程度なので、シリカ系ガラス材料の線膨張係数が４ｐｐｍ／℃以上７ｐｐｍ／℃以下に調整されていることが望ましい。
ＳｉＯ２よりも線膨張係数の大きい酸化物は、アルカリ金属酸化物（Ｎａ２Ｏ、Ｋ２Ｏ、Ｌｉ２Ｏ：２０〜５０ｐｐｍ／℃）、アルカリ土類金属酸化物（ＢｅＯ、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ：８〜１５ｐｐｍ／℃）、ＺｎＯ（６ｐｐｍ／℃）、Ａｌ２Ｏ３（７ｐｐｍ／℃）など、種々例示でき、誘電特性や融点、さらにはガラス流動性などを考慮して適宜選定すればよい。なお、ＳｉＯ２の含有率は、線膨張係数を上記範囲内のものとするために、６８質量％以上９９質量％以下（好ましくは８０質量％以上８５質量％以下）に調整し、残部を上記の線膨張係数調整用酸化物にて構成することができる。
以下は、本発明に採用可能なガラス組成の具体例である：
ＳｉＯ２：８０．９質量％、Ｂ２Ｏ３：１２．７質量％、Ａｌ２Ｏ３：２．３質量％、Ｎａ２Ｏ：４．０質量％、Ｋ２Ｏ：０．０４質量％、Ｆｅ２Ｏ３：０．０３質量％
軟化点：８２１℃、線膨張係数（２０℃から２００℃までの平均値）：３．２５ｐｐｍ／℃
次に、セラミック副コア部１は、本実施形態ではその全体が積層セラミックコンデンサとして構成されている。該積層セラミックコンデンサは、第一側第一種端子５ａ及び第二側第一種端子７ａに導通する第一電極導体層５４と、誘電体層となるセラミック層５２と、第一側第二種端子５ｂ及び第二側第二種端子７ｂに導通する第二電極導体層５７とがこの順序で周期的に積層されたものである。
図４においてセラミック副コア部１は、具体的には、第一種副コア導体５１ａに導通する第一種焼成電極導体層５４と、第二種副コア導体５１ｂに導通する第二種焼成電極導体層５７と、それら第一種焼成電極導体層５４及び第二種焼成電極導体層５７と同時焼成された焼成セラミック誘電体層５２とを交互に積層した焼成積層セラミックコンデンサとされている。このような積層セラミックコンデンサからなるセラミック副コア部１は、セラミックグリーンシートを用いて製造でき、焼成電極導体層５４，５７は、金属ペーストの印刷塗布により形成することができる。同極性となる電極導体層５４同士あるいは５７同士は、ビアをなす副コア導体５１ａ，５１ｂにより積層方向に連結され、極性の異なる電極導体層５４，５７と副コア導体５１ａ，５１ｂ同士は、金属ペーストの印刷パターニング時において各電極導体層５４，５７に形成された貫通孔５６，５８により直流的に分離される。該コンデンサは、図２に示すように、半導体集積回路素子２の電源ラインに並列接続されるデカップリングコンデンサとして機能する。
次に、基板コア１００の第二主表面側には、第一側第一種端子５ａ及び第一側第二種端子５ｂにそれぞれ導通する第二側第一種端子７ａ及び第二側第二種端子７ｂと、第一側信号端子５ｓに導通する第二側信号端子７ｓとからなる第二端子アレー７が形成されている。そして、第一端子アレー５が、基板コア１００の板面と平行な基準面（例えば、基板コア１００の第一主表面ＭＰ１自身に設定できる）への正射投影において、セラミック副コア部１の投影領域内に全体が包含される位置関係にて形成されてなる。なお、副コア収容部１００ｈ内にてセラミック副コア部１とコア本体部１００ｍとの隙間をなす空間には、高分子材料からなる充填結合層５５が形成されている。この充填結合層５５は、セラミック副コア部１をコア本体部１００ｍに対して固定するとともに、セラミック副コア部１とコア本体部１００ｍとの面内方向及び厚さ方向の線膨張係数差を自身の弾性変形により吸収する役割を果たす。
図３に示すように、第一端子アレー５において、第一側第一種端子５ａと第一側第二種端子５ｂとは互い違いの格子状（あるいは千鳥状でもよい）に配列されている。同様に第二端子アレー７においても、第二側第一種端子７ａと第二側第二種端子７ｂとが、第一端子アレー５の端子配列に対応した互い違いの格子状（あるいは千鳥状でもよい）に配列されている。なお、いずれのアレー５，７も、電源端子とグランド端子との格子状配列を取り囲む形態で複数の第一側信号端子５ｓ及び第二側信号端子７ｓを有している。
図４において基板コア１００は、コア本体部１００ｍの第一主表面とともにセラミック副コア部１の第一主表面が、高分子材料からなる誘電体層１０２と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第一配線積層部６１（いわゆるビルドアップ配線層）にて覆われてなり、第一端子アレー５が該第一配線積層部６１の第一主表面（ＭＰ１）に露出形成されてなる。この構成によると、コア本体部１００ｍとともにセラミック副コア部１を第一配線積層部６１にて一括して覆うため、第一配線積層部６１及び第一端子アレー５を、一般のビルドアップ型オーガニックパッケージ基板とほとんど同一の工程にて形成でき、製造工程の簡略化に寄与する。
また、基板コア１００の第二主表面（ＭＰ２）は、高分子材料からなる誘電体層１０２と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第二配線積層部６２にて覆われてなり、第二端子アレー７が該第二配線積層部６２の第一主表面に露出形成されてなる。
いずれの配線積層部６１，６２においても誘電体層１０２は、エポキシ樹脂などの樹脂組成物からなるビルドアップ層として、厚さが例えば２０μｍ以上５０μｍ以下に形成される。本実施形態において誘電体層１０２はエポキシ樹脂にて構成され、ＳｉＯ２からなる誘電体フィラーを１０質量％以上３０質量％以下の比率にて配合したものであり、比誘電率εが２〜４（例えば３程度）に調整されている。また、導体層は、配線及び面導体のいずれも、誘電体層１０２上へのパターンメッキ層（例えば電解Ｃｕメッキ層である）として、厚さが例えば１０μｍ以上２０μｍ以下に形成される。
図４においては、第一端子アレー５の第一側第一種端子５ａ及び第一側第二種端子５ｂに対応し、かつ第二端子アレー７の第二側第一種端子７ａ及び第二側第二種端子７ｂにそれぞれ導通する第一種副コア導体及び第二種副コア導体５１ｂが、セラミック副コア部１の厚さ方向に形成されている。また、それら第一種副コア導体５１ａ及び第二種副コア導体５１ｂが、第一配線積層部６１の各誘電体層１０２を貫く形で形成されたビア導体１０７を介して第一側第一種端子５ａ及び第一側第二種端子５ｂにそれぞれ導通してなる。セラミック副コア部１内に、グランド用及び電源用の導体５１ａ，５１ｂを並列形成することで、グランド用及び電源用の経路の低インダクタンス化ひいては低インピーダンス化を図ることができる。なお、第一種副コア導体５１ａ及び第二種副コア導体５１ｂは、いずれもビア導体１０７を介して、第二配線積層部６２内の第二側第一種面導体２１１ａ及び第二側第二種面導体２１１ｂに結合されている。さらに、これら第二側第一種面導体２１１ａ及び第二側第二種面導体２１１ｂに、前述の第二端子アレー７の第二側第一種端子７ａ及び第二側第二種端子７ｂがそれぞれ接続されている。
上記のようなセラミック副コア部１は、構成セラミックの原料粉末を含有した周知のセラミックグリーンシートと、パンチングあるいはレーザー穿孔等により形成したビアホールに、金属粉末ペーストを充填したものを積層して焼成することにより、前述の副コア導体５１ａ，５１ｂ（さらには後述の５１ｓ）を積層ビアとして形成したものである。
また、配線積層部６１，６２のビア導体１０７は、誘電体層１０２にフォトビアプロセス（誘電体層１０２は感光性樹脂組成物、例えば紫外線硬化型エポキシ樹脂にて構成される）、あるいはレーザー穿孔ビアプロセス（誘電体層１０２は非感光性樹脂組成物にて構成される）などの周知の手法によりビアホールを穿設し、その内側をメッキ等によるビア導体で充填もしくは覆った構造を有する。なお、いずれの配線積層部６１，６２も、端子アレー５，７を露出させる形で、感光性樹脂組成物よりなるソルダーレジスト層１０１にて覆われている。
図３に示すように、第一端子アレー５（及び第二端子アレー７）においては、第一側第一種端子５ａ及び第一側第二種端子５ｂがアレー内側領域に、第一側信号端子５ｓがアレー外側領域にそれぞれ配置されている。図４に示すように、第一配線積層部６１内には、第一側信号端子５ｓに導通する形で、セラミック副コア部１の配置領域の外側に信号伝達経路を引き出す第一側信号用配線１０８が設けられている。該第一側信号用配線１０８の末端は、セラミック副コア部１を迂回する形でコア本体部１００ｍの厚さ方向に形成された信号用貫通孔導体１０９ｓに導通してなる。
半導体集積回路素子２の素子側端子アレー４は、信号端子４ｓが電源用及びグランド用の端子４ａ，４ｂと同様に狭間隔で配置されており、アレーの外周部に位置する信号端子４ｓは、中間基板２００の裏面側に形成された第二端子アレー内の、対応する第二側信号端子７ｓまでの面内方向距離も大きくなり、多くの場合、セラミック副コア部１の外にはみ出さざるを得ない。しかし、上記の構成によれば、半田接続される素子側信号端子４ｓと第一側信号端子５ｓとは、線膨張係数差縮小効果が顕著なセラミック副コア部１の直上に位置させることができ、かつ、十分遠方の第二側信号端子７ｓに対しても問題なく導通状態を形成できる。
なお、コア本体部１００ｍに形成される貫通孔導体は、配線積層部６１，６２に形成されるビア導体１０７よりも軸断面径が大である。このような貫通孔導体は、例えばコア本体部１００ｍを板厚方向に貫く形でドリル等により貫通孔を穿設し、その内面をＣｕメッキ等による金属層にて覆うことにより形成できる。貫通孔導体の内側はエポキシ樹脂等の樹脂製穴埋め材１０９ｆにより充填される。さらに、貫通孔導体の両端面は、導体パッド１１０により封止される。また、ビア導体１０７や導体パッド１１０と、電源層やグランド層などの面導体との直流的な分離を図りたい場合は、該面導体に形成した孔部１０７ｉを形成し、その内側に円環状の隙間を隔てた形でビア導体１０７あるいは導体パッド１１０を配置すればよい。
なお、図４の中間基板２００においては、副コア収容部１００ｈはコア本体部１００ｍを貫通する形態にて構成され、第二配線積層部６２が副コア収容部１００ｈに収容されたセラミック副コア部１の第二主表面と接して形成されている。この構成では、セラミック副コア部１の位置から、線膨張係数の大きい高分子材料が主体となるコア本体部１００ｍが排除されるので、半導体集積回路素子２と中間基板２００との間の線膨張係数差の縮小効果をより顕著に達成できる。
以下、本発明の中間基板の種々の変形例について説明する。なお、以下の構成において、図４の中間基板２００と同様に構成されて部分は、共通の符号を付与して詳細な説明は省略する。まず、図５の中間基板３００は、その副コア収容部１００ｈが、コア本体部１００ｍの第一主表面に開口する有底の凹状部として構成されている。第二配線積層部６２は、該凹状部の裏面側にてコア本体部１００ｍの第二主表面と接して形成されている。この構造は、コア本体部１００ｍの第二主表面側にセラミック副コア部１が露出しないので、平坦な第二配線積層部６２をより簡便に形成できる利点がある。具体的には、コア本体部１００ｍの、副コア収容部１００ｈの底部をなす部分を貫通する形で第二端子アレー７をなす各端子と導通する底部貫通孔導体部２０９が形成され、セラミック副コア部１に形成された各副コア導体５１ａ、５１ｂがそれら底部貫通孔導体部２０９に導通している。より詳しくは、底部貫通孔導体部２０９側のパッド８０と、副コア導体側のパッド７０とが半田接続部６を介してフリップチップ接続された形態となっている。
次に、図６の中間基板４００は、第一端子アレー５を構成する第一側第一種端子５ａ及び第一側第二種端子５ｂがセラミック副コア部１の第一主表面上に露出形成されている。また、第一端子アレー５の第一側第一種端子５ａ及び第一側第二種端子５ｂに対応し、かつ第二端子アレー７の第二側第一種端子７ａ及び第二側第二種端子７ｂにそれぞれ導通する第一種副コア導体５１ａ及び第二種副コア導体５１ｂが、該セラミック副コア部１の厚さ方向に形成されている。この構成によると、セラミック副コア部１の第一主表面から、高分子材料を主体とした第一配線積層部６１が排除され、半導体集積回路素子２とセラミック副コア部１とが半田接続部６により直結される。これにより、半導体集積回路素子２と中間基板２００との間の線膨張係数差の縮小効果がより向上する。また、セラミック副コア部１の直上では、端子に導通する配線の引き回しがなされないので、該端子に導通する伝送経路の低インダクタンス化ひいては低インピーダンス化を図ることができる。なお、この実施形態の中間基板６００においては、第一側配線積層部が形成されていない。
他方、図７の中間基板５００においては、セラミック副コア部１の第一主表面の外周縁部が、コア本体部１００ｍの第一主表面とともに、高分子材料からなる誘電体層１０２と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第一配線積層部６１にて覆われている。第一側信号端子５ｓは、第一配線積層部６１の表面に露出する形で形成されている。そして、第一側信号端子５ｓに導通する形で第一配線積層部６１内には、セラミック副コア部１の配置領域の外側に信号伝達経路を引き出す第一側信号用配線１０８が設けられている。第一側信号用配線１０８の末端は、セラミック副コア部１を迂回する形でコア本体部１００ｍの厚さ方向に形成された信号用貫通孔導体１０９ｓに導通している。この構成は、アレー外周部の信号用端子に導通する配線を面内外方に大きく引き出すことができるので、第一端子アレー５の端子間距離が小さい場合に有利であるといえる。
また、以上の実施形態においては、いずれも副コア部１が半導体集積回路素子１よりも大面積に形成されていたが、副コア部１を半導体集積回路素子１の投影領域とほぼ同面積に形成することもできる。さらに、図８の中間基板６００のごとく、第一端子アレー５の全てを副コア部１の領域内に収めつつ、副コア部１を半導体集積回路素子１よりも小面積に構成することも可能である。また、半導体集積回路素子１よりも外周に位置する端子における半田接続部６の接続状態への影響がそれ程懸念されない場合には、図９の中間基板７００のごとく、第一端子アレー５の領域よりも副コア部１を小面積に構成することも不可能ではない。
また、図１０の中間基板８００は、副コア部１に含まれる一部のセラミック層５２のみを用いてコンデンサを形成し、残余のセラミック層５２を、コンデンサを含まない副コア本体１Ｍとした例である。
図１１の中間基板９００は、図１０の中間基板８００をさらに発展させたもので、積層コンデンサを、セラミック副コア部１Ｍの主表面上に形成された薄膜コンデンサ１０とした例である。薄膜コンデンサ１０は、コンデンサを形成する複数の誘電体薄膜１３（誘電体層）と複数の電極導体薄膜１４，１７（第一電極導体層、第二電極導体層）とが交互に積層されたものである。電極導体薄膜１４，１７は、第一側第一種端子５ａに導通する第一種電極導体薄膜１４と、第一側第二種端子５ｂに導通する第二種電極導体薄膜１７とが、誘電体薄膜１３により隔てられた形で積層方向に交互に配列している。電極導体薄膜１４，１７の多層化により合計面積が拡大し、かつ、誘電体層の薄膜化効果とも相俟って、素子寸法が小さくとも、実現可能な静電容量を大幅に増加させることができる。図１１では、貫通孔１６，１８の図示に伴い、電極導体薄膜１４，１７は面内方向に分断されているように見えるが、実際は図１２のごとく、貫通孔１６，１８以外の部分では面内方向に連続薄膜を形成している。また、誘電体薄膜１３についても同様である（この構造は、図４〜図１１の焼成型コンデンサについても同じである）。
誘電体薄膜１３の厚さは、例えば１０ｎｍ以上１０００ｎｍ以下、より望ましくは３０ｎｍ以上５００ｎｍ以下である。他方、電極導体薄膜１４，１７の厚さは、例えば１０ｎｍ以上５００ｎｍ以下、より望ましくは５０ｎｍ以上５００ｎｍ以下である。電極導体薄膜１４，１７及び結合導体部１５，１９（各々副コア部１の第一種副コア導体５１ａ及び第二種副コア導体５１ｂに導通している）は、例えばＣｕ、Ａｇ、ＡｕあるいはＰｔなどの金属で構成でき、スパッタリング、真空蒸着などの気相成膜法にて形成され、本実施形態では真空蒸着により形成している。他方、誘電体薄膜１３は、酸化物あるいは窒化物などの無機誘電体で構成され、高周波スパッタリング、反応性スパッタリング、化学気相堆積法（Chemical Vapor Deposition：ＣＶＤ）などの気相成膜法により形成される。本実施形態では、誘電体薄膜１３を、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成された酸化物薄膜を、ゾルゲル法により形成している。
本発明の中間基板の使用形態の一例を示す側面模式図。 集積回路用のデカップリングコンデンサの使用形態の一例を示す等価回路図。 図１の中間基板の第一端子アレーの配置形態の一例を示す平面図。 本発明の中間基板の第一実施形態を示す断面模式図。 同じく第二実施形態を示す断面模式図。 同じく第三実施形態を示す断面模式図。 同じく第四実施形態を示す断面模式図。 同じく第五実施形態を示す断面模式図。 同じく第六実施形態を示す断面模式図。 本発明の中間基板の第七実施形態を示す断面模式図。 本発明の中間基板の第八実施形態を示す断面模式図。 中間基板に組み込まれたコンデンサの電極導体層の平面形態を例示して示す模式図。
符号の説明
１ セラミック副コア部
５ 第一端子アレー
５ａ 第一側第一種端子
５ｂ 第一側第二種端子
７ 第二端子アレー
７ａ 第二側第一種端子
７ｂ 第二側第二種端子
１０ 薄膜コンデンサ
１４ 第一種電極導体薄膜（第一電極導体層）
１７ 第二種電極導体薄膜（第二電極導体層）
５１ａ 第一種副コア導体
５１ｂ 第二種副コア導体
５２ セラミック層
５４ 第一電極導体層
５７ 第二電極導体層
６１ 第一配線積層部
１００ 基板コア
１００ｈ 副コア収容部
１００ｍ コア本体部
１０２ 誘電体層
１０７ ビア導体
１０８ 第一側信号用配線
１０９ａ 第一種貫通孔導体
１０９ｂ 第二種種貫通孔導体
１０９ｓ 信号用貫通孔導体
２００，３００，４００，５００，６００，７００，８００，９００ 中間基板

Claims (12)

  1. 高分子材料により板状に構成され、第一主表面に自身の厚さを減ずる形で副コア収容部が開口形成されたコア本体部と、前記コア本体部よりも線膨張係数が小さい材料により板状に構成され、前記副コア収容部内に前記コア本体部と厚さ方向を一致させる形で収容された副コア部とからなる基板コアと、
    前記基板コアの第一主表面側に形成され、一方が電源端子、他方がグランド端子として機能する第一側第一種端子及び第一側第二種端子と、第一側信号端子とからなる第一端子アレーと、
    前記基板コアの第二主表面側に形成され、前記第一側第一種端子及び第二種端子にそれぞれ導通する第二側第一種端子及び第二側第二種端子と、前記第一側信号端子に導通する第二側信号端子とからなる第二端子アレーとを有し、
    前記第一端子アレーが、前記基板コアの板面と平行な基準面への正射投影において、前記副コア部の投影領域と重なる位置関係にて形成されてなり、さらに、
    前記副コア部には、前記第一側第一種端子及び前記第二側第一種端子に導通する第一電極導体層と、誘電体層と、前記第一側第二種端子及び前記第二側第二種端子に導通する第二電極導体層とがこの順序で周期的に積層された積層コンデンサが組み込まれてなることを特徴とする中間基板。
  2. 高分子材料により板状に構成され、第一主表面に自身の厚さを減ずる形で副コア収容部が開口形成されたコア本体部と、前記コア本体部よりも線膨張係数が小さい材料により板状に構成され、前記副コア収容部内に前記コア本体部と厚さ方向を一致させる形で収容された副コア部とからなる基板コアと、
    前記基板コアの第一主表面側に形成され、一方が電源端子、他方がグランド端子として機能する第一側第一種端子及び第一側第二種端子と、第一側信号端子とからなる第一端子アレーと、
    前記基板コアの第二主表面側に形成され、前記第一側第一種端子及び第二種端子にそれぞれ導通する第二側第一種端子及び第二側第二種端子と、前記第一側信号端子に導通する第二側信号端子とからなる第二端子アレーとを有し、
    前記第一端子アレーが、前記基板コアの板面と平行な基準面への正射投影において、前記副コア部の投影領域内に全体が包含される位置関係にて形成されてなり、さらに、
    前記副コア部には、前記第一側第一種端子及び前記第二側第一種端子に導通する第一電極導体層と、誘電体層と、前記第一側第二種端子及び前記第二側第二種端子に導通する第二電極導体層とがこの順序で周期的に積層された積層コンデンサが組み込まれてなることを特徴とする中間基板。
  3. 前記基板コアは、前記コア本体部の第一主表面とともに前記副コア部の第一主表面が、高分子材料からなる誘電体層と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第一配線積層部にて覆われてなり、前記第一端子アレーが該第一配線積層部の第一主表面に露出形成されてなる請求項１又は請求項２に記載の中間基板。
  4. 前記第一端子アレーの前記第一側第一種端子及び第一側第二種端子に対応し、かつ前記第二端子アレーの前記第二側第一種端子及び第二側第二種端子にそれぞれ導通する第一種副コア導体及び第二種副コア導体が、前記副コア部の厚さ方向に形成され、それら第一種副コア導体及び第二種副コア導体が、前記第一配線積層部の前記各誘電体層を貫く形で形成されたビア導体を介して前記第一側第一種端子及び第一側第二種端子にそれぞれ導通してなる請求項３記載の中間基板。
  5. 前記第一端子アレーにおいて、前記第一側第一種端子及び第一側第二種端子がアレー内側領域に、前記第一側信号端子がアレー外側領域にそれぞれ配置され、
    前記第一側信号端子に導通する形で前記第一配線積層部内に、前記副コア部の配置領域の外側に信号伝達経路を引き出す第一側信号用配線が設けられ、該第一側信号用配線の末端が、前記副コア部を迂回する形で前記コア本体部の厚さ方向に形成された信号用貫通孔導体に導通してなる請求項３又は請求項４に記載の中間基板。
  6. 前記第一端子アレーを構成する前記第一側第一種端子及び前記第一側第二種端子が前記副コア部の第一主表面上に露出形成され、前記第一端子アレーの前記第一側第一種端子及び第一側第二種端子に対応し、かつ前記第二端子アレーの前記第二側第一種端子及び第二側第二種端子にそれぞれ導通する第一種副コア導体及び第二種副コア導体が、該副コア部の厚さ方向に形成されてなる請求項１又は請求項２に記載の中間基板。
  7. 前記副コア部の第一主表面の外周縁部が、前記コア本体部の第一主表面とともに、高分子材料からなる誘電体層と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第一配線積層部にて覆われてなり、前記第一側信号端子が前記第一配線積層部の表面に露出する形で形成され、
    前記第一側信号端子に導通する形で前記第一配線積層部内に、前記副コア部の配置領域の外側に信号伝達経路を引き出す第一側信号用配線が設けられ、該第一側信号用配線の末端が、前記副コア部を迂回する形で前記コア本体部の厚さ方向に形成された信号用貫通孔導体に導通してなる請求項６記載の中間基板。
  8. 前記副コア部が前記第一端子アレーの形成領域と同等もしくは大面積にて形成されている請求項１ないし請求項７のいずれか１項に記載の中間基板。
  9. 前記副コア部はセラミックからなるセラミック副コア部とされている請求項１ないし請求項８のいずれか１項に記載の中間基板。
  10. 前記セラミック副コア部をなすセラミックがアルミナ又はガラスセラミックからなる請求項９記載の中間基板。
  11. 前記積層コンデンサは焼成積層セラミックコンデンサからなる請求項１ないし請求項１０のいずれか１項に記載の中間基板。
  12. 前記積層コンデンサは前記セラミック副コア部の主表面上に形成された薄膜コンデンサからなる請求項１ないし請求項１０のいずれか１項に記載の中間基板。
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