JP2005005509A - 薄膜トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】活性層とゲート絶縁膜との界面準位密度を低減し得るゲート絶縁膜を有する非単結晶ゲルマニウム薄膜トランジスタを提供する。
【解決手段】基板上に、非単結晶ゲルマニウム膜からなる活性層と、酸化ジルコニウム又は酸化ハフニウムからなるゲート酸化膜とを有することを特徴とする薄膜トランジスタ。
【選択図】 図2
【解決手段】基板上に、非単結晶ゲルマニウム膜からなる活性層と、酸化ジルコニウム又は酸化ハフニウムからなるゲート酸化膜とを有することを特徴とする薄膜トランジスタ。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、非単結晶ゲルマニウム膜を活性層とする薄膜トランジスタ(TFT;Thin Film Transistor)及びその製造方法に関する。
【0002】
【従来の技術】
非単結晶ゲルマニウム膜を活性層とする薄膜トランジスタ(以下、非単結晶ゲルマニウムTFTという)は、非単結晶シリコン膜を活性層とする薄膜トランジスタ(以下、非単結晶シリコンTFTという)に比べ、移動度が大きく駆動能力が高いという優位な特性を有している。また、非単結晶ゲルマニウムTFTは、非単結晶シリコンTFTに比べ、より低温での製造が可能であるので、基板の選択の幅を拡大し、さらなる大面積化、フレキシブル基板化を実現するものと期待される。例えば、非特許文献1、特許文献1には、非単結晶ゲルマニウム膜を活性層とする薄膜トランジスタが提案されている。
【0003】
上記の様に、非単結晶ゲルマニウムTFTは、非単結晶シリコンTFTを超える多くの優位な特性を有しながらも、いまだに実用化の域に達していない。
【0004】
なお、非特許文献1には、酸化アルミニウムと酸化シリコンとを含む酸化膜をゲート絶縁層とする薄膜トランジスタが開示されている。また、特許文献1には、ゲート絶縁層としての具体的材料に関する開示はない。
【0005】
【非特許文献1】
OPTOELECTRONICS−Device and Technologies、Vol.1、No.1、pp.85−96、June、1986、“TOWARD WALL PANEL TV”、Djamshid Tizabi and Albert George Fischer
【特許文献1】
特許第2855300号公報
【0006】
【発明が解決しようとする課題】
非単結晶ゲルマニウムTFTの優位な特性を十分に発揮させ、その実用化に供するためには、非単結晶ゲルマニウムからなる活性層とゲート絶縁膜との界面準位密度を低減させる必要がある。界面準位密度が大きい場合、TFTの閾値ばらつき或いはリーク電流等を悪化させることになる。
【0007】
本発明は、上記の課題に鑑みてなされたものであり、非単結晶ゲルマニウムTFTの優位な特性を十分に発揮し得るために、活性層とゲート絶縁膜との界面準位密度を低減し得るゲート絶縁膜を有する非単結晶ゲルマニウムTFT及びその製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明の第1の側面に係る薄膜トランジスタは、基板上に、非単結晶ゲルマニウム膜からなる活性層と、酸化ジルコニウム又は酸化ハフニウムからなるゲート酸化膜とを有する。
【0009】
本発明の第2の側面に係る薄膜トランジスタの製造方法は、基板上に、非単結晶ゲルマニウム膜を形成する工程と、酸化ジルコニウム又は酸化ハフニウムからなる酸化膜を形成する酸化工程とを有する。
【0010】
本発明の好適な実施の形態によれば、非単結晶ゲルマニウム膜上に酸化ジルコニウム又は酸化ハフニウムからなる酸化膜を形成することが好ましい。
【0011】
また、本発明の好適な実施の形態によれば、酸化ジルコニウム又は酸化ハフニウムからなる酸化膜上に非単結晶ゲルマニウム膜を形成することが好ましい。
【0012】
また、本発明の好適な実施の形態によれば、非単結晶ゲルマニウム膜又は基板上に形成したジルコニウム又はハフニウムからなる金属膜を酸化することにより、酸化ジルコニウム又は酸化ハフニウムを形成することが好ましい。さらに、酸素又はオゾンを含む雰囲気中にジルコニウム又はハフニウムからなる金属膜を晒すことにより、酸化ジルコニウム又は酸化ハフニウムを形成することが好ましい。
【0013】
本発明によれば、ゲート絶縁膜として酸化ジルコニウム又は酸化ハフニウムを用いることにより、非単結晶ゲルマニウムからなる活性層とゲート絶縁膜との界面準位密度を小さく抑えることができるので、TFTの閾値ばらつき或いはリーク電流等を抑制することができる。よって、非単結晶ゲルマニウムTFTが有する優位な特性を発揮することが可能になる。
【0014】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【0015】
[実施形態1]
図1及び図2を参照しながら、本発明の好適な第1の実施の形態に係る薄膜トランジスタ及びその製造方法を説明する。
【0016】
図1に示すように、基板1上に、非単結晶ゲルマニウム膜2を形成し、TFTの活性層を形成する。次いで、非単結晶ゲルマニウム膜2上に、酸化ジルコニウム又は酸化ハフニウムからなる酸化膜3を形成し、ゲート酸化膜を形成する。
【0017】
そして、酸化膜3上にゲート電極4等を形成し、図2に示すように、非単結晶ゲルマニウムからなる活性層2と、酸化ジルコニウム又は酸化ハフニウムからなるゲート酸化膜3を有するプレーナー型TFTを形成する。ここで、5はソース及びドレイン領域を示す。6は保護膜を示す。7はソース及びドレイン電極を示す。
【0018】
[実施形態2]
図3及び図4を参照しながら、本発明の好適な第2の実施の形態に係る薄膜トランジスタ及びその製造方法を説明する。
【0019】
図3に示すように、基板1上に、ゲート電極4を形成し、その上に酸化ジルコニウム又は酸化ハフニウムからなるゲート酸化膜3を形成し、次いで、非単結晶ゲルマニウム膜からなる活性層2を形成する。
【0020】
そして、活性層2上にソース及びドレイン領域5等を形成し、図4に示すように、非単結晶ゲルマニウムからなる活性層2と、酸化ジルコニウム又は酸化ハフニウムからなるゲート酸化膜3を有するスタガー型TFTを形成する。7はソース及びドレイン電極を示す。
【0021】
本発明において好適に使用し得る基板としては、ガラス、ポリイミド等を挙げることができる。
【0022】
また、本発明において好適に使用し得る非単結晶ゲルマニウムとしては、非晶質ゲルマニウム、多結晶ゲルマニウム、微結晶ゲルマニウム等を挙げることができる。
【0023】
本発明において、非単結晶ゲルマニウム膜の好適な形成方法として、CVD法、真空蒸着法、スパッタリング法等を挙げることができる。また、銅等の金属触媒を含む雰囲気中で熱処理することにより、非単結晶ゲルマニウム膜の結晶化処理を施すこともできる。
【0024】
本発明において、酸化ジルコニウム膜の好適な形成方法として、CVD法、真空蒸着法、スパッタリング法等を挙げることができる。また、スパッタリング法等によりジルコニウム膜を堆積させた後、酸素又はオゾンを含む雰囲気中にジルコニウム膜を晒すことにより酸化処理し、酸化ジルコニウム膜を形成することもできる。
【0025】
本発明において、酸化ハフニウム膜の好適な形成方法として、CVD法、真空蒸着法、スパッタリング法等を挙げることができる。また、スパッタリング法等によりハフニウム膜を堆積させた後、酸素又はオゾンを含む雰囲気中にハフニム膜を晒すことにより酸化処理し、酸化ハフニウム膜を形成することもできる。
【0026】
【発明の効果】
本発明によれば、ゲート絶縁膜として酸化ジルコニウム又は酸化ハフニウムを用いることにより、非単結晶ゲルマニウムからなる活性層とゲート絶縁膜との界面準位密度を低減することができるので、TFTの閾値ばらつき或いはリーク電流等を抑制することができる。よって、非単結晶シリコンTFTに比べ、さらなる高速化、大面積化、フレキシブル基板化の実現を可能とする。
【図面の簡単な説明】
【図1】本発明の好適な実施の形態に係る薄膜トランジスタの製造方法を示す図である。
【図2】本発明の好適な実施の形態に係る薄膜トランジスタの製造方法を示す図である。また、本発明の好適な実施の形態に係る薄膜トランジスタを概略的に示す図である。
【図3】本発明の好適な実施の形態に係る薄膜トランジスタの製造方法を示す図である。
【図4】本発明の好適な実施の形態に係る薄膜トランジスタの製造方法を示す図である。また、本発明の好適な実施の形態に係る薄膜トランジスタを概略的に示す図である。
【符号の説明】
1 基板
2 非単結晶ゲルマニウム膜(活性層)
3 酸化膜(ゲート酸化膜)
4 ゲート電極
5 ソース・ドレイン領域
6 保護膜
7 ソース・ドレイン電極
【発明の属する技術分野】
本発明は、非単結晶ゲルマニウム膜を活性層とする薄膜トランジスタ(TFT;Thin Film Transistor)及びその製造方法に関する。
【0002】
【従来の技術】
非単結晶ゲルマニウム膜を活性層とする薄膜トランジスタ(以下、非単結晶ゲルマニウムTFTという)は、非単結晶シリコン膜を活性層とする薄膜トランジスタ(以下、非単結晶シリコンTFTという)に比べ、移動度が大きく駆動能力が高いという優位な特性を有している。また、非単結晶ゲルマニウムTFTは、非単結晶シリコンTFTに比べ、より低温での製造が可能であるので、基板の選択の幅を拡大し、さらなる大面積化、フレキシブル基板化を実現するものと期待される。例えば、非特許文献1、特許文献1には、非単結晶ゲルマニウム膜を活性層とする薄膜トランジスタが提案されている。
【0003】
上記の様に、非単結晶ゲルマニウムTFTは、非単結晶シリコンTFTを超える多くの優位な特性を有しながらも、いまだに実用化の域に達していない。
【0004】
なお、非特許文献1には、酸化アルミニウムと酸化シリコンとを含む酸化膜をゲート絶縁層とする薄膜トランジスタが開示されている。また、特許文献1には、ゲート絶縁層としての具体的材料に関する開示はない。
【0005】
【非特許文献1】
OPTOELECTRONICS−Device and Technologies、Vol.1、No.1、pp.85−96、June、1986、“TOWARD WALL PANEL TV”、Djamshid Tizabi and Albert George Fischer
【特許文献1】
特許第2855300号公報
【0006】
【発明が解決しようとする課題】
非単結晶ゲルマニウムTFTの優位な特性を十分に発揮させ、その実用化に供するためには、非単結晶ゲルマニウムからなる活性層とゲート絶縁膜との界面準位密度を低減させる必要がある。界面準位密度が大きい場合、TFTの閾値ばらつき或いはリーク電流等を悪化させることになる。
【0007】
本発明は、上記の課題に鑑みてなされたものであり、非単結晶ゲルマニウムTFTの優位な特性を十分に発揮し得るために、活性層とゲート絶縁膜との界面準位密度を低減し得るゲート絶縁膜を有する非単結晶ゲルマニウムTFT及びその製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明の第1の側面に係る薄膜トランジスタは、基板上に、非単結晶ゲルマニウム膜からなる活性層と、酸化ジルコニウム又は酸化ハフニウムからなるゲート酸化膜とを有する。
【0009】
本発明の第2の側面に係る薄膜トランジスタの製造方法は、基板上に、非単結晶ゲルマニウム膜を形成する工程と、酸化ジルコニウム又は酸化ハフニウムからなる酸化膜を形成する酸化工程とを有する。
【0010】
本発明の好適な実施の形態によれば、非単結晶ゲルマニウム膜上に酸化ジルコニウム又は酸化ハフニウムからなる酸化膜を形成することが好ましい。
【0011】
また、本発明の好適な実施の形態によれば、酸化ジルコニウム又は酸化ハフニウムからなる酸化膜上に非単結晶ゲルマニウム膜を形成することが好ましい。
【0012】
また、本発明の好適な実施の形態によれば、非単結晶ゲルマニウム膜又は基板上に形成したジルコニウム又はハフニウムからなる金属膜を酸化することにより、酸化ジルコニウム又は酸化ハフニウムを形成することが好ましい。さらに、酸素又はオゾンを含む雰囲気中にジルコニウム又はハフニウムからなる金属膜を晒すことにより、酸化ジルコニウム又は酸化ハフニウムを形成することが好ましい。
【0013】
本発明によれば、ゲート絶縁膜として酸化ジルコニウム又は酸化ハフニウムを用いることにより、非単結晶ゲルマニウムからなる活性層とゲート絶縁膜との界面準位密度を小さく抑えることができるので、TFTの閾値ばらつき或いはリーク電流等を抑制することができる。よって、非単結晶ゲルマニウムTFTが有する優位な特性を発揮することが可能になる。
【0014】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【0015】
[実施形態1]
図1及び図2を参照しながら、本発明の好適な第1の実施の形態に係る薄膜トランジスタ及びその製造方法を説明する。
【0016】
図1に示すように、基板1上に、非単結晶ゲルマニウム膜2を形成し、TFTの活性層を形成する。次いで、非単結晶ゲルマニウム膜2上に、酸化ジルコニウム又は酸化ハフニウムからなる酸化膜3を形成し、ゲート酸化膜を形成する。
【0017】
そして、酸化膜3上にゲート電極4等を形成し、図2に示すように、非単結晶ゲルマニウムからなる活性層2と、酸化ジルコニウム又は酸化ハフニウムからなるゲート酸化膜3を有するプレーナー型TFTを形成する。ここで、5はソース及びドレイン領域を示す。6は保護膜を示す。7はソース及びドレイン電極を示す。
【0018】
[実施形態2]
図3及び図4を参照しながら、本発明の好適な第2の実施の形態に係る薄膜トランジスタ及びその製造方法を説明する。
【0019】
図3に示すように、基板1上に、ゲート電極4を形成し、その上に酸化ジルコニウム又は酸化ハフニウムからなるゲート酸化膜3を形成し、次いで、非単結晶ゲルマニウム膜からなる活性層2を形成する。
【0020】
そして、活性層2上にソース及びドレイン領域5等を形成し、図4に示すように、非単結晶ゲルマニウムからなる活性層2と、酸化ジルコニウム又は酸化ハフニウムからなるゲート酸化膜3を有するスタガー型TFTを形成する。7はソース及びドレイン電極を示す。
【0021】
本発明において好適に使用し得る基板としては、ガラス、ポリイミド等を挙げることができる。
【0022】
また、本発明において好適に使用し得る非単結晶ゲルマニウムとしては、非晶質ゲルマニウム、多結晶ゲルマニウム、微結晶ゲルマニウム等を挙げることができる。
【0023】
本発明において、非単結晶ゲルマニウム膜の好適な形成方法として、CVD法、真空蒸着法、スパッタリング法等を挙げることができる。また、銅等の金属触媒を含む雰囲気中で熱処理することにより、非単結晶ゲルマニウム膜の結晶化処理を施すこともできる。
【0024】
本発明において、酸化ジルコニウム膜の好適な形成方法として、CVD法、真空蒸着法、スパッタリング法等を挙げることができる。また、スパッタリング法等によりジルコニウム膜を堆積させた後、酸素又はオゾンを含む雰囲気中にジルコニウム膜を晒すことにより酸化処理し、酸化ジルコニウム膜を形成することもできる。
【0025】
本発明において、酸化ハフニウム膜の好適な形成方法として、CVD法、真空蒸着法、スパッタリング法等を挙げることができる。また、スパッタリング法等によりハフニウム膜を堆積させた後、酸素又はオゾンを含む雰囲気中にハフニム膜を晒すことにより酸化処理し、酸化ハフニウム膜を形成することもできる。
【0026】
【発明の効果】
本発明によれば、ゲート絶縁膜として酸化ジルコニウム又は酸化ハフニウムを用いることにより、非単結晶ゲルマニウムからなる活性層とゲート絶縁膜との界面準位密度を低減することができるので、TFTの閾値ばらつき或いはリーク電流等を抑制することができる。よって、非単結晶シリコンTFTに比べ、さらなる高速化、大面積化、フレキシブル基板化の実現を可能とする。
【図面の簡単な説明】
【図1】本発明の好適な実施の形態に係る薄膜トランジスタの製造方法を示す図である。
【図2】本発明の好適な実施の形態に係る薄膜トランジスタの製造方法を示す図である。また、本発明の好適な実施の形態に係る薄膜トランジスタを概略的に示す図である。
【図3】本発明の好適な実施の形態に係る薄膜トランジスタの製造方法を示す図である。
【図4】本発明の好適な実施の形態に係る薄膜トランジスタの製造方法を示す図である。また、本発明の好適な実施の形態に係る薄膜トランジスタを概略的に示す図である。
【符号の説明】
1 基板
2 非単結晶ゲルマニウム膜(活性層)
3 酸化膜(ゲート酸化膜)
4 ゲート電極
5 ソース・ドレイン領域
6 保護膜
7 ソース・ドレイン電極
Claims (6)
- 基板上に、非単結晶ゲルマニウムからなる活性層と、酸化ジルコニウム又は酸化ハフニウムからなるゲート酸化膜とを有することを特徴とする薄膜トランジスタ。
- 基板上に、非単結晶ゲルマニウム膜を形成する工程と、酸化ジルコニウム又は酸化ハフニウムからなる酸化膜を形成する工程とを有することを特徴とする薄膜トランジスタの製造方法。
- 前記非単結晶ゲルマニウム膜上に前記酸化膜を形成することを特徴とする請求項2に記載の薄膜トランジスタの製造方法。
- 前記酸化膜上に前記非単結晶ゲルマニウム膜を形成することを特徴とする請求項2に記載の薄膜トランジスタの製造方法。
- 前記酸化膜を、ジルコニウム又はハフニウムからなる金属膜を酸化することにより形成することを特徴とする請求項2に記載の薄膜トランジスタの製造方法。
- 前記酸化膜を、酸素又はオゾンを含む雰囲気中に前記金属膜を晒すことにより形成することを特徴とする請求項5に記載の薄膜トランジスタの製造方法。
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JP2003167800A JP2005005509A (ja) | 2003-06-12 | 2003-06-12 | 薄膜トランジスタ及びその製造方法 |
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US10/855,370 US7015507B2 (en) | 2003-06-12 | 2004-05-28 | Thin film transistor and method of fabricating the same |
KR1020040042426A KR100641783B1 (ko) | 2003-06-12 | 2004-06-10 | 박막 트랜지스터 및 그의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003167800A JP2005005509A (ja) | 2003-06-12 | 2003-06-12 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005005509A true JP2005005509A (ja) | 2005-01-06 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2003167800A Pending JP2005005509A (ja) | 2003-06-12 | 2003-06-12 | 薄膜トランジスタ及びその製造方法 |
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JP (1) | JP2005005509A (ja) |
KR (1) | KR100641783B1 (ja) |
TW (1) | TWI246198B (ja) |
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US8951849B2 (en) | 2007-12-18 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device including layer containing yttria-stabilized zirconia |
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