JP2004126658A5 - - Google Patents

Claims (5)

1. 第１のプログラムを格納する第１のプログラム記憶部と、
   第２のプログラムを格納する第２のプログラム記憶部と、
   前記第１及び第２のプログラムの実行アドレスを出力するプログラムカウンタと、
   前記第１のプログラム中の第１のアドレスを記憶する第１のアドレス記憶部と、
   前記第２のプログラム中の第２のアドレスを記憶する第２のアドレス記憶部と、
   前記プログラムカウンタが前記第１のアドレスに一致したか否かを判断する比較部と、
   前記比較部により一致したと判断されると、前記プログラムカウンタを前記第２のアドレスに変更するアドレス変更部と、
   前記第１のアドレス記憶部に記憶される前記第１のアドレスと前記第２のアドレス記憶部に記憶される前記第２のアドレスとを更新するためのデータバスと、を備えることを特徴とするプロセッサシステム。
2. 前記第１及び第２のプログラム記憶部から読み出された命令をデコードした結果を前記データバスに供給する命令デコーダを備え、
   前記第１のアドレス記憶部に記憶される前記第１のアドレスと前記第２のアドレス記憶部に記憶される前記第２のアドレスとは、前記命令デコーダの出力に基づいて更新されることを特徴とする請求項１に記載のプロセッサシステム。
3. 前記第１のプログラムは、複数種類の前記第１のアドレスをそれぞれ前記第１のアドレス記憶部に記憶するための複数の命令と、複数種類の前記第２のアドレスをそれぞれ前記第２のアドレス記憶部に記憶するための複数の命令とを含み、
   前記第１のアドレス記憶部は、前記第１のプログラムに従って、それぞれ異なるタイミングで複数種類の前記第１のアドレスを順次記憶し、
   前記第２のアドレス記憶部は、前記第１のプログラムに従って、それぞれ異なるタイミングで複数種類の前記第２のアドレスを順次記憶することを特徴とする請求項２に記載のプロセッサシステム。
4. 外部から供給された前記第１及び第２のアドレスを、前記データバスを介して前記第１及び第２のプログラム記憶部に記憶する制御を行うインタフェース部を備えることを特徴とする請求項１または２に記載のプロセッサシステム。
5. 前記第１のプログラム記憶部は、ＲＯＭであり、
   前記第２のプログラム記憶部は、書き換え可能なメモリであり、
   前記第２のプログラムは、前記第１のプログラムの少なくとも一部を更新するためのプログラムであることを特徴とする請求項１及至４のいずれかに記載のプロセッサシステム。