JP2004055796A

JP2004055796A - 半導体装置

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Publication number: JP2004055796A
Application number: JP2002210767A
Authority: JP
Inventors: Atsunobu Kawamoto; 河本　厚信
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2004-02-19
Also published as: KR100514239B1; US20040012052A1; DE10314516A1; KR20040010081A; US6762461B2

Abstract

【課題】ＩＧＢＴを静電気等のサージ過電圧ストレスから保護する保護回路において、通常の接続とは逆方向に接続された外部電源の直流電流に対する電流耐量を維持しつつ、サージ過電圧ストレスに対する電圧耐量を向上させることを目的とする。
【解決手段】一端が前記外部接続端子に接続されており、他端が前記半導体素子に接続されている抵抗と、前記抵抗の他端と接続されているカソードを有する第一のツェナーダイオードとを備える半導体装置において、抵抗の一端とアース等の固定電位との間に、直列に接続された複数の第二のツェナーダイオードを設ける。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は、保護回路を備える半導体装置に係る発明であって、例えば、過電流ストレスまたは過電圧ストレスによる、絶縁ゲート型バイポーラトランジスタの破壊を防止する保護回路を備えた半導体装置に適用される。
【０００２】
【従来の技術】
従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）と同一半導体装置に形成されており、当該ＩＧＢＴを過電流ストレスおよび過電圧ストレスから保護する保護回路として図１１〜１３に示すものがある。
【０００３】
図１１は、当該保護回路を示す回路図であり、図１２は、当該保護回路が形成されている半導体装置の一部を示す断面図であり、図１３は、図１２の半導体装置の平面図である。ここで図１２は、図１３のＡ−Ａ断面を示す図である。
【０００４】
図１１の保護回路において、外部電源との接続用端子（以下、外部接続端子とする）Ｐは抵抗Ｒ１の一端に接続されており、抵抗Ｒ１の他端は、第一のツェナーダイオードＤ１のカソードと、図示していないＩＧＢＴ等の半導体素子とに接続されている。また、第一のツェナーダイオードＤ１のアノードは、接地等の固定電位に接続されている。
【０００５】
次に、図１１の保護回路が組み込まれている半導体装置の構成を、図１２の断面図に従って説明する。
【０００６】
ｐ型半導体基板１上にエピタキシャル成長により、ｎ^＋型半導体層２が形成されている。また、ｎ^＋型半導体層２上にはエピタキシャル成長により、ｎ⁻型半導体層３が形成されている。さらに、ｎ⁻型半導体層３上には酸化膜４が形成されており、当該酸化膜４上の一部分にポリシリコン領域を設け、当該ポリシリコン領域に不純物拡散を行うことにより、ｐ型拡散層５およびｎ^＋型拡散層６を所定の位置に形成する。
【０００７】
また、酸化膜４、ｐ型拡散層５およびｎ^＋型拡散層６の上面を覆うように絶縁膜７が成膜されている。また、絶縁膜７の所定の位置に、当該絶縁膜７の表面から各拡散層５，６に至るコンタクトホールを形成し、当該コンタクトホール内に所定のパターンの金属等の導電体を充填することにより、配線８および外部接続端子Ｐがそれぞれ形成されている。
【０００８】
また、ｐ型半導体基板１の下面にはＩＧＢＴ等に利用される電極１０が形成されている。
【０００９】
上記構成の半導体装置において、ｐ型拡散層５およびｎ^＋型拡散層６の接合により第一のツェナーダイオードＤ１が形成されており、配線８と外部接続端子Ｐとを結ぶｎ^＋型拡散層６で抵抗Ｒ１が形成されている。
【００１０】
なお、ｎ^＋型拡散層６に接続している配線８は、ＩＧＢＴに接続されることとなり、さらに、ｐ型拡散層５に接続されている配線８は、固定電位と接続されることとなる。
【００１１】
この様子を図１３の平面図に示すが、第一のツェナーダイオードＤ１や抵抗Ｒ１の形成の様子を明確に示すために、図１３には各拡散層５，６を覆っている絶縁膜７は図示していない。
【００１２】
上記構成の保護回路において、第一のツェナーダイオードＤ１は、外部から印加される静電気等によるサージ過電圧ストレスからＩＧＢＴを保護するために構成されている。
【００１３】
つまり、外部接続端子Ｐから静電気等のサージ過電圧が印加されると、第一のツェナーダイオードＤ１がツェナー現象を起こすことにより、当該サージ過電圧が吸収され、降伏電圧以上の電圧がＩＧＢＴに印加されない。したがって、サージ過電圧ストレスにより、ＩＧＢＴが破壊してしまうことを防止することができる。
【００１４】
また、抵抗Ｒ１は、外部電源による過電流ストレスから前記第一のツェナーダイオードＤ１を保護するために構成されている。
【００１５】
つまり抵抗Ｒ１は、図１４に示すように、ＩＧＢＴを駆動させる外部電源Ｖｂを誤って通常の接続とは反対方向に接続してしまった場合に、当該外部電源Ｖｂによる直流電流Ｉを所定の時間流し続けても、第一のツェナーダイオードＤ１が破壊しない程度の直流値に当該直流電流Ｉを抑制するためのものである。
【００１６】
このように、従来の保護回路では、静電気等によるサージ過電圧ストレスからＩＧＢＴ等の半導体素子を保護するために、第一のツェナーダイオードＤ１が構成され、また、外部電源Ｖｂの逆接続による過電流ストレスから当該第一のツェナーダイオードＤ１を保護するために、抵抗Ｒ１が構成されていた。
【００１７】
【発明が解決しようとする課題】
しかし、図１１に示すように、抵抗Ｒ１と第一のツェナーダイオードＤ１とを備える保護回路を構成した場合において、当該保護回路にサージ過電圧が印加されると、当該サージ電圧から降伏電圧を差し引いただけの電圧差が抵抗Ｒ１の両端に生じる。
【００１８】
したがって、上記電圧差に起因した電力量により抵抗Ｒ１に過度の発熱が起こり、所定の電圧値以上のサージ過電圧が印加されると、抵抗Ｒ１が焼損し、当該抵抗Ｒ１にて断線が生じることがあった。よって、抵抗Ｒ１を保護回路内に設けることにより、保護回路全体のサージ過電圧ストレスに対する電圧耐量が低下していた。
【００１９】
抵抗Ｒ１を含む保護回路のサージ過電圧ストレスに対する電圧耐量を向上させるには、抵抗Ｒ１はできるだけ小さく設定する方よいが、他方では、Ｒ１の低抵抗により、外部電源の逆接続による過電流ストレスから第一のツェナーダイオードＤ１を保護する電流耐量が減少してしまい、両者の耐量値を向上させるには限度があった。
【００２０】
そこで、この発明は、保護回路の所定の電流耐量値を維持しつつ、当該保護回路の電圧耐量値を向上させることができる保護回路を備える半導体装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置は、半導体基板上に形成された半導体素子と前記半導体素子の保護回路とを有する半導体装置であって、一端が外部接続端子に接続されており、他端が前記半導体素子に接続されている抵抗と、前記抵抗の他端と固定電位との間に接続されている第一のツェナーダイオードと、前記抵抗の一端と前記固定電位との間に直列に接続されている、前記第一のツェナーダイオードより多い数の複数の第二のツェナーダイオードとを、備えている。
【００２２】
また、請求項２に記載の半導体装置では、前記抵抗および前記第一、第二のツェナーダイオードは、前記半導体基板上に形成されたポリシリコン層に形成されていてもよい。
【００２３】
また、請求項３に記載の半導体装置では、前記複数の第二のツェナーダイオードは、順次に互いに逆方向に直列接続されていてもよい。
【００２４】
また、請求項４に記載の半導体装置では、前記複数の第二のツェナーダイオードは、平面視で入れ子形状に形成された複数の不純物拡散領域を有する、ものであってもよい。
【００２５】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。なお、従来の技術で記した符号と同一符号のものは、同一または同等の部分を示している。
【００２６】
＜実施の形態＞
図１に、本実施の形態における保護回路図の一例を図示する。
【００２７】
図１の保護回路において、外部接続端子Ｐは抵抗Ｒ１の一端に接続されており、抵抗Ｒ１の他端は、第一のツェナーダイオードＤ１のカソードと、図示していないＩＧＢＴ等の半導体素子等とに接続されている。また、第一のツェナーダイオードＤ１のアノードは、接地等の固定電位に接続されている。
【００２８】
さらに、本実施の形態の保護回路では、抵抗Ｒ１の一端は、複数段（図１では３段について描かれているが、この数に限るのものでない。）接続されている第二のツェナーダイオードＤ２と接続されている。
【００２９】
また、複数段接続されている第二のツェナーダイオードＤ２のなかで、最も抵抗Ｒ１から離れている位置で接続されている第二のツェナーダイオードＤ２は、接地等の固定電位に接続されている。
【００３０】
ここで、第二のツェナーダイオードＤ２同士は、順次にお互いに逆向きに直列に接続されている。また、固定電位から外部接続端子Ｐに向かう方向を順方向と定め、これと逆の方向を逆方向と定める。
【００３１】
図２は、図１に示した本実施の形態の保護回路とＩＧＢＴとが形成されている半導体装置の一部を示す断面図であり、図３は、図２の半導体装置を上方から見た平面図である。ここで図２は、図３のＢ−Ｂ断面を示す図である。
【００３２】
図２において、ｐ型半導体基板１上にエピタキシャル成長によりｎ^＋型半導体層２が形成されている。また、ｎ^＋型半導体層２上にはエピタキシャル成長によりｎ⁻型半導体層３が形成されている。
【００３３】
さらに、半導体基板より上方に形成される保護回路と、ＩＧＢＴの一部を構成している当該半導体基板との電気的接続を避けるために、ｎ⁻型半導体層３上には酸化膜４が形成されており、当該酸化膜４の一部分にポリシリコン領域を設け、当該ポリシリコン領域に不純物拡散を行うことにより、容易に、ｐ型拡散層５およびｎ^＋型拡散層６を所定の位置に形成する。
【００３４】
また、酸化膜４、ｐ型拡散層５およびｎ^＋型拡散層６の上面を覆うように絶縁膜７が成膜されている。また、絶縁膜７の所定の位置に、当該絶縁膜７の表面から各拡散層５，６に至るコンタクトホールを形成し、当該コンタクトホールに所定パターンの金属等の導電体を充填することにより、配線８ａ，８ｂおよび、外部接続端子Ｐが形成されている。
【００３５】
また、ｐ型半導体基板１の下面にはＩＧＢＴ等に利用される電極１０が形成されている。
【００３６】
上記構成の半導体装置において、配線８ｂと接続している、ｐ型拡散層５およびｎ^＋型拡散層６の接合により第一のツェナーダイオードＤ１が形成されており、また、配線８ｂと外部接続端子Ｐとを結ぶｎ^＋型拡散層６で抵抗Ｒ１が形成されている。
【００３７】
また、外部接続端子Ｐと接続しているｎ^＋型拡散層６と、配線８ａと接続しているｐ型拡散層５との間に、ｎ^＋型拡散層６とｐ型拡散層５とを交互に接続し、複数のｐｎ接合を形成することにより、順次に互いに逆方向に直列に接続された複数段の第二のツェナーダイオードＤ２が形成される。
【００３８】
なお、ｎ^＋型拡散層６に接続している配線８ｂはＩＧＢＴに接続されることとなり、さらに、ｐ型拡散層５に接続されている配線８ａ，８ｂは、それぞれ固定電位と接続される。
【００３９】
上記のように本実施の形態の保護回路が形成されている様子を、図２の半導体装置の平面図である図３に示す。ここで、第一のツェナーダイオードＤ１、第二のツェナーダイオードＤ２や抵抗Ｒ１の形成の様子を明確に示すために、図３には各拡散層５，６を覆っている絶縁膜７は図示していない。
【００４０】
第一のツェナーダイオードＤ１を形成している拡散層界面を図３のように入り組んだ形状にすることにより、ｐｎ接合の面積を大きくとることができ、第一のツェナーダイオードＤ１に流れる電流の抵抗を小さくすることができる。したがって、上記形状の拡散層を形成することにより、第一のツェナーダイオードＤ１の電流耐量を向上させることができる。
【００４１】
また、図２において、外部接続端子Ｐの下方に絶縁膜７が形成されているが、当該領域に当該絶縁膜７の代わりに、他の領域同様ポリシリコンを形成し、当該ポリシリコン領域に不純物拡散を行うことによりｎ^＋型拡散層６を形成してもかまわない。
【００４２】
さて次に、上記構成の保護回路の動作について説明する。
【００４３】
例えば、図４に示すように、ＩＧＢＴを駆動させる外部電源Ｖｂを誤って通常の接続とは反対方向に接続してしまった場合に、もし、複数段で接続されている第二のツェナーダイオードＤ２の合計の順方向の立ち上がり電圧Ｖｆ２が当該外部電源Ｖｂの電圧値Ｖよりも高く、第一のツェナーダイオードＤ１の順方向立ち上がり電圧Ｖｆ１が外部電源Ｖｂの電圧値Ｖよりも低いなら、つまり、Ｖｆ１＜Ｖ＜Ｖｆ２なら、外部電源Ｖｂによる直流電流Ｉは、第一のツェナーダイオードＤ１を介して抵抗Ｒ１に流れる。
【００４４】
したがって、第二のツェナーダイオードＤ２には当該直流電流Ｉは流れないので、当該第二のツェナーダイオードＤ２の過電流ストレスによる焼損が発生することもない。
【００４５】
さらに、前記第一のツェナーダイオードＤ１においては、抵抗Ｒ１の存在により上記直流電流Ｉの電流値が制御されるので、当該直流電流Ｉの過電流ストレスが抑制され、第一のツェナーダイオードＤ１が焼損することもない。
【００４６】
また、図１に示す保護回路において、外部接続端子Ｐから静電気等のサージ過電圧が印加されると、抵抗Ｒ１の両端に印加される電圧差は、複数段に接続された第二のツェナーダイオードＤ２の合計の逆方向の立ち上がり電圧Ｖｚ２から、第一のツェナーダイオードＤ１の逆方向の降伏電圧Ｖｚ１を差し引いた値となるので、抵抗Ｒ１で発生する電力量を当該電圧差（＝Ｖｚ２−Ｖｚ１）に起因した電力量に抑制することができ、発熱による抵抗Ｒ１の焼損も防ぐことができる。
【００４７】
このように、抵抗Ｒ１の前段において、当該抵抗Ｒ１は、合計の順方向の立ち上がり電圧Ｖｆ２が外部電源Ｖｂの電位より高い、複数段に接続された第二のツェナーダイオードＤ２に接続されているので、誤って逆方向に外部電源Ｖｂが接続されても、直流電流Ｉは第二のツェナーダイオードＤ２には流れず、第一のツェナーダイオードＤ１を介して抵抗Ｒ１に流れるので、保護回路の電流耐量を維持することができる。
【００４８】
また、外部接続端子Ｐに静電気等のサージ過電圧ストレスが印加されても、抵抗Ｒ１には、第二のツェナーダイオードＤ２の逆方向の立ち上がり電圧Ｖｚ２と第一のツェナーダイオードＤ１の逆方向の降伏電圧Ｖｚ１との差の電位差がかかるだけなので、抵抗Ｒ１が焼損することを抑制することができ、よって当該保護回路の電圧耐量も向上させることができる。
【００４９】
さらに、本発明の保護回路では、双方向に接続されている第二のツェナーダイオードＤ２を有しているので、正のサージ過電圧ストレスだけでなく、負のサージ過電圧ストレスに対しても当該保護回路の電圧耐量を向上させることができる。
【００５０】
なお、順方向の立ち上がり電圧Ｖｆ２が外部電源Ｖｂの電圧値Ｖより高いものであれば、第二のツェナーダイオードＤ２の数や、互いの接続方向は任意に選択することができる。
【００５１】
例えば、図５の保護回路のように、すべての第二のツェナーダイオードＤ２が順方向に直列に接続されていてもよく、また、図６の保護回路のように、双方向に接続されているツェナーダイオード対Ｄ３が複数対直列で接続されていてもよい。
【００５２】
ただし、すべての第二のツェナーダイオードＤ２を順方向に接続するよりも、逆方向の第二のツェナーダイオードＤ２を含んで直列に接続する方が、より少ない第二のツェナーダイオードＤ２の数で、合計の順方向の立ち上がり電圧Ｖｆ２を外部電源電圧Ｖｂの電圧値Ｖより高くすることができる。
【００５３】
＜変形例１＞
なお、図１の構成の保護回路を形成するに際し、図３に示すように、第二のツェナーダイオードＤ２を構成するために、ストライプ状の各拡散層５，６を形成したが、図７に示す入れ子形状の各拡散層５，６を形成することも可能である。
【００５４】
つまり、図７に示すように酸化膜４上に、外部接続端子Ｐが形成されるｎ^＋型拡散層６と、第一のツェナーダイオードＤ１を形成する、入り組んだ形状のｎ^＋型拡散層６とを分離して形成する。
【００５５】
また、外部接続端子Ｐが形成されるｎ^＋型拡散層６の外周部を取り囲むように四角環状のｐ型拡散層５と四角環状のｎ^＋型拡散層６とを交互に接続させることにより、直列に接続された複数の第二のツェナーダイオードＤ２を形成する。
【００５６】
ここで、最外周部のｐ型拡散層５を、第一のツェナーダイオードＤ１を形成するｎ^＋型拡散層６をも取り囲むように形成することにより、第一のツェナーダイオードＤ１も形成することができる。
【００５７】
さらに、上記構成の各拡散層５，６を覆うように絶縁膜を形成し、当該絶縁膜の表面を貫通し、所定の各拡散層５，６に至るコンタクトホールを形成し、当該コンタクトホールに所定パターンの金属等の導電体を充填することにより、配線８ａ，８ｂと外部接続端子Ｐとが形成される。
【００５８】
なお、配線８ｂを、外部接続端子Ｐが形成されるｎ^＋型拡散層６と、入り組んだ形状のｎ^＋型拡散層６とを架橋するように形成することにより、外部接続端子Ｐが形成されるｎ^＋型拡散層６内に、外部接続端子Ｐと第一のツェナーダイオードＤ１との間に接続される抵抗Ｒ１を形成することができる。
【００５９】
以上のように、外部接続端子Ｐが形成されるｎ^＋型拡散層６の外周部を取り囲むように入れ子形状のｐ型拡散層５とｎ^＋型拡散層６とを交互に接続させることで、直列に接続された複数のｐｎ接合、つまり第二のツェナーダイオードＤ２を形成することにより、第二のツェナーダイオードＤ２の面積が図３に示す場合に比べて大きくなり、内部抵抗が小さくなるので、サージ過電圧に対する保護回路の電圧耐量を向上させることができる。
【００６０】
＜変形例２＞
図１の保護回路に関する図３，図４の構造と同様に、図６の保護回路に関しても、図８の断面図（図９のＣ−Ｃ断面図）、図９の平面図に示すように、半導体基板上方において、外部接続端子Ｐが形成されるｎ^＋型拡散層６に隣接して、同数のｐ型拡散層５とｎ^＋型拡散層６とを交互に、ストライプ状に形成することにより、双方向に接続されている複数対のツェナーダイオード対Ｄ３を構成してもよい。一方、変形例１と同様に、図１０に示す入れ子形状の各拡散層５，６を形成することにより、双方向に接続されている複数対のツェナーダイオード対Ｄ３を構成してもかまわない。
【００６１】
つまり、図１０に示すように、外部接続端子Ｐが形成されているｎ^＋型拡散層６の外周部を取り囲むように、同数の四角環状のｐ型拡散層５と四角環状のｎ^＋型拡散層６とを交互に形成することにより、双方向に接続される複数対のツェナーダイオード対Ｄ３を構成してもかまわない。
【００６２】
ここで、上記構成の各拡散層５，６を覆うように絶縁膜７を形成するが、第一のツェナーダイオードＤ１を形成している各拡散層５，６と、ツェナーダイオード対Ｄ３を形成している各拡散層５，６との接続を避けるため、両者の間にも絶縁膜７が形成される。
【００６３】
さらに、当該絶縁膜７の表面を貫通し、所定の各拡散層５，６に至るコンタクトホールを形成し、当該コンタクトホールに所定のパターンの金属等の導電体を充填することにより、配線８ａ，８ｂと外部接続端子Ｐとが形成される。
【００６４】
ここで、第一のツェナーダイオードＤ１を形成しているｎ^＋型拡散層６と、外部接続端子Ｐが形成されているｎ^＋型拡散層６とを配線８ｂにより架設することにより、外部接続端子Ｐが形成されるｎ^＋型拡散層６内に、ツェナーダイオードＤ１と外部接続端子Ｐとの間に接続される抵抗Ｒ１を形成する。
【００６５】
以上のように、外部接続端子Ｐが形成されるｎ^＋型拡散層６の外周部を取り囲むように入れ子形状のｐ型拡散層５とｎ^＋型拡散層６とを交互に接続させることで、各ツェナーダイオード対Ｄ３の面積が図９に示す場合に比べて大きくなり、内部抵抗が小さくなるので、サージ過電圧に対する保護回路の電圧耐量を向上させることができる。
【００６６】
【発明の効果】
本発明の請求項１に記載の半導体装置は、半導体基板上に形成された半導体素子と前記半導体素子の保護回路とを有する半導体装置であって、一端が外部接続端子に接続されており、他端が前記半導体素子に接続されている抵抗と、前記抵抗の他端と固定電位との間に接続されている第一のツェナーダイオードと、前記抵抗の一端と前記固定電位との間に直列に接続されている、前記第一のツェナーダイオードより多い数の複数の第二のツェナーダイオードとを、備えているので、接続される第二のツェナーダイオードの数を、当該第二のツェナーダイオードの合計の順方向の立ち上がり電圧が外部接続端子に接続される外部電源の電位よりも大きくなるなるように、接続することにより、誤って外部電源を逆方向に接続された場合でも、当該外部電源により流れる電流は第二のツェナーダイオードへは流れず、第一のツェナーダイオードを介して電流減衰効果を有する抵抗に流れる。したがって、外部電源からの電流により、第一と第二のツェナーダイオードとが破壊されることを防ぐことができる。また、静電気等のサージ過電圧が外部接続端子から印加された場合においても、抵抗の両端の電位は固定電位となるので、必要以上の電位差を当該抵抗の両端にかかることがないので、当該サージ過電圧により、抵抗Ｒが焼損することもなくなる。よって、電流耐量値を維持しつつ、保護回路の電圧耐量値を向上させることができる。
【００６７】
本発明の請求項２に記載の半導体装置では、前記抵抗および前記第一、第二のツェナーダイオードは、前記半導体基板上に形成されたポリシリコン層に形成されるので、容易に第一および第二のツェナーダイオードを作成することができる。
【００６８】
本発明の請求項３に記載の半導体装置では、前記複数の第二のツェナーダイオードは、順次に互いに逆方向に直列接続されているので、少ない数の第二のツェナーダイオードの接続により、請求項１に記載の効果を得ることができ、かつ、正だけでなく負のサージ過電圧が外部接続端子に印加されたときでも、安定した電圧耐量を得ることができる。
【００６９】
本発明の請求項４に記載の半導体装置では、前記複数の第二のツェナーダイオードは、平面視で入れ子形状に形成された複数の不純物拡散領域を有するので、第二のツェナーダイオードの面積を大きくとることができ、内部抵抗が小さくなるので、サージ過電圧に対する保護回路の電圧耐量が向上させることができる。
【図面の簡単な説明】
【図１】本発明の保護回路を示す図である。
【図２】本発明の保護回路が形成されている半導体装置の断面の一部を示す図である。
【図３】本発明の保護回路が形成されている半導体装置を上方から見た図である。
【図４】本発明の保護回路に外部電源を通常の接続とは逆の方向に接続された場合を説明するための図である。
【図５】本発明の保護回路を示す図である。
【図６】本発明の保護回路を示す図である。
【図７】本発明の保護回路が形成されている半導体装置を上方から見た図である。
【図８】本発明の保護回路が形成されている半導体装置の断面の一部を示す図である。
【図９】本発明の保護回路が形成されている半導体装置を上方から見た図である。
【図１０】本発明の保護回路が形成されている半導体装置を上方から見た図である。
【図１１】従来の技術の保護回路を示す図である。
【図１２】従来の技術の保護回路が形成されている半導体装置の断面の一部を示す図である。
【図１３】従来の技術の保護回路が形成されている半導体装置を上方から見た図である。
【図１４】従来の技術の保護回路に外部電源を通常の接続とは逆の方向に接続された場合を説明するための図である。
【符号の説明】
Ｐ　外部接続端子、Ｒ１　抵抗、Ｄ１　第一のツェナーダイオード、Ｄ２　第二のツェナーダイオード、Ｄ３　ツェナーダイオード対、５　ｐ型拡散層、６　ｎ^＋型拡散層。

Claims

半導体基板上に形成された半導体素子と前記半導体素子の保護回路とを有する半導体装置であって、
一端が外部接続端子に接続されており、他端が前記半導体素子に接続されている抵抗と、
前記抵抗の他端と固定電位との間に接続されている第一のツェナーダイオードと、
前記抵抗の一端と前記固定電位との間に直列に接続されている、前記第一のツェナーダイオードより多い数の複数の第二のツェナーダイオードとを、
備えることを特徴とする半導体装置。
前記抵抗および前記第一、第二のツェナーダイオードは、前記半導体基板上に形成されたポリシリコン層に形成される、
ことを特徴とする請求項１に記載の半導体装置。
前記複数の第二のツェナーダイオードは、順次に互いに逆方向に直列接続されている、
ことを特徴とする請求項１または請求項２に記載の半導体装置。
前記複数の第二のツェナーダイオードは、
平面視で入れ子形状に形成された複数の不純物拡散領域を有する、
ことを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置。