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TWI856821B - 靜電放電保護裝置 - Google Patents

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TWI856821B
TWI856821B TW112135485A TW112135485A TWI856821B TW I856821 B TWI856821 B TW I856821B TW 112135485 A TW112135485 A TW 112135485A TW 112135485 A TW112135485 A TW 112135485A TW I856821 B TWI856821 B TW I856821B
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陳科遠
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威盛電子股份有限公司
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一種靜電放電保護裝置，包括位於P型半導體基板中且用以保護第一電路的第一靜電放電保護單元。第一靜電放電保護單元包括鄰接的第一N型和P型井區、鄰接的第二N型和P型井區。第一N型和P型摻雜區在第一N型井區中。第二N型和P型摻雜區在第一P型和第二N型井區中。第三N型和P型摻雜區在第二P型井區中。第一P型和第三N型摻雜區電性連接至共用匯流排。第一N型和第二P型摻雜區電性連接至第一電路的電源供應端。第二N型和第三P型摻雜區電性連接至第一電路的接地端。第一電路的電源供應端和接地端電性連接至共用匯流排。

Description

靜電放電保護裝置
本揭露是關於靜電放電保護裝置，特別是關於靜電放電保護裝置的結構以及佈局。
包括半導體元件的積體電路很容易受到電性過壓(electrical overstress，EOS)的影響而造成損壞，電性過壓包括靜電放電(ESD)、瞬時狀況(transient condition)、電路栓鎖作用(latch up)、以及不正確的極性連接，其中電性過壓狀況分為過電壓或過電流事件。由於靜電電荷會在物體內部(body)累積，且當累積有電荷的物體碰觸到積體電路時，此現象即為靜電放電(Electrostatic Discharge)，靜電放電現象所產生的電流會損壞其中的半導體元件以及電路。因此如何保護半導體元件不受靜電放電或其他電性過壓狀況的影響，是亟待解決的問題。此外，針對高速的高階晶片，使用二極體或是電晶體亦無法解決ESD的問題。
本揭露一些實施例提供一種靜電放電保護裝置。靜電放電保護裝置包括P型半導體基板以及第一靜電放電保護單元。第一靜電放電保護單元位於P型半導體基板中且用以保護第一電路。第一靜電放電保護單元包括第一N型井區、第二N型井區、第一P型井區、第二P型井區、第一N型摻雜區、第一P型摻雜區、第二N型摻雜區、第二P型摻雜區、第三N型摻雜區以及第三P型摻雜區。第一N型摻雜區位於第一N型井區中。第一P型摻雜區位於第一N型井區中，且與第一N型摻雜區並排且彼此間隔設置。第一P型井區鄰接第一N型井區。第二N型摻雜區位於第一P型井區中。第二N型井區與第一N型井區並排設置。第二P型摻雜區位於第二N型井區中。第二P型井區鄰接第二N型井區。第三N型摻雜區位於第二P型井區中。第三P型摻雜區位於第二P型井區中，且與第三N型摻雜區並排且彼此間隔設置。第一靜電放電保護單元的第一P型摻雜區和第三N型摻雜區電性連接至共用匯流排。第一靜電放電保護單元的第一N型摻雜區和第二P型摻雜區電性連接至第一電路的電源供應端。第一靜電放電保護單元的第二N型摻雜區和第三P型摻雜區電性連接至第一電路的接地端。第一電路的電源供應端和接地端電性連接至共用匯流排。
100:方向
200:P型半導體基板
204:隔絕部件
300:電源鉗位電路
500:靜電放電保護裝置
510-1,520-1,510-2,520-2:區域
600:系統
BUS:共用匯流排
B1:第一寄生雙極性接面電晶體
B2:第二寄生雙極性接面電晶體
B3:第三寄生雙極性接面電晶體
B4:第四寄生雙極性接面電晶體
CT_1,CT_2,CT_N:受保護電路
D1:第一寄生二極體
D2:第二寄生二極體
ESD-1,ESD-2:靜電放電保護單元
IO,IO_1,IO_2,IO_N:輸入/輸出端
NW1-1,NW1-2:第一N型井區
NW2-1,NW2-2:第二N型井區
N1-1,N1-2:第一N型摻雜區
N2-1,N2-2:第二N型摻雜區
N3-1,N3-2:第三N型摻雜區
PH1,PH2:電流路徑
PW1-1,PW1-2:第一P型井區
PW2-1,PW2-2:第二P型井區
P1-1,P1-2:第一P型摻雜區
P2-1,P2-2:第二P型摻雜區
P3-1,P3-2:第三P型摻雜區
SCR-1:第一寄生半導體控制整流器
SCR-2:第二寄生半導體控制整流器
VCC,VCC_1,VCC_2,VCC_N:電源供應端
VSS,VSS_1,VSS_2,VSS_N:接地端
第1圖為本揭露一些實施例之靜電放電保護裝置的連接示意圖。
第2圖為本揭露一些實施例之靜電放電保護裝置的靜電放電保護單元的剖面示意圖。
第3圖為本揭露一些實施例之靜電放電保護裝置的靜電放電保護單元的剖面示意圖。
第4圖為本揭露一些實施例之靜電放電保護裝置的靜電放電保護單元的剖面示意圖。
第5圖顯示靜電放電事件發生於共用匯流排(BUS)和受保護電路的電源供應端(VCC)之間，或靜電放電事件發生於受保護電路的接地端(VSS)和共用匯流排(BUS)之間的等效放電電路，以及上述等效電路的寄生元件在第2圖之靜電放電保護裝置相應位置的示意圖。
第6A圖顯示靜電放電事件發生於共用匯流排(BUS)和受保護電路的接地端(VSS)之間的等效放電電路。
第6B圖顯示第6A圖等效電路的寄生元件在第2圖之靜電放電保護裝置相應位置的示意圖。
第7A圖顯示靜電放電事件發生於受保護電路的電源供應端(VCC)和共用匯流排(BUS)之間的等效放電電路。
第7B圖顯示第7A圖等效電路的寄生元件在第2圖之靜電放電保護裝置相應位置的示意圖。
第8圖為本揭露一些實施例之靜電放電保護裝置的靜電放電保護單元的剖面示意圖。
第9圖為本揭露一些實施例之靜電放電保護裝置的靜電放電保護單 元的剖面示意圖。
第10圖為本揭露一些實施例之靜電放電保護裝置的靜電放電保護單元的剖面示意圖。
第11圖為本揭露一些實施例之靜電放電保護裝置的連接示意圖。
以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。
第1圖為本揭露一些實施例之設置於系統600中的多個靜電放電保護裝置500的連接示意圖。第2、3、4圖為本揭露一些實施例之靜電放電保護裝置500的靜電放電保護單元ESD-1的剖面示意圖。系統600包括多個受保護電路CT(包括受保護電路CT_1、CT_2...CT_N)以及相應的多個靜電放電保護裝置500。受保護電路CT各自具有相應的輸入/輸出端IO(包括輸入/輸出端IO_1、IO_2...IO_N)、電源供應端VCC(包括電源供應端VCC_1、VCC_2...VCC_N)以及接地端VSS(包括接地端VSS_1、VSS_2...VSS_N)。並且，各個受保護電路CT_1、CT_2...CT_N的電源供應端VCC_1、VCC_2...VCC_N以及接地端VSS_1、 VSS_2...VSS_N均連接至共用匯流排BUS。值得一提的是，目前已知的連接方式是各個受保護電路CT_1、CT_2...CT_N的電源供應端VCC_1、VCC_2...VCC_N連接至電源匯流排(power bus)；接地端VSS_1、VSS_2...VSS_N連接至接地匯流排(ground bus)，而非如本揭露皆連接至共用匯流排BUS，如此一來可以減少佈局的使用面積。此外，如第1圖所示，每一個靜電放電保護裝置500包括用以保護受保護電路CT的靜電放電保護單元ESD-1以及靜電放電保護單元ESD-2。如第1圖所示，每一靜電放電保護裝置500的靜電放電保護單元ESD-1各自電性連接於系統600的共用匯流排BUS與相應的受保護電路CT_1、CT_2...CT_N的電源供應端VCC_1、VCC_2…VCC_N以及接地端VSS_1、VSS_2…VSS_N之間，以避免靜電放電電流流經受保護電路CT_1、CT_2...CT_N。靜電放電保護裝置500的靜電放電保護單元ESD-2各自電性連接於輸入/輸出端IO_1、IO_2...IO_N與相應的受保護電路CT_1、CT_2...CT_N的電源供應端VCC_1、VCC_2…VCC_N以及接地端VSS_1、VSS_2…VSS_N之間，以避免靜電放電電流流經受保護電路CT_1、CT_2...CT_N。此外，系統600還包括多個電源鉗位電路(power clamp circuit)300，設置於各個受保護電路CT的電源供應端VCC以及接地端VSS之間，且電性連接至相應受保護電路CT的電源供應端VCC以及接地端VSS(電源鉗位電路300的連接方式以及結構可參考第6A圖或第7A圖)。
第2圖為本揭露一些實施例之靜電放電保護裝置500的靜電放電保護單元ESD-1的剖面示意圖。如第2圖所示，靜電放電保護裝置500包括P型半導體基板200以及位於P型半導體基板200中的靜電放電保護單元ESD-1。靜電放電保護單元ESD-1包括第一N型井區NW1-1、第二N型井區NW2-1、第一P型井區PW1-1以及第二P型井區PW2-1。第一N型井區NW1-1以及第二P型井區PW2-1分別包括至少一對具相反導電類型之重摻雜區(heavily doped region)。舉例來說，第一N型井區NW1包括第一N型摻雜區(N型重摻雜區)N1-1以及第一P型摻雜區(P型重摻雜區)P1-1。第二P型井區PW2-1包括第三N型摻雜區(N型重摻雜區)N3-1以及第三P型摻雜區(P型重摻雜區)P3-1。另外，第一P型井區PW1-1以及第二N型井區NW2-1分別包括至少一個重摻雜區(heavily doped region)，且上述井區與位於其中的重摻雜區具相反的導電類型。舉例來說，第一P型井區PW1-1包括第二N型摻雜區(N型重摻雜區)N2-1，第二N型井區NW2-1包括第二P型摻雜區(P型重摻雜區)P2-1。
如第2圖所示，第一N型井區NW1-1和第一P型井區PW1-1兩者沿方向100(實質平行於P型半導體基板200表面的方向(橫向))並排且彼此鄰接。位於第一N型井區NW1-1中的第一N型摻雜區N1-1以及第一P型摻雜區P1-1沿方向100並排且藉由例如淺溝槽隔絕(STI)的隔絕部件204彼此間隔設置。位於第一P型井區 PW1-1中的第二N型摻雜區N2-1與第一N型井區NW1-1中的第一P型摻雜區P1-1沿方向100並排且藉由例如淺溝槽隔絕(STI)的隔絕部件204彼此間隔設置。並且，第一P型摻雜區P1-1橫向(沿方向100)位於第一N型摻雜區N1-1和位於第一P型井區PW1-1中的第二N型摻雜區N2-1之間。在本實施例中，第一N型摻雜區N1-1電性連接至相應的受保護電路CT的電源供應端VCC，第一P型摻雜區P1-1電性連接至共用匯流排BUS，而第二N型摻雜區N2-1電性連接至相應的受保護電路CT的接地端VSS。
如第2圖所示，第二N型井區NW2-1和第二P型井區PW2-1兩者沿方向100並排且彼此鄰接。在一些實施例中，鄰接的第二N型井區NW2-1和第二P型井區PW2-1與鄰接的第一N型井區NW1-1和第一P型井區PW1-1藉由例如淺溝槽隔絕(STI)的隔絕部件204彼此隔開。位於第二P型井區PW2-1中的第三N型摻雜區N3-1以及第三P型摻雜區P3-1沿方向100並排且藉由例如淺溝槽隔絕(STI)的隔絕部件204彼此間隔設置。位於第二N型井區NW2-1中的第二P型摻雜區P2-1與位於第二P型井區PW2-1中的第三N型摻雜區N3-1沿方向100並排且藉由例如淺溝槽隔絕(STI)的隔絕部件204彼此間隔設置。並且，第三N型摻雜區N3-1橫向(沿方向100)位於第三P型摻雜區P3-1和位於第二N型井區NW2-1中的第二P型摻雜區P2-1之間。在本實施例中，第二P型摻雜區P2-1電性連接至相應的受保護電路CT的電源供應端VCC，第三N型摻雜區N3-1電性 連接至共用匯流排BUS，而第三P型摻雜區P3-1電性連接至相應的受保護電路CT的接地端VSS。
第3圖為本揭露一些實施例之靜電放電保護裝置500的靜電放電保護單元ESD-1的剖面示意圖，其與第2圖所示的的靜電放電保護單元ESD-1不同處為：第3圖所示的靜電放電保護單元ESD-1將第2圖所示的靜電放電保護單元ESD-1的第一N型井區NW1-1、第二N型井區NW2-1共用成為3圖所示的靜電放電保護單元ESD-1的第一N型井區NW1-1。換句話說，第3圖所示的靜電放電保護單元ESD-1的第二N型井區(第2圖的第二N型井區NW2-1在第3圖未顯示)可為第一N型井區NW1-1的一部分，以使第一N型摻雜區N1-1、第一P型摻雜區P1-1和第二P型摻雜區P2-1皆位於第一N型井區NW1-1中，且使第一N型摻雜區N1-1橫向(沿方向100)位於第一P型摻雜區P1-1和第二P型摻雜區P2-1之間，且藉由例如淺溝槽隔絕(STI)的隔絕部件204彼此間隔設置。相較於第2圖，第3圖所示的靜電放電保護單元ESD-1可節省N型井區的總面積。
第4圖為本揭露一些實施例之靜電放電保護裝置500的靜電放電保護單元ESD-1的剖面示意圖，其與第2圖所示的靜電放電保護單元ESD-1的不同處為：第4圖所示的靜電放電保護單元ESD-1將第2圖所示的靜電放電保護單元ESD-1的第一P型井區PW1-1以及第二P型井區PW2-1共用成為第4圖所示的靜電放電保護單元ESD-1的第一P型井區PW1-1。換句話說，第4圖所示的靜電 放電保護單元ESD-1的第二P型井區(第2圖的第二P型井區PW2-1在第4圖未顯示)可為第一P型井區PW1-1的一部分，以使第二N型摻雜區N2-1、第三P型摻雜區P3-1和第三N型摻雜區N3-1皆位於第一P型井區PW1-1中，且使第三P型摻雜區P3-1橫向(沿方向100)位於第二N型摻雜區N2-1和第三N型摻雜區N3-1之間，且藉由例如淺溝槽隔絕(STI)的隔絕部件204彼此間隔設置。相較於第2圖所示的靜電放電保護單元ESD-1，第4圖所示的靜電放電保護單元ESD-1可節省P型井區的總面積。值得一提的是，設置於系統600中的多個靜電放電保護裝置500的靜電放電保護單元ESD-1，可以全部為第2~4圖所示的靜電放電保護單元ESD-1的其中一種，也可以是第2~4圖所示的靜電放電保護單元ESD-1的各種組合。上述靜電放電保護裝置500的配置於系統600的數量則視需求而定。
接下來將藉由第2圖所示的靜電放電保護裝置500的靜電放電保護單元ESD-1的區域510-1、520-1以說明靜電放電事件發生於共用匯流排BUS、電源供應端VCC或接地端VSS時觸發的等效電路以及電流放電路徑。在一些實施例中，上述靜電放電事件對第3、4圖所示的靜電放電保護裝置的靜電放電保護單元ESD-1的不同端點之間的等效電路以及電流放電路徑與第2圖所示的靜電放電保護裝置500的靜電放電保護單元ESD-1相同，故不再贅述。
第5圖顯示靜電放電事件發生於共用匯流排BUS和受保護電路CT(第1圖)的電源供應端VCC之間，或靜電放電事件發 生於受保護電路CT(第1圖)的接地端VSS和共用匯流排BUS之間的等效放電電路，以及上述等效電路的寄生元件在第2圖之靜電放電保護裝置500的靜電放電保護單元ESD-1的區域510-1、520-1相應位置的示意圖。如第5圖所示，第一P型摻雜區P1-1、第一N型井區NW1-1和第一N型摻雜區N1-1構成第一寄生二極體D1。當靜電放電事件發生於共用匯流排BUS與受保護電路CT的電源供應端VCC之間時，第一寄生二極體D1被觸發導通，以形成從共用匯流排BUS至受保護電路CT的電源供應端VCC的電流路徑PH1，將靜電荷導離受保護電路CT。
如第5圖所示，第三P型摻雜區P3-1、第二P型井區PW2-1和第三N型摻雜區N3-1構成第二寄生二極體D2。當靜電放電事件發生於受保護電路CT(第1圖)的接地端VSS與共用匯流排BUS之間時，第二寄生二極體D2被觸發導通，以形成從受保護電路CT的接地端VSS至共用匯流排BUS的電流路徑PH2，將靜電荷導離受保護之電路CT。
第6A圖顯示靜電放電事件發生於共用匯流排BUS和受保護電路的接地端VSS之間的等效放電電路以及與其電性連接的電源鉗位電路300。第6B圖為第2圖的區域510-1的放大圖，顯示第6A圖等效電路的寄生元件在第2圖之靜電放電保護裝置500的靜電放電保護單元ESD-1相應位置的示意圖。如第6A、6B圖所示，除了第一寄生二極體D1之外，靜電放電事件發生於共用匯流排BUS和 受保護電路的接地端VSS之間的等效放電電路還包括由第一P型摻雜區P1-1、第一N型井區NW1-1和第一P型井區PW1-1構成的第一寄生雙極性接面電晶體(BJT)B1(例如寄生PNP BJT)。第一寄生雙極性接面電晶體B1的射極(emitter)、基極(base)以及集極(collector)分別由第一P型摻雜區P1-1、第一N型井區NW1-1和第一P型井區PW1-1構成。上述等效電路還包括由第二N型摻雜區N2-1、第一P型井區PW1-1和第一N型井區NW1-1構成的第二寄生雙極性接面電晶體B2(例如寄生NPN BJT)。第二寄生雙極性接面電晶體B2的射極、基極以及集極分別由第二N型摻雜區N2-1、第一P型井區PW1-1和第一N型井區NW1-1構成。並且，第一寄生雙極性接面電晶體B1的基極(第一N型深井區NW1-1)與第二寄生雙極性接面電晶體B2的集極(第一N型井區NW1-1)電性連接，第二寄生雙極性接面電晶體B2的基極(第一P型井區PW1-1)與第一寄生雙極性接面電晶體B1的集極(第一P型井區PW1-1)電性連接，以構成第一寄生半導體控制整流器SCR-1。此外，第一寄生雙極性接面電晶體B1的射極(第一P型摻雜區P1-1)與共用匯流排BUS和第一寄生二極體D1的正極電性連接，第一寄生雙極性接面電晶體B1的基極(第一N型井區NW1-1)與受保護電路CT的電源供應端VCC和第一寄生二極體D1的負極電性連接。第二寄生雙極性接面電晶體B2的射極(第二N型摻雜區N2-1)與受保護電路CT的接地端VSS電性連接。
第6A圖也顯示電源鉗位電路300的等效電路。電源 鉗位電路300由電阻-電容感測器(RC detector)構成，其包括電阻、電容、反相器(inverter)以及N型金屬氧化物半導體電晶體。
如第6A、6B圖所示，當靜電放電(ESD)事件發生於共用匯流排BUS和受保護電路CT(第1圖)的接地端VSS之間時，會對第一寄生二極體D1和第一寄生雙極性接面電晶體B1的射極(第一P型摻雜區P1-1)-基極(第一N型井區NW1-1)接面施加順向偏壓而被觸發導通，以形成從共用匯流排BUS流經第一寄生雙極性接面電晶體B1的射極(第一P型摻雜區P1-1)-基極(第一N型井區NW1-1)接面且流至受保護電路CT的電源供應端VCC的電流路徑，使第一寄生雙極性接面電晶體B1被觸發導通。同時，也會有少許漏電流從受保護電路CT的電源供應端VCC經過電源鉗位電路300而流至保護電路CT的接地端VSS，而使保護電路CT的接地端VSS的電壓位準低於保護電路CT的電源供應端VCC的電壓位準。上述電流路徑對第二寄生雙極性接面電晶體B2的基極(第一P型井區PW1-1)-射極(第二N型摻雜區N2-1)接面施加順向偏壓，使第二寄生雙極性接面電晶體B2被觸發導通。由於第一寄生雙極性接面電晶體B1和第二寄生雙極性接面電晶體B2一起被觸發導通，從而使第一寄生半導體控制整流器SCR-1被觸發導通並形成電流路徑。上述電流路徑提供觸發電流(啟動電流)，接續觸發第一寄生雙極性接面電晶體B1(PNP)和第二寄生雙極性接面電晶體B2(NPN)，而形成第一寄生半導體控制整流器SCR-1，此低維持電壓(VHold)、低電阻(R)的第 一寄生半導體控制整流器SCR-1可以提供共用匯流排BUS至受保護電路CT的接地端VSS的電流路徑，將靜電荷導離受保護電路CT。
第7A圖顯示靜電放電事件發生於受保護電路CT(第1圖)的電源供應端VCC和共用匯流排BUS之間的等效放電電路(包括電源鉗位電路300的等效電路)。第7B圖為第2圖的區域520-1的放大圖，顯示第7A圖等效電路的寄生元件在第2圖之靜電放電保護裝置500的靜電放電保護單元ESD-1相應位置的示意圖。如第7A、7B圖所示，除了第二寄生二極體D2之外，等效電路還包括由第三N型摻雜區N3-1、第二P型井區PW2-1和第二N型井區NW2-1構成的第三寄生雙極性接面電晶體B3(例如寄生NPN BJT)。第三寄生雙極性接面電晶體B3的射極(emitter)、基極(base)以及集極(collector)分別由第三N型摻雜區N3-1、第二P型井區PW2-1和第二N型井區NW2-1構成。等效電路還包括由第二P型摻雜區P2-1、第二N型井區NW2-1和第二P型井區PW2-1構成的第四寄生雙極性接面電晶體B4(例如寄生PNP BJT)。第四寄生雙極性接面電晶體B4的射極(emitter)、基極(base)以及集極(collector)分別由第二P型摻雜區P2-1、第二N型井區NW2-1和第二P型井區PW2-1構成。並且，第三寄生雙極性接面電晶體B3的基極(第二P型井區PW2-1)與第四寄生雙極性接面電晶體B4的集極(第二P型井區PW2-1)電性連接，第四寄生雙極性接面電晶體B4的基極(第二N型井區NW2-1)與第三寄生雙極性接面電晶體B3的集極(第二N型井 區NW2-1)電性連接，以構成第二寄生半導體控制整流器SCR-2。此外，第三寄生雙極性接面電晶體B3的射極(第三N型摻雜區N3-1)共用匯流排BUS和第二寄生二極體D2的負極電性連接，第三寄生雙極性接面電晶體B3的基極(第二P型井區PW2-1)與受保護電路CT的接地端VSS和第二寄生二極體D2的正極電性連接。第四寄生雙極性接面電晶體B4的射極(第二P型摻雜區P2-1)與受保護電路CT的電源供應端VCC電性連接。
如第7A、7B圖所示，當靜電放電(ESD)事件發生於受保護電路CT(第1圖)的電源供應端VCC和共用匯流排BUS之間時，靜電放電電流會先流經電源鉗位電路300對受保護電路CT的接地端VSS輸出低位準形成電流路徑，上述低位準低於電源供應端VCC的電壓位準。上述靜電放電電流再經過第二寄生二極體D2流至共用匯流排BUS。流經第二寄生二極體D2的靜電放電電流會對第三寄生雙極性接面電晶體B3的基極(第二P型井區PW2-1)-射極(第三N型摻雜區N3-1)接面施加順向偏壓，使第三寄生雙極性接面電晶體B3被觸發導通，進而使第四寄生雙極性接面電晶體B4被觸發導通。由於第三寄生雙極性接面電晶體B3和第四寄生雙極性接面電晶體B4一起被觸發導通，從而使第二寄生半導體控制整流器SCR-2被觸發導通並形成流至共用匯流排BUS的電流路徑。上述電流路徑提供觸發電流(啟動電流)，接續觸發第三寄生雙極性接面電晶體B3(NPN)和第四寄生雙極性接面電晶體B4(PNP)，而形成第二寄生 半導體控制整流器SCR-2，此低維持電壓(VHold)、低電阻(R)的第二寄生半導體控制整流器SCR-2可以提供受保護電路CT的電源供應端VCC至從共用匯流排BUS的電流路徑，將靜電荷導離受保護之電路。
在一些實施例中，靜電放電保護裝置500的靜電放電保護單元ESD-2的等效電路可由寄生二極體及/或寄生半導體控制整流器構成，以提供發生於受保護電路CT的輸入/輸出端IO和電源供應端VCC之間、受保護電路CT的輸入/輸出端IO和接地端VSS之間、受保護電路CT的電源供應端VCC和輸入/輸出端IO之間、或受保護電路CT的接地端VSS和輸入/輸出端IO之間的靜電放電事件的放電路徑，將靜電荷導離受保護之電路。
第8圖為本揭露一些實施例之靜電放電保護裝置500的靜電放電保護單元ESD-2的連接示意圖。如第1、8圖所示，靜電放電保護裝置500還包括位於P型半導體基板200中的靜電放電保護單元ESD-2，用以保護相應的受保護電路CT(包括受保護電路CT_1、CT_2...CT_N)。在一些實施例中，靜電放電保護裝置500的靜電放電保護單元ESD-1與靜電放電保護單元ESD-2藉由隔絕部件204彼此間隔設置。並且，第2圖所示的靜電放電保護單元ESD-1與第8圖所示的靜電放電保護單元ESD-2具有相同的結構以及等效電路(包括第一寄生二極體D1、第二寄生二極體D2、第一寄生半導體控制整流器SCR-1、第二寄生半導體控制整流器SCR-2)。如第 2、8圖所示，舉例來說，靜電放電保護單元ESD-2的區域510-2、520-2分別對應至靜電放電保護單元ESD-1的區域510-1、520-1。並且，靜電放電保護單元ESD-2的第一N型井區NW1-2、第二N型井區NW2-2、第一P型井區PW1-2以及第二P型井區PW2-2、第一N型摻雜區N1-2、第一P型摻雜區P1-2、第二N型摻雜區N2-2、第二P型摻雜區P2-2、第三N型摻雜區N3-2、第三P型摻雜區P3-2分別對應至靜電放電保護單元ESD-1的第一N型井區NW1-1、第二N型井區NW2-1、第一P型井區PW1-1以及第二P型井區PW2-1、第一N型摻雜區N1-1、第一P型摻雜區P1-1、第二N型摻雜區N2-1、第二P型摻雜區P2-1、第三N型摻雜區N3-1、第三P型摻雜區P3-1。在一些實施例中，靜電放電保護單元ESD-2電性連接於保護電路CT(第1圖)的輸入/輸出端IO與受保護電路CT之間。詳細來說，靜電放電保護單元ESD-2的第一P型摻雜區P1-2和第三N型摻雜區N3-2可電性連接至受保護電路CT的輸入/輸出端IO，靜電放電保護單元ESD-2的第一N型摻雜區N1-2和第二P型摻雜區P2-2可電性連接至受保護電路CT的電源供應端VCC。並且，靜電放電保護單元ESD-2的第二N型摻雜區N2-2和第三P型摻雜區P3-2電性連接至受保護電路CT的接地端VSS。
第9圖為本揭露一些實施例之靜電放電保護裝置500的靜電放電保護單元ESD-2的剖面示意圖。第3圖所示的靜電放電保護單元ESD-1與第9圖所示的靜電放電保護單元ESD-2彼此間 隔設置且具有相同的結構以及等效電路。相較於第8圖，第9圖所示的靜電放電保護單元ESD-2可節省N型井區的總面積。
第10圖為本揭露一些實施例之靜電放電保護裝置500的靜電放電保護單元ESD-2的剖面示意圖。第4圖所示的靜電放電保護單元ESD-1與第10圖所示的靜電放電保護單元ESD-2彼此間隔設置且具有相同的結構以及等效電路。相較於第8圖，第10圖所示的靜電放電保護單元ESD-2可節省P型井區的總面積。
在一些實施例中，靜電放電保護裝置500也可由第2~4圖中任一個的靜電放電保護單元ESD-1搭配第8~10圖中任一個的靜電放電保護單元ESD-2構成，而不限於前述實施例。
第11圖為本揭露一些實施例之靜電放電保護裝置500的靜電放電保護單元ESD-1與靜電放電保護單元ESD-2與受保護電路CT的連接示意圖。當靜電放電保護裝置500的靜電放電保護單元ESD-1與靜電放電保護單元ESD-2具有相同的結構(以及等效電路)，且皆被觸發導通時時，可形成惠斯同電橋(Wheatstone bridge)結構，其中靜電放電保護單元ESD-1的區域510-1、520-1(第2-4圖)以及靜電放電保護單元ESD-2的區域510-2、520-2(第8-10圖)的等效電路(包括第一寄生二極體D1、第二寄生二極體D2、第一寄生半導體控制整流器SCR-1、第二寄生半導體控制整流器SCR-2)分別位於惠斯同電橋的四個橋臂，此時受保護電路CT的電源供應端VCC與接地端VSS之間沒有電壓差。當靜電放電(ESD)事 件發生於一靜電放電保護裝置500的受保護電路CT(例如：受保護電路CT_1)的輸入/輸出端IO(例如：輸入/輸出端IO_1)與另一靜電放電保護裝置500的電源供應端VCC(例如：電源供應端VCC_1或電源供應端VCC_2)、接地端VSS(例如：接地端VSS_1或接地端VSS_2)或共用匯流排BUS之間時，因靜電放電保護裝置500的靜電放電保護單元ESD-1與靜電放電保護單元ESD-2皆被觸發導通而形成的惠斯同電橋結構可避免靜電荷流經受保護電路CT_1。
本揭露實施例提供一種靜電放電保護裝置。用以保護系統中的多個受保護電路CT(例如受保護電路CT_1、CT_2...CT_N)。受保護電路具有各自的輸入/輸出端IO、電源供應端VCC以及接地端VSS，且每一個受保護電路CT的電源供應端VCC以及接地端VSS均連接至共用匯流排BUS。上述靜電放電保護裝置的第一靜電放電保護單元(例如靜電放電保護單元ESD-1)電性連接於共用匯流排BUS與受保護電路CT之間，其包括相鄰的第一N型井區和第一P型井區、相鄰的第二N型井區和第二P型井區、位於第一N型井區中的一對N型和P型重摻雜區、位於第一P型井區中的N型重摻雜區、位於第二N型井區的P型重摻雜區、以及位於第二P型井區中的一對N型和P型重摻雜區構成，以在共用匯流排BUS與相應的受保護電路CT的電源供應端VCC以及接地端VSS之間分別插入寄生半導體控制整流器(SCR)。上述寄生半導體控制整流器為多向性的半導體控制整流器，可分別針對發生於共用匯流排BUS與電 源供應端VCC之間、或共用匯流排BUS與接地端VSS之間的靜電放電事件，將靜電荷導離受保護之電路。由於各個受保護電路CT的電源供應端VCC以及接地端VSS均連接至共用匯流排BUS，當靜電放電事件發生在任一個受保護電路(例如受保護電路CT_1)的電源供應端VCC以及接地端VSS時，除了上述受保護電路相應的第一靜電放電保護單元會將靜電荷導離受保護電路之外，靜電荷可更順利流至其他受保護電路(例如受保護電路CT_2...CT_N)的電源供應端VCC以及接地端VSS，並由其他受保護電路的第一靜電放電保護單元釋放靜電荷。此外，共用匯流排BUS與各個受保護電路CT的電源供應端VCC以及接地端VSS之間具有共用的觸發等效電路以及電流放電路徑，因而可大幅減少靜電放電保護裝置的佈局面積。上述靜電放電保護裝置的第二靜電放電保護單元(例如靜電放電保護單元ESD-2)電性連接於受保護電路CT的輸入/輸出端IO與受保護電路CT之間。當第一靜電放電保護單元和第二靜電放電保護單元具有相同的結構時，靜電放電保護裝置的第一靜電放電保護單元及第二靜電放電保護單元皆被觸發導通時可形成惠斯同電橋結構，此時受保護電路CT的電源供應端VCC與接地端VSS之間不存在電壓差，可避免靜電放電電流流經受保護電路CT。
雖然本揭露以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本揭露之 保護範圍當視後附之申請專利範圍所界定者為準。
100:方向
200:P型半導體基板
204:隔絕部件
500:靜電放電保護裝置
510-1,520-1:區域
BUS:共用匯流排
ESD-1:靜電放電保護單元
NW1-1:第一N型井區
NW2-1:第二N型井區
N1-1:第一N型摻雜區
N2-1:第二N型摻雜區
N3-1:第三N型摻雜區
PW1-1:第一P型井區
PW2-2:第二P型井區
P1-1:第一P型摻雜區
P2-1:第二P型摻雜區
P3-1:第三P型摻雜區
VCC:電源供應端
VSS:接地端

Claims (15)

  1. 一種靜電放電保護裝置，包括：一P型半導體基板；以及一第一靜電放電保護單元，位於該P型半導體基板中且用以保護一第一電路，該第一靜電放電保護單元包括：一第一N型井區；一第一N型摻雜區，位於該第一N型井區中；一第一P型摻雜區，位於該第一N型井區中，且與該第一N型摻雜區並排且彼此間隔設置；一第一P型井區，鄰接該第一N型井區；一第二N型摻雜區，位於該第一P型井區中；一第二N型井區，與該第一N型井區並排設置；一第二P型摻雜區，位於該第二N型井區中；一第二P型井區，鄰接該第二N型井區；一第三N型摻雜區，位於該第二P型井區中；以及一第三P型摻雜區，位於該第二P型井區中，且與該第三N型摻雜區並排且彼此間隔設置；其中該第一靜電放電保護單元的該第一P型摻雜區和該第三N型摻雜區電性連接至一共用匯流排，其中該第一靜電放電保護單元的該第一N型摻雜區和該第二P型摻雜區電性連接至該第一電路的一電源供應端，以及 其中該第一靜電放電保護單元的該第二N型摻雜區和該第三P型摻雜區電性連接至該第一電路的一接地端。
  2. 如請求項1之靜電放電保護裝置，其中該第一P型摻雜區橫向位於該第一N型摻雜區和該第二N型摻雜區之間。
  3. 如請求項1之靜電放電保護裝置，其中該第三N型摻雜區橫向位於該第二P型摻雜區和該第三P型摻雜區之間。
  4. 如請求項1之靜電放電保護裝置，其中該第一靜電放電保護單元的該第二N型井區為該第一N型井區的一部分，以使該第一N型摻雜區橫向位於該第一P型摻雜區和該第二P型摻雜區之間。
  5. 如請求項1之靜電放電保護裝置，其中該第一靜電放電保護單元的該第二P型井區為該第一P型井區的一部分，以使該第三P型摻雜區橫向位於該第二N型摻雜區和該第三N型摻雜區之間。
  6. 如請求項1之靜電放電保護裝置，其中該第一P型摻雜區、該第一N型井區和該第一N型摻雜區構成一第一寄生二極體，且其中該第三P型摻雜區、該第二P型井區和該第三N型摻雜區構成一第二寄生二極體。
  7. 如請求項6之靜電放電保護裝置，其中當一靜電放電事件發生於該共用匯流排與該第一電路的該電源供應端之間時，該第一寄生二極體被觸發導通。
  8. 如請求項6之靜電放電保護裝置，其中當一靜電放電事件發生於該第一電路的該接地端與該共用匯流排之間時，該第二寄生二極體被觸發導通。
  9. 如請求項6之靜電放電保護裝置，其中：該第一P型摻雜區、該第一N型井區和該第一P型井區構成一第一寄生雙極性接面電晶體，該第二N型摻雜區、該第一P型井區和該第一N型井區構成一第二寄生雙極性接面電晶體，該第一寄生雙極性接面電晶體的一基極與該第二寄生雙極性接面電晶體的一集極電性連接，該第二寄生雙極性接面電晶體的一基極與該第一寄生雙極性接面電晶體的一集極電性連接，以構成一第一寄生半導體控制整流器，該第一寄生雙極性接面電晶體的一射極與該共用匯流排和該第一寄生二極體的一正極電性連接，該第一寄生雙極性接面電晶體的該基極與該第一電路的該電源供應端和該第一寄生二極體的一負極電性連接，以及該第二寄生雙極性接面電晶體的一射極與該第一電路的該接地端電性連接。
  10. 如請求項9之靜電放電保護裝置，其中當一靜電放電事件發生於該共用匯流排與該第一電路的該接地端之間時，該第一寄生二極體被觸發導通，且使該第一寄生雙極性接面電晶體和該 第二寄生雙極性接面電晶體被觸發導通，從而使該第一寄生半導體控制整流器被觸發導通。
  11. 如請求項6之靜電放電保護裝置，其中：該第三N型摻雜區、該第二P型井區和該第二N型井區構成一第三寄生雙極性接面電晶體，該第二P型摻雜區、該第二N型井區和該第三P型摻雜區構成一第四寄生雙極性接面電晶體，該第三寄生雙極性接面電晶體的一基極與該第四寄生雙極性接面電晶體的一集極電性連接，該第四寄生雙極性接面電晶體的一基極與該第三寄生雙極性接面電晶體的一集極電性連接，以構成一第二寄生半導體控制整流器，該第三寄生雙極性接面電晶體的一射極與該共用匯流排和該第二寄生二極體的一負極電性連接，該第三寄生雙極性接面電晶體的該基極與該第一電路的該接地端和該第二寄生二極體的一正極電性連接，以及該第四寄生雙極性接面電晶體的一射極與該電源供應端電性連接。
  12. 如請求項11之靜電放電保護裝置，其中當一靜電放電事件發生於該第一電路的該電源供應端與該共用匯流排之間時，該第二寄生二極體被觸發導通，且使該第三寄生雙極性接面電晶體和該第四寄生雙極性接面電晶體被觸發導通，從而使該第二寄 生半導體控制整流器被觸發導通。
  13. 如請求項1之靜電放電保護裝置，更包括：一第二靜電放電保護單元，位於該P型半導體基板中且用以保護該第一電路，其中該第一靜電放電保護單元與該第二靜電放電保護單元彼此間隔設置且具有相同的結構，其中該第二靜電放電保護單元的一第一P型摻雜區和一第三N型摻雜區電性連接至該第一電路的一輸入/輸出端，其中該第二靜電放電保護單元的一第一N型摻雜區和一第二P型摻雜區電性連接至該第一電路的該電源供應端，以及其中該第二靜電放電保護單元的一第二N型摻雜區和一第三P型摻雜區電性連接至該第一電路的該接地端。
  14. 如請求項1之靜電放電保護裝置，更包括：一第三靜電放電保護單元，位於該P型半導體基板中且用以保護一第二電路，其中該第一靜電放電保護單元與該第三靜電放電保護單元彼此間隔設置且具有相同的結構，其中該第三靜電放電保護單元的一第一P型摻雜區和一第三N型摻雜區電性連接至該共用匯流排，其中該第三靜電放電保護單元的一第一N型摻雜區和一第二P型摻雜區電性連接至該第二電路的一電源供應端，以及其中該第三靜電放電保護單元的一第二N型摻雜區和一第三P型摻雜區電性連接至該第二電路的一接地端。
  15. 如請求項14之靜電放電保護裝置，更包括：一第四靜電放電保護單元，位於該P型半導體基板中且用以保護該第二電路，其中該第三靜電放電保護單元與該第四靜電放電保護單元彼此間隔設置且具有相同的結構，其中該第四靜電放電保護單元的一第一P型摻雜區和一第三N型摻雜區電性連接至該第二電路的一輸入/輸出端，其中該第四靜電放電保護單元的一第一N型摻雜區和一第二P型摻雜區電性連接至該第二電路的該電源供應端，以及其中該第四靜電放電保護單元的一第二N型摻雜區和一第三P型摻雜區電性連接至該第二電路的該接地端。
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