[go: up one dir, main page]

JP2020150043A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2020150043A
JP2020150043A JP2019044386A JP2019044386A JP2020150043A JP 2020150043 A JP2020150043 A JP 2020150043A JP 2019044386 A JP2019044386 A JP 2019044386A JP 2019044386 A JP2019044386 A JP 2019044386A JP 2020150043 A JP2020150043 A JP 2020150043A
Authority
JP
Japan
Prior art keywords
opening
semiconductor device
semiconductor substrate
region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019044386A
Other languages
English (en)
Other versions
JP7233256B2 (ja
Inventor
則 陳
Ze Chen
則 陳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2019044386A priority Critical patent/JP7233256B2/ja
Priority to US16/702,404 priority patent/US11430883B2/en
Priority to DE102020202820.6A priority patent/DE102020202820A1/de
Priority to CN202010151984.9A priority patent/CN111697055B/zh
Publication of JP2020150043A publication Critical patent/JP2020150043A/ja
Application granted granted Critical
Publication of JP7233256B2 publication Critical patent/JP7233256B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/115—Resistive field plates, e.g. semi-insulating field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/043—Manufacture or treatment of planar diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/411—PN diodes having planar bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/50—Physical imperfections
    • H10D62/53—Physical imperfections the imperfections being within the semiconductor body 

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Abstract

【課題】半導体装置の製造コストを抑制可能な技術を提供することを目的とする。
【解決手段】絶縁膜は、セル領域及び終端領域の少なくとも一方に第１開口部を有し、かつ、インターフェイス領域に第１開口部よりも開口率が低い第２開口部を有する。半導体装置は、半導体基板のうち第１開口部下の表面に配設された第２導電型の第１不純物層と、半導体基板のうち第２開口部下の表面に配設され、第１不純物層よりも不純物濃度が低い第２導電型の第２不純物層とを備える。
【選択図】図１６

Description

本発明は、半導体装置及びその製造方法に関する。
半導体装置に関して、セル領域と終端領域との間に、セル領域の終端領域側部分よりも不純物濃度が低い不純物層を備える構成が提案されている（例えば特許文献１及び２）。このような不純物層を備える構成によれば、リカバリ中における半導体装置内のアノード及びカソードの間の部分に、正の電圧が印加されることを抑制することができる。このため、リカバリ中のセル領域の終端領域側部分に生じる電流集中、ひいては発熱を抑制することができる。
特開２０００−１５０８５９号公報 特開２０１３−１２５９２８号公報
しかしながら、上記のような不純物層を追加すると、新たなマスク及び新たな工程が必要になり、製造コストが高くなってしまうという問題があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体装置の製造コストを抑制可能な技術を提供することを目的とする。
本発明に係る半導体装置は、セル領域と、前記セル領域を囲むインターフェイス領域と、前記インターフェイス領域を囲む終端領域とが規定された第１導電型の半導体基板と、前記半導体基板の表面上に配設された絶縁膜とを備え、前記絶縁膜は、前記セル領域及び前記終端領域の少なくとも一方に第１開口部を有し、かつ、前記インターフェイス領域に前記第１開口部よりも開口率が低い第２開口部を有し、前記半導体基板のうち前記第１開口部下の前記表面に配設された第２導電型の第１不純物層と、前記半導体基板のうち前記第２開口部下の前記表面に配設され、前記第１不純物層よりも不純物濃度が低い第２導電型の第２不純物層とをさらに備える。
本発明によれば、絶縁膜は、セル領域及び終端領域の少なくとも一方に第１開口部を有し、かつ、インターフェイス領域に第１開口部よりも開口率が低い第２開口部を有し、第２導電型の第１不純物層が、半導体基板のうち第１開口部下の表面に配設され、第１不純物層よりも不純物濃度が低い第２導電型の第２不純物層が、半導体基板のうち第２開口部下の表面に配設される。このような構成によれば、半導体装置の製造コストを抑制することができる。
関連半導体装置の構成を示す平面図である。 関連半導体装置の構成を示す断面図である。 リカバリ動作時の関連半導体装置の等価回路を示す回路図である。 関連半導体装置のリカバリ動作時の各種波形を示す図である。 関連半導体装置の製造方法を示す断面図である。 関連半導体装置の製造方法を示す断面図である。 関連半導体装置の製造方法を示す断面図である。 関連半導体装置の製造方法を示す断面図である。 関連半導体装置の製造方法を示す断面図である。 関連半導体装置の製造方法を示す断面図である。 関連半導体装置の製造方法を示す断面図である。 関連半導体装置の製造方法を示す断面図である。 関連半導体装置の製造方法を示す断面図である。 関連半導体装置の製造方法を示す断面図である。 関連半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る第１開口部及び第２開口部の構成を示す平面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 変形例１に係る第１開口部及び第２開口部の構成を示す平面図である。 変形例１に係る第１開口部及び第２開口部の構成を示す平面図である。 変形例２に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。
＜関連半導体装置＞
まず、本発明の実施の形態に係る半導体装置について説明する前に、これと関連する半導体装置（以下、「関連半導体装置」と記す）について説明する。以下、第１導電型はＮ型であり、第２導電型はＰ型である構成を例にして説明する。しかしながらこれに限ったものではなく、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。
図１は関連半導体装置の構成を示す平面図である。図１に示すように、関連半導体装置はＮ型の半導体基板５１を備える。半導体基板５１は、通常の半導体ウェハから構成されてもよいし、エピタキシャル成長層から構成されてもよい。
半導体基板５１は、セル領域であるセル部１と、インターフェイス領域であるインターフェイス部２と、終端領域である終端部３とが規定されている。平面視において、インターフェイス部２はセル部１を隣接して囲い、終端部３はインターフェイス部２を隣接して囲う。セル部１には、例えば、図示しないダイオードが内蔵された半導体スイッチング素子、及び、ダイオードの少なくとも１つが配設される。以下では、セル部１にはダイオードが内蔵された半導体スイッチング素子が配設されている構成を例にして説明する。そのような構成では、半導体スイッチング素子がオン状態のときにセル部１が通電し、半導体スイッチング素子がオフ状態のときに終端部３が耐圧を保持する。
図２は、図１のＡ−Ａ’線に沿った断面図である。関連半導体装置は、ドリフト層６と、アノード層７と、ガードリング層８と、バラスト抵抗層９と、絶縁膜１０と、表面電極１１と、終端導電膜１２と、半絶縁膜１３と、バッファ層１４と、Ｎ＋層１５と、裏面電極１６とを備える。
図２例では、ドリフト層６は、Ｎ型の半導体基板５１のうち、アノード層７、ガードリング層８、バラスト抵抗層９、バッファ層１４、及び、Ｎ＋層１５以外の部分である。
絶縁膜１０は、例えば酸化膜であり、半導体基板５１の表面上に配設されている。この絶縁膜１０は、セル部１及び終端部３の少なくとも一方に第１開口部を有しており、半導体基板５１のうち第１開口部下の表面には、Ｐ＋型の第１不純物層が配設されている。
以下、第１開口部は、セル部１及び終端部３の両方に配設されている例について説明する。そして、Ｐ＋型の第１不純物層は、セル部１の第１開口部１０ａ１下に配設されたアノード層７と、終端部３の第１開口部１０ａ２下に配設されたガードリング層８とのそれぞれであり、かつ、複数のガードリング層８が、終端部３の複数の第１開口部１０ａ２下に配設されている例について説明する。
導電膜である表面電極１１は、絶縁膜１０上に配設され、第１開口部１０ａ１を介してアノード層７と接続されている。導電膜である終端導電膜１２は、絶縁膜１０上に配設され、第１開口部１０ａ２を介してガードリング層８と接続されている。
半絶縁膜１３は、表面電極１１の終端部３側の部分、終端導電膜１２、及び、絶縁膜１０上に配設されている。半絶縁膜１３は、例えば、半導体基板５１の元素と絶縁体との化合物膜、または、有機半導体膜である。
バッファ層１４は、ドリフト層６（半導体基板５１）よりも不純物濃度が高いＮ型の不純物層であり、半導体基板５１の裏面側に配設されている。Ｎ＋層１５は、ドリフト層６及びバッファ層１４よりも不純物濃度が高いＮ＋型の不純物層であり、バッファ層１４よりも半導体基板５１の裏面に配設されている。裏面電極１６は、Ｎ＋層１５の裏面上に配設される。
図３は、リカバリ動作時の関連半導体装置の等価回路を示す回路図である。半導体スイッチング素子６１は、セル部１に配設された半導体スイッチング素子であり、ダイオード６２は、セル部１に配設されたダイオードである。ダイオード６２のアノードは表面電極１１に対応し、ダイオード６２のカソードは裏面電極１６に対応する。ダイオード６２と半導体スイッチング素子６１との間には回路寄生インダクタンスＬｓが接続され、ダイオード６２には負荷インダクタンスＬｍが並列接続される。半導体スイッチング素子６１と交流電源６３との間にはゲート抵抗Ｒｇが接続される。Ｖｃｃは例えば１８００Ｖであり、温度は例えば４２３Ｋであり、ゲート電圧は例えば−１５Ｖ〜１５Ｖであり、回路寄生インダクタンスＬｓは例えば２．４７μＨである。
ここで、セル部１の半導体スイッチング素子６１がオン状態である場合には、セル部１及び終端部３にキャリアが蓄積される。そして、半導体スイッチング素子６１がリカバリ状態である場合には、アノードとして機能する表面電極１１と、カソードとして機能する裏面電極１６との間に正の電圧が印加される。
図４は、関連半導体装置のリカバリ動作時の電流波形（Ｊｆ：実線）及び電圧波形（Ｖｋａ：一点鎖線）を示す図である。リカバリ動作時（Ｔ１〜Ｔ２）において、ダイオード６２は、高逆電流、高電圧、高いｄＩ／ｄｔの状態となる。この結果、図２の矢印に示すように、内部電流がアノード側に流れる。特に、終端部３からの内部電流がセル部１の終端側のコンタクト部分（図２の破線丸印の部分）に集中するため、当該部分において発熱する。
関連半導体装置では、この発熱を抑制するためのバラスト抵抗層９が配設されている。このバラスト抵抗層９は、インターフェイス部２に配設された、アノード層７及びガードリング層８よりも不純物濃度が低いＰ型の不純物層である。なお図２に示すように、関連半導体装置では、バラスト抵抗層９の上面は全て絶縁膜１０によって覆われている。また、バラスト抵抗層９は、アノード層７とガードリング層８との間にこれらと接続されており、バラスト抵抗層９の下端は、アノード層７及びガードリング層８の下端よりも上側に位置している。
このように構成されたバラスト抵抗層９は、リカバリ中の内部電流に対する抵抗（バラスト抵抗）として機能するため、当該内部電流、ひいては発熱を抑制することができる。このバラスト抵抗層９の濃度が低くなるほど、バラスト抵抗の抵抗値が高くなり、その結果、チップサイズを大きくしなくても内部電流を抑制するリカバリ遮断能力を高めることができる。
＜製造方法＞
次に、関連半導体装置の製造方法について説明する。図５〜図１５は、関連半導体装置の製造方法を示す断面図である。
まず、図５に示すように、半導体基板５１を準備する。そして、図６に示すように、半導体基板５１の表面上に絶縁膜２１を形成する。絶縁膜２１の形成方法には、例えば、半導体基板５１の加熱、半導体基板５１への堆積または塗布などが用いられる。
それから図７に示すように、絶縁膜２１に写真製版及びエッチングを行うことによってパターニングを行う。これにより、セル部１及び終端部３の絶縁膜２１に、半導体基板５１を露出する第１開口部１０ａ１，１０ａ２が形成される。そして、図８に示すように、半導体基板５１に第１開口部１０ａ１，１０ａ２を介してＰ型の不純物２２を比較的高い濃度で注入する。
次に、図９に示すように、注入された不純物２２を活性化する。これによって第１開口部１０ａ１下にアノード層７が形成され、第１開口部１０ａ２下にガードリング層８が形成される。なお、この活性化に伴う温度により、第１開口部１０ａ１，１０ａ２の底部が酸化され、当該底部に絶縁膜２３が形成される。
その後、図１０に示すように、絶縁膜２１に写真製版及びエッチングを行うことによって、インターフェイス部２の絶縁膜２１に、半導体基板５１を露出する開口部２４を形成する。そして、図１１に示すように、半導体基板５１に開口部２４を介してＰ型の不純物２５を、図８の注入濃度より低い濃度で注入する。
次に、図１２に示すように、注入された不純物２５を活性化する。これによって開口部２４下にバラスト抵抗層９が形成される。なお、この活性化に伴う温度により、開口部２４の底部が酸化され、当該底部に絶縁膜２６が形成される。
それから図１３に示すように、図７の工程に用いたマスクを用いて、第１開口部１０ａ１，１０ａ２の底部の絶縁膜２３を除去する。これにより、図２の絶縁膜１０が形成される。そして、図１４に示すようにアノード層７及びガードリング層８の上に表面電極１１及び終端導電膜１２をそれぞれ選択的に形成し、図１５に示すように半絶縁膜１３を選択的に形成する。それから、半導体基板５１の裏面にバッファ層１４、Ｎ＋層１５及び裏面電極１６を形成することによって、図２の関連半導体装置が完成する。
さて、関連半導体装置の製造工程において、バラスト抵抗層９を形成するためには、図１０に用いた専用のマスク、並びに、図１１の不純物２５の注入工程及び図１２の活性化工程に用いた専用の工程が必要となる。この結果、製造コストが高くなってしまうという問題がある。これに対して、以下に説明する本発明の実施の形態においては、この問題を解決することが可能となっている。
＜実施の形態１＞
図１６は、本発明の実施の形態１に係る半導体装置の構成を示す断面図である。この図１６の断面図は、図２の断面図に対応している。以下、本実施の形態１に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。
図１６に示すように、本実施の形態１係る絶縁膜１０は、第１開口部１０ａ１，１０ａ２を有するだけでなく、インターフェイス部２に第１開口部１０ａ１，１０ａ２のそれぞれよりも開口率が低い複数の第２開口部１０ｂを有している。ここで、開口率とは、単位面積当たりに占める開口部（第１開口部または第２開口部）の割合であり、開口部の総面積を絶縁膜１０及び開口部の総面積で割ることによって得られる値である。
図１７は、第１開口部１０ａ１及び第２開口部１０ｂを示す平面図である。なお、第１開口部１０ａ２は、第１開口部１０ａ１と概ね同じであり、このことは以下でも同じである。図１７の例では、第１開口部１０ａ１は特にパターンを有しておらず、第２開口部１０ｂは、ストライプ状のパターンを有している。この結果、複数の第２開口部１０ｂは、第１開口部１０ａ１，１０ａ２のそれぞれよりも開口率が低くなっている。
本実施の形態１に係るバラスト抵抗層９は、関連半導体装置のバラスト抵抗層９と同様に、アノード層７及びガードリング層８よりも不純物濃度が低いＰ型の第２不純物層である。本実施の形態１では、アノード層７の半導体基板５１の表面における濃度は、１０１６〜１０１８ｃｍ−３であり、バラスト抵抗層９の半導体基板５１の表面における濃度は、１０１４〜１０１６ｃｍ−３である。なお、バラスト抵抗層９の半導体基板５１の表面における濃度は、アノード層７の半導体基板５１の表面における濃度の０．００１倍よりも大きく０．５倍よりも小さいことが好ましい。
また図１６に示すように、本実施の形態１に係るバラスト抵抗層９は、半導体基板５１のうち複数の第２開口部１０ｂのそれぞれの下の表面に渡って配設されている。そして、半絶縁膜１３は、表面電極１１及び終端導電膜１２と接続され、かつ、第２開口部１０ｂを介してバラスト抵抗層９と接続されている。
＜製造方法＞
次に、本実施の形態１に係る半導体装置の製造方法について説明する。図１８〜図２２は、本実施の形態１に係る半導体装置の製造方法を示す断面図である。
まず、関連半導体装置と同様に、半導体基板５１を準備し（図５）、半導体基板５１の表面上に絶縁膜２１を形成する（図６）。そして、図１８に示すように、写真製版及びエッチングを行うことによって、セル部１及び終端部３の絶縁膜２１に、半導体基板５１を露出する第１開口部１０ａ１，１０ａ２を形成し、インターフェイス部２の絶縁膜２１に、半導体基板５１を露出する第２開口部１０ｂを形成する。これにより、図１６の絶縁膜１０が実質的に形成される。
次に、図１９に示すように、半導体基板５１に第１開口部１０ａ１，１０ａ２を介してＰ型の不純物３２を比較的高い濃度で注入する。なお、第２開口部１０ｂは第１開口部１０ａ１，１０ａ２よりも開口率が低いので、不純物３２は、第２開口部１０ｂ下の半導体基板に到達しにくくなっている。このため、注入装置が均一にＰ型の不純物３２を照射しても、Ｐ型の不純物３２は、第１開口部１０ａ１，１０ａ２下の半導体基板５１には比較的高い濃度で注入されるが、第２開口部１０ｂ下の半導体基板５１には当該濃度よりも低い濃度で注入される。
それから、図２０に示すように、注入された不純物３２を活性化する。これによって第１開口部１０ａ１下にアノード層７が形成され、第１開口部１０ａ２下にガードリング層８が形成され、第２開口部１０ｂ下にバラスト抵抗層９が形成される。なお、活性化に伴う温度に伴って第１開口部１０ａ１，１０ａ２及び第２開口部１０ｂの底部に形成される図示しない絶縁膜は、図１８の工程に用いたマスクを用いて除去される。
次に、図２１に示すようにアノード層７及びガードリング層８の上に表面電極１１及び終端導電膜１２をそれぞれ選択的に形成し、図２２に示すように半絶縁膜１３を選択的に形成する。それから、半導体基板５１の裏面にバッファ層１４、Ｎ＋層１５及び裏面電極１６を形成することによって、図１６の半導体装置が完成する。
＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体装置によれば、関連半導体装置の製造において必要であったバラスト抵抗層９を形成するための専用のマスク及び工程が不要となる。このため、半導体装置の製造コストを抑制することができる。
なお、第２開口部１０ｂ内の半導体基板５１（バラスト抵抗層９）が露出された構成では、汚染物が半導体基板５１に侵入し、デバイスの特性が悪化する可能性がある。また、アプリケーション環境の外部電荷の影響で酸化膜を介して半導体基板５１の表面がチャージアップし、半導体装置の長期信頼性が悪化する可能性がある。
これに対して、本実施の形態１では、第２開口部１０ｂは半絶縁膜１３によって覆われているため、汚染物によるデバイスの特性悪化を抑制することができる。また、半絶縁膜１３が電荷のホッピング伝導の特性を有するため、外部影響で誘発された電荷がホッピング伝導により流れる。この結果、外部影響に起因する局所的な電位分布異常を抑制することができるので、長期信頼性を向上させることができる。
＜変形例１＞
実施の形態１では、図１７に第１開口部１０ａ１及び第２開口部１０ｂの一例を示した。しかしながら、第２開口部１０ｂの開口率が第１開口部１０ａ１，１０ａ２のそれぞれよりも開口率が低ければ、これらの形状は図１７に示される形状に限ったものではない。例えば、図２３に示すように、第１開口部１０ａ１が特にパターンを有さずに、第２開口部１０ｂがドット状のパターンを有していてもよい。また例えば、図２４に示すように、第１開口部１０ａ１がストライプ状のパターンを有し、第２開口部１０ｂがドット状のパターンを有していてもよい。
また図示しないが、第１開口部１０ａ１がストライプ状のパターンを有し、第２開口部１０ｂがそれとサイズが異なるストライプ状のパターンを有していてもよいし、第１開口部１０ａ１がハニカム状のパターンを有し、第２開口部１０ｂがそれとサイズ及び密度が異なるハニカム状のパターンを有していてもよい。なお、図１７、図２３及び図２４の例では、第１開口部１０ａ１及び第２開口部１０ｂのそれぞれは、絶縁膜１０に均一に配設されていたが、局所的に不均一であってもよい。
以上のように、第２開口部１０ｂの開口率を制御することによって、バラスト抵抗層９の不純物濃度を制御することができるので、リカバリ遮断能力を制御することができる。これにより、適切なリカバリ遮断能力を有する半導体装置を実現することができる。なお、以上の変形例１は、実施の形態１以外の各種構成などにおいても同様に適用可能である。
＜変形例２＞
実施の形態１に係る半導体装置は、終端導電膜１２を備えていた（図１６）。しかしながら、図２５に示すように、半導体装置は終端導電膜１２を備えなくてもよい。この場合、半絶縁膜１３は、表面電極１１と接続され、かつ、第１開口部１０ａ２及び第２開口部１０ｂを介してガードリング層８及びバラスト抵抗層９とそれぞれ接続される。このような構成であっても、実施の形態１と同様の効果を得ることができる。なお、以上の変形例２は、実施の形態１以外の各種構成などにおいても同様に適用可能である。
＜実施の形態２＞
図２６は、本発明の実施の形態２に係る半導体装置の構成を示す断面図である。この図２６の断面図は、図１６の断面図に対応している。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。
図２６に示すように、本実施の形態２に係る半導体装置は、実施の形態１に係る半導体装置の構成（図１６）に、Ｐ＋層１７が追加された構成を有する。
Ｎ＋層１５は、半導体基板５１よりも不純物濃度が高いＮ＋型の第３不純物層である。本実施の形態２では、このＮ＋層１５は、半導体基板５１の裏面であって、終端部３のうちインターフェイス部２に近い一のガードリング層８ａに対応する部分、インターフェイス部２、及び、セル部１に配設されている。
Ｐ＋層１７は、Ｐ＋型の第４不純物層である。このＰ＋層１７は、半導体基板５１の裏面であって、上記部分を除く終端部３に配設されている。
このように構成された本実施の形態２に係る半導体装置によれば、リカバリ中に終端部３からアノード側に流れる電流をさらに抑制すること、つまりリカバリ遮断能力を高めることができる。
＜実施の形態３＞
図２７は、本発明の実施の形態３に係る半導体装置の構成を示す断面図である。この図２７の断面図は、図１６の断面図に対応している。以下、本実施の形態３に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じまたは類似する参照符号を付し、異なる構成要素について主に説明する。
図２７に示すように、本実施の形態３に係る半導体装置は、実施の形態１に係る半導体装置の構成（図１６）に、ライフタイムキラー準位１８が追加された構成を有する。具体的には、半導体基板５１は、終端部３においてライフタイムキラー準位１８を有している。なお、ライフタイムキラー準位１８は、例えば、電子線照射、プロトン照射、及び、重金属拡散などによって形成される。
このように構成された本実施の形態３に係る半導体装置によれば、ライフタイムキラー準位１８によって終端部３のキャリア濃度を低減することができる。このため、リカバリ中に終端部３からアノード側に流れる電流をさらに抑制すること、つまりリカバリ遮断能力を高めることができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ セル部、２ インターフェイス部、３ 終端部、７ アノード層、８ ガードリング層、９ バラスト抵抗層、１０ 絶縁膜、１０ａ１，１０ａ２ 第１開口部、１０ｂ 第２開口部、１１ 表面電極、１２ 終端導電膜、１３ 半絶縁膜、１５ Ｎ＋層、１７ Ｐ＋層、１８ ライフタイムキラー準位、５１ 半導体基板。

Claims (7)

  1. セル領域と、前記セル領域を囲むインターフェイス領域と、前記インターフェイス領域を囲む終端領域とが規定された第１導電型の半導体基板と、
    前記半導体基板の表面上に配設された絶縁膜と
    を備え、
    前記絶縁膜は、
    前記セル領域及び前記終端領域の少なくとも一方に第１開口部を有し、かつ、前記インターフェイス領域に前記第１開口部よりも開口率が低い第２開口部を有し、
    前記半導体基板のうち前記第１開口部下の前記表面に配設された第２導電型の第１不純物層と、
    前記半導体基板のうち前記第２開口部下の前記表面に配設され、前記第１不純物層よりも不純物濃度が低い第２導電型の第２不純物層と
    をさらに備える、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１不純物層は、
    前記セル領域の前記第１開口部下に配設されたアノード層と、前記終端領域の前記第１開口部下に配設されたガードリング層とを含み、
    前記第２不純物層は、
    複数の前記第２開口部のそれぞれの下に渡って配設されたバラスト抵抗層を含む、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記絶縁膜上に配設され、前記第１開口部を介して前記第１不純物層と接続された導電膜と、
    前記導電膜と接続され、かつ、前記第２開口部を介して前記第２不純物層と接続された半絶縁膜と
    をさらに備える、半導体装置。
  4. 請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    前記第２不純物層の前記半導体基板の前記表面における濃度は、前記第１不純物層の前記半導体基板の前記表面における濃度の０．００１倍よりも大きく０．５倍よりも小さい、半導体装置。
  5. 請求項２に記載の半導体装置であって、
    複数の前記ガードリング層は、前記終端領域の複数の前記第１開口部下に配設され、
    前記半導体基板の裏面であって、前記終端領域のうち前記インターフェイス領域に近い一の前記ガードリング層に対応する部分、前記インターフェイス領域、及び、前記セル領域に配設され、前記半導体基板よりも不純物濃度が高い第１導電型の第３不純物層と、
    前記半導体基板の前記裏面であって、前記部分を除く前記終端領域に配設された、第２導電型の第４不純物層と
    をさらに備える、半導体装置。
  6. 請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
    前記半導体基板は、前記終端領域においてライフタイムキラー準位を有する、半導体装置。
  7. セル領域と、前記セル領域を囲むインターフェイス領域と、前記インターフェイス領域を囲む終端領域とが規定された第１導電型の半導体基板を準備する工程と、
    前記セル領域及び前記終端領域の少なくとも一方に第１開口部を有し、かつ、前記インターフェイス領域に前記第１開口部よりも開口率が低い第２開口部を有する絶縁膜を、前記半導体基板の表面上に形成する工程と、
    前記半導体基板に前記第１開口部及び前記第２開口部を介して第２導電型の不純物を注入する工程と、
    注入された前記不純物を活性化することによって、前記半導体基板のうち前記第１開口部下の前記表面に配設された第２導電型の第１不純物層と、前記半導体基板のうち前記第２開口部下の前記表面に配設され、前記第１不純物層よりも不純物濃度が低い第２導電型の第２不純物層とを形成する工程と
    を備える、半導体装置の製造方法。
JP2019044386A 2019-03-12 2019-03-12 半導体装置及び半導体装置の製造方法 Active JP7233256B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019044386A JP7233256B2 (ja) 2019-03-12 2019-03-12 半導体装置及び半導体装置の製造方法
US16/702,404 US11430883B2 (en) 2019-03-12 2019-12-03 Semiconductor device including insulation film with plurality of opening portions and manufacturing method for semiconductor device
DE102020202820.6A DE102020202820A1 (de) 2019-03-12 2020-03-05 Halbleitervorrichtung und Herstellungsverfahren für eine Halbleitervorrichtung
CN202010151984.9A CN111697055B (zh) 2019-03-12 2020-03-06 半导体装置及半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019044386A JP7233256B2 (ja) 2019-03-12 2019-03-12 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020150043A true JP2020150043A (ja) 2020-09-17
JP7233256B2 JP7233256B2 (ja) 2023-03-06

Family

ID=72289626

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019044386A Active JP7233256B2 (ja) 2019-03-12 2019-03-12 半導体装置及び半導体装置の製造方法

Country Status (4)

Country Link
US (1) US11430883B2 (ja)
JP (1) JP7233256B2 (ja)
CN (1) CN111697055B (ja)
DE (1) DE102020202820A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023135241A (ja) * 2022-03-15 2023-09-28 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2025142265A1 (ja) * 2023-12-27 2025-07-03 ミネベアパワーデバイス株式会社 半導体装置および電力変換装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4152413A1 (en) 2021-09-15 2023-03-22 Hitachi Energy Switzerland AG Power diode and method for producing a power diode
EP4179576A1 (en) * 2021-09-29 2023-05-17 Dynex Semiconductor Limited Semiconductor device
CN116799028A (zh) * 2022-03-16 2023-09-22 华为数字能源技术有限公司 一种二极管和功率电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114550A (ja) * 1998-10-06 2000-04-21 Hitachi Ltd ダイオード及び電力変換装置
JP2009267394A (ja) * 2008-04-01 2009-11-12 Denso Corp 半導体装置
JP2013187344A (ja) * 2012-03-08 2013-09-19 Hitachi Ltd 半導体装置及びその製造方法
WO2014054319A1 (ja) * 2012-10-02 2014-04-10 三菱電機株式会社 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150859A (ja) 1998-11-18 2000-05-30 Meidensha Corp ダイオード
US8507352B2 (en) * 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
JP5515922B2 (ja) * 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
JP5925991B2 (ja) * 2010-05-26 2016-05-25 三菱電機株式会社 半導体装置
EP2654084B1 (en) * 2010-12-17 2019-09-25 Fuji Electric Co. Ltd. Method of manufacturing a semiconductor device
DE112011105411B4 (de) * 2011-07-05 2017-12-14 Mitsubishi Electric Corp. Halbleitervorrichtung
JP5783893B2 (ja) 2011-12-16 2015-09-24 三菱電機株式会社 半導体装置
JP2014241367A (ja) * 2013-06-12 2014-12-25 三菱電機株式会社 半導体素子、半導体素子の製造方法
JP2015126193A (ja) * 2013-12-27 2015-07-06 株式会社豊田中央研究所 縦型半導体装置
JP6291988B2 (ja) * 2014-04-15 2018-03-14 住友電気工業株式会社 炭化珪素半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114550A (ja) * 1998-10-06 2000-04-21 Hitachi Ltd ダイオード及び電力変換装置
JP2009267394A (ja) * 2008-04-01 2009-11-12 Denso Corp 半導体装置
JP2013187344A (ja) * 2012-03-08 2013-09-19 Hitachi Ltd 半導体装置及びその製造方法
WO2014054319A1 (ja) * 2012-10-02 2014-04-10 三菱電機株式会社 半導体装置およびその製造方法
CN104704635A (zh) * 2012-10-02 2015-06-10 三菱电机株式会社 半导体装置及其制造方法
US20150255535A1 (en) * 2012-10-02 2015-09-10 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023135241A (ja) * 2022-03-15 2023-09-28 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP7689930B2 (ja) 2022-03-15 2025-06-09 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2025142265A1 (ja) * 2023-12-27 2025-07-03 ミネベアパワーデバイス株式会社 半導体装置および電力変換装置

Also Published As

Publication number Publication date
US20200295178A1 (en) 2020-09-17
CN111697055A (zh) 2020-09-22
DE102020202820A1 (de) 2020-09-17
CN111697055B (zh) 2023-09-08
US11430883B2 (en) 2022-08-30
JP7233256B2 (ja) 2023-03-06

Similar Documents

Publication Publication Date Title
JP2020150043A (ja) 半導体装置及び半導体装置の製造方法
JP5937413B2 (ja) 半導体装置
KR100994185B1 (ko) 반도체 장치
JP5725083B2 (ja) 半導体装置
EP2985790B1 (en) Semiconductor device and semiconductor device manufacturing method
JP6119577B2 (ja) 半導体装置
JP5206541B2 (ja) 半導体装置およびその製造方法
US6870200B2 (en) Insulated gate type semiconductor device having a diffusion region contacting bottom and side portions of trenches
CN1967868B (zh) 半导体装置及其制造方法
CN102163626B (zh) 具有新的保护环终端设计的功率半导体器件及其生产方法
JP2007184486A (ja) 半導体装置
JP2008053648A (ja) 絶縁ゲート型半導体装置及びその製造方法
JP2008103590A (ja) 半導体装置およびその製造方法
JP2013201360A (ja) 半導体装置
US20020140054A1 (en) Diode
JP2023011834A (ja) 半導体装置および電力変換装置
US20170110596A1 (en) Semiconductor device
JP2004247593A (ja) 半導体装置及びその製造方法
JP2006210667A (ja) 半導体装置
WO2019098122A1 (ja) 半導体装置
JPH0136270B2 (ja)
JP5077508B2 (ja) 半導体装置およびその製造方法
JP2020145367A (ja) 半導体装置
JP2959127B2 (ja) 絶縁ゲート型バイポーラトランジスタ
JP5435189B2 (ja) 電子スイッチ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230221

R150 Certificate of patent or registration of utility model

Ref document number: 7233256

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150