JPH0136270B2

JPH0136270B2 -

Info

Publication number: JPH0136270B2
Application number: JP56031361A
Authority: JP
Inventors: Susumu Murakami; Yoshio Terasawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-03-06
Filing date: 1981-03-06
Publication date: 1989-07-31
Also published as: JPS57147276A

Description

【発明の詳細な説明】本発明は逆方向に高導通特性を有する半導体ス
イツチング装置に関する。

順方向でスイツチング機能を有し、逆方向で高
導通特性を有する半導体スイツチング装置として
は、これまでに逆導通サイリスタが広く知られて
おり、インバータ装置、チヨツパ装置等に用いら
れている。しかしながら、逆導通サイリスタは
pnpnの４層の積層構造を有するサイリスタとpn
ダイオードが同一半導体基体内に逆方向に隣接さ
れて配置されているため、サイリスタの通電特性
がダイオードの通電特性によつて影響され易いと
いう問題点があつた。すなわち、主電圧の極性が
ダイオードに対して順方向となる極性からサイリ
スタに対して順方向（ダイオードに対して逆方
向）となる極性に反転するとき、ダイオード内の
蓄積キヤリアが隣接するサイリスタ内に流入し、
サイリスタがその時順阻止状態にされていたとし
ても、誤つてターンオンされるという問題点（転
流失敗と称する）があつた。

転流失敗を回避するために、サイリスタとダイ
オード間に配置される隔離のための非導通の領域
を大きくしたり、両者間の領域に金等のライフタ
イムキラーを導入する等の対策が提案されてい
る。しかし、このような方法でサイリスタとダイ
オードとを完全に分離しようとすると、前者では
半導体基体内の非導通領域が大きくなつて通電面
積が犠性となり、後者ではライフタイムキラーの
選択拡散処理が困難であるという新たな問題が生
ずる。

また、逆導通サイリスタでのスイツチング素子
は通常のサイリスタである。そのためにdv／dt
耐量、di／dt耐量に限界があり、高周波機器への
応用が困難であつた。更に、ゲートターンオフ機
能を有さないので、サイリスタの導通期間の制御
にも制限があつた。

本発明の目的は、他の特性を犠性にせずに転流
失敗をなくした逆導通型半導体スイツチング装置
を提供することにある。

この目的を達成するために本発明の特徴とする
ところは、同一半導体基体内に静電誘導サイリス
タとpnダイオードをそれらの通電方向を逆転さ
せて並設し、両者の間に、静電誘導サイリスタが
順阻止時にそのゲート領域近傍に形成される空乏
層がダイオード領域に形成される空乏層と接しな
いようにする一方導電型の高濃度半導体領域を設
けた点にある。

静電誘導サイリスタ（Static Induction
Thyristor.以下SIサイリスタと称する）は、半導
体基体、一対の主電極およびゲート電極とを有す
る半導体スイツチング装置である。半導体基体は
典型的には、一対の主電極間に、一方の主電極に
隣接する一方導電型のカソード、一方導電型のベ
ース、他方の主電極に隣接する他方導電型のアノ
ード各領域が連続的に形成されており、ベース・
アノード領域間には第１のpn接合が形成されて
いる。ベース領域内には、ゲート電極に連なる他
方導電型のゲート領域が形成され、ベース領域と
の間に第２のpn接合が形成される。

SIサイリスタは一対の主電極間に上述の第１の
pn接合が順バイアスされる主電圧が印加され、
ゲート電極が開放されあるいはカソード電極との
間に上述の第２のpn接合が順バイアスされる電
圧が印加されてオン状態となる。オン状態から順
阻止状態にするためには、ゲート・カソード電極
間に、上述の第２のpn接合が逆バイアスされ、
その結果生ずる空乏層がカソード・アノード領域
間の主電流通路をピンチオフするようなゲート電
圧を印加する。

このようなSIサイリスタは、通常のサイリスタ
と比較して順方向電圧降下が小さく、dv／dt耐
量、di／dt耐量が大きく、かつゲートターンオフ
機能を有するという特徴を有する。本発明はSIサ
イリスタのこれらの特徴を生かしつつ、逆方向に
も高導通特性を具備せしめたものである。

以下、本発明についてより詳細に説明する。

第１図に本発明の一実施例を示す。図において
一対の主表面１０１および１０２を有する半導体
基体１００の一方の主表面１０１には、SIサイリ
スタのカソード領域３、カソード領域３の周囲を
とり囲むp⁺型ゲート領域６がそれぞれ形成され
ている。また、ゲート領域６と離間されてダイオ
ードのp⁺型エミツタ領域４が形成されている。

また、他方の主表面１０２には、カソード領域
３およびゲート領域６と対向する位置にSIサイリ
スタのp⁺型アノード領域２が、p⁺型エミツタ領
域４と対向する位置にダイオードのn⁺型エミツ
タ領域５がそれぞれ形成されている。

一方の主表面１０１上には、カソード領域３の
露出部にオーミツク接触するSIサイリスタのカソ
ード電極９、ゲート領域６の露出部にオーミツク
接触するSIサイリスタのゲート電極１１、および
p⁺型エミツタ領域４の露出部にオーミツク接触
するダイオードの一方の主電極１０がそれぞれ形
成されている。

また、他方の主表面１０２上には、他方の主電
極８が形成されている。これはアノード領域２の
露出部およびn⁺型エミツタ領域５の露出部にオ
ーミツク接触する共通電極であり、SIサイリスタ
のアノード電極およびダイオードの他方の主電極
となる。

第１図において、Ａで示す領域がSIサイリスタ
領域、Ｂで示す領域がダイオード領域である。SI
サイリスタ領域およびダイオード領域においてア
ノード・カソード各領域間およびn⁺型・p⁺型各
エミツタ間のn^-型領域がそれぞれのベース領域
１となる。

SIサイリスタ領域Ａとダイオード領域Ｂではさ
まれた領域の一方の主表面１０１に隣接する部分
の一部には、SIサイリスタとダイオードとを電気
的に分離するための、n⁺型領域１３が形成され
ている。

第１図に示す逆導通型SIサイリスタは、n^-型
シリコン基体を出発材料として、公知の選択拡散
技術、蒸着技術、ホトリソグラフ技術等を使用し
て作製し得る。例えば、まず一対の主表面から例
えばボロンのようなｐ型を与える不純物を選択的
に拡散することによつて、ゲート領域６、p⁺型
エミツタ領域４およびアノード領域２を形成す
る。次に、例えば燐のようなｎ型を与える不純物
を選択的に拡散することによつて、カソード領域
３、n⁺型領域１３およびn⁺型エミツタ領域５を
形成する。次に、一対の主表面に例えばクロム、
ニツケル、銀の３層から成る蒸着膜を形成し、一
方の主表面の所定の部分の蒸着膜をホトリソグラ
フ法によつて除去することにより、上述の各電極
８，９，１０および１１を形成する。

このような逆導通型SIサイリスタは次のように
動作する。

上述の構成を有する本実施例の逆導通型SIサイ
リスタの各電極に対し、第１図に示すように配線
を行う。すなわち、電極９と電極１０とを接続し
（接続された両電極をまとめてT₂電極と称する）、
電極８（T₁電極と称する）との間に負荷抵抗R_L
および主電源V_S（電圧V_S）の直列回路を接続す
る。SIサイリスタのゲート電極１１相互を接続
し、T₂電極との間にスイツチS_Gおよびゲート電
源V_G（電圧V_G）の直列回路を接続する。ここで、
主電源V_Sは交流電源を想定している。また、ゲ
ート電源の極性は、T₂電極側がゲート電極１１
に対して正電位となるようにされる。第１図に示
されたように、T₁・T₂電極間に交流電圧V_Sが印
加され、スイツチS_Gが開放されている場合は、負
荷抵抗R_Lによつて決まる第２図ａに示されたよ
うな正弦波主電流i_SがT₁・T₂電極間を流れる。
第２図ａにおいて時刻t₁〜t₂間およびt₃〜t₄間は
T₁電極が正、T₂電極が負である場合であり、ま
た時刻t₂〜t₃の間はT₁電極が負、T₂電極が正とな
る場合と仮定する。時刻t₁〜t₂間およびt₃〜t₄間
では主電流i_SはSIサイリスタ領域のアノード領域
２からベース領域内のチヤンネル部７を通りカソ
ード領域３へと流れ、時刻t₂〜t₃間ではダイオー
ド領域のp⁺型エミツタ４からn⁺型エミツタ領域
５へと主電流i_Sが流れる。

ここで、第２図ｂに示されたようなゲート電圧
V_Gが、第１図に示されたスイツチS_Gをオン、オ
フすることにより、ゲート電極１１とT₂電極間
に印加されたとする。その結果、第２図ｃに示す
ように時刻t₁〜t₅間、t₆〜t₂間、t₃〜t₇間、t₈〜t₄
間では主電流が阻止される。すなわちSIサイリス
タ領域が主電流通路となる状態において、スイツ
チS_Gを閉じることによりゲート電極１１がカソー
ド電極９に対して負となるように電圧が印加され
ると、ゲート領域６とベース領域間のpn接合か
らチヤネル部７に空乏層が形成されチヤンネル部
がピンチオフされる。この空乏層がカソード領域
３からベース領域へ注入される電子に対して電位
障壁となるので、主電流i_Sが阻止される。

時刻t₂〜t₃の間においては主電圧V_Sの極性が反
転し、ダイオード領域が主電流通路となるので、
カソード電極９、ゲート電極１１間に前記ゲート
電圧V_Gが印加されていても、p⁺型エミツタ領域
４からベース領域１へ正孔の注入が起こり、p⁺
型エミツタ領域４、n^-型ベース領域１、n⁺型エ
ミツタ領域５からなるp⁺n^-n⁺ダイオードに順電
流が流れ導通状態となる。T₂電極が正、T₁電極
が負となつている時刻t₂〜t₃の間においてはスイ
ツチS_Gが開放であつてもかような動作が可能なこ
とは言うまでもない。

本実施例において、n⁺型領域１３は、SIサイ
リスタ領域が順阻止状態にあるとき（ダイオード
領域は逆バイアス状態である）、SIサイリスタの
ゲート領域６・ベース領域１間のpn接合から延
びる第１の空乏層と、ダイオードのp⁺型エミツ
タ領域４・ベース領域１間のpn接合から延びる
第２の空乏層とが互いに接しないようにする働き
を有する。

第１および第２の空乏層が接すると、この空乏
層間をSIサイリスタのゲート領域６からダイオー
ドのp⁺型エミツタ領域４へ向つてゲート電圧V_G
による正孔電流が流れ、SIサイリスタのゲート電
極１１・カソード電極９が短絡され、あるいはそ
れに近い状態となつてSIサイリスタの順阻止動作
が不可能となる。

n⁺型領域１３はSIサイリスタ領域とダイオー
ド領域の中間にあつて、上述した第１および第２
の空乏層の延長を制限し両者の接触を防止するも
のである。

また、本実施例ではダイオードの導通状態から
SIサイリスタの順阻止状態への移行時（第２図に
おいてt₃からt₇に至る時）に、ダイオード領域で
の残留キヤリヤがSIサイリスタ領域に流入したと
しても、SIサイリスタのゲート・カソード領域間
にゲート電圧が印加されているのでSIサイリスタ
が残留キヤリヤにより誤点弧される恐れはない。

次に、本発明の他の実施例について説明する。
第３図ないし第５図に、本発明の他の実施例の要
部断面を示す。各図において、第１図と同じある
いは同等の部分は第１図におけると同じ符号を付
し、詳細な説明は省略する。

第３図において、SIサイリスタのゲート領域６
は、第１図におけるゲート領域と同様の構造を有
する表面露出部６２と、表面露出部の底部に隣接
した板状部６１とから成る。板状部６１はベース
領域１中に主表面１０１と略平行に延び、その一
部が、カソード領域３を他方の主表面１０２に投
影して生ずる投影部に含まれるように配置されて
いる。また、ダイオードのエミツタ領域４は、第
１図におけるp⁺型エミツタ領域と同様の部分で
あるp⁺型エミツタ領域４２と、この領域４２の
底部に隣接するｐ型エミツタ領域４１とから成
る。なお、３１はｎ型領域であり、ベース領域よ
り濃度が高い。しかし、所望によりベース領域と
同じ濃度としても良い。

SIサイリスタ領域Ａとダイオード領域Ｂの間の
主表面１０１には、底部がベース領域１に達する
凹部１０３が形成され、内部にガラス等の絶縁物
１０４が充填されている。凹部１０３の底部に
は、空乏層の延長を防止するためのn⁺型領域１
３が形成されている。

本実施例によれば、SIサイリスタ領域Ａにおい
て、ゲート領域の板状部６１相互間の間隔が表面
露出部６２相互間の間隔よりも狭くなつているの
で、第１図のものと比較してより小さいゲート電
圧でチヤンネル７をピンチオフさせ、主電流をし
や断させることができるという効果がある。しか
も、板状部６１の厚さおよび不純物濃度を調整す
ることにより、オン状態において、この板状部を
含んで一対の主電極間に形成されるn⁺npn^-p⁺の
積層構造が主電流通路の一部となり得るので、チ
ヤンネル７を狭くしても通電容量が犠性となるこ
とはない。なお、オン状態においてチヤンネル７
を含むn⁺nn^-p⁺の積層構造が一対の主電極間で主
電流通路の一部となることは勿論である。

本実施例によれば、SIサイリスタ領域Ａとダイ
オード領域Ｂ間に凹部１０３が形成され、この凹
部１０３がSIサイリスタとダイオードとを電気的
に分離している。また、凹部に絶縁材１０４が充
填されているので、この凹部に露出するpn接合
の特性が安定化され、高耐圧化、特にSIサイリス
タの順方向耐圧の向上が達成される。更に、凹部
１０３の底部にn⁺型領域１３が形成されている
ので、第１図の実施例にて述べたと同じような空
乏層の延長防止作用がある。本実施例では上述の
ような分離構造を有するため、比較的狭い分離の
ための領域で確実にSIサイリスタとダイオードを
分離できかつ高耐圧化が達成される。

なお、本実施例において、n⁺型領域１３およ
び絶縁材１０３の少なくとも一方を省略したもの
であつても、分離が達成される。あるいは、n⁺
型領域１３はひとつのみならず複数個並設し、分
離効果を増大させることも望ましい。また、SIサ
イリスタのアノード領域２とダイオードのn⁺型
エミツタ領域５とを、n^-型ベース領域１を介さ
ずに直接隣接させても良い。この場合、p⁺型ア
ノード領域２をn⁺型エミツタ領域５側へ延長さ
せても良いし、その逆でも良い。あるいは両者の
それぞれを互いに相手側へ向けて延長させても良
い。

第４図および第５図に、第３図で示す実施例の
変形例を示す。第４図のものは、第３図に示すも
のにおいて、SIサイリスタのアノード領域２の一
部、すなわちチヤンネル７に対向する部分とゲー
ト電極１１に対向する部分の一部をn⁺型領域２
１で置換した構成を有する。また、ベース領域１
のアノード領域２、n⁺型領域２１およびダイオ
ードのn⁺型エミツタ領域に接する部分（ｎ型層
１１０）において他よりも不純物濃度が高いとい
う構成を有する。

前者の構成により、SIサイリスタのアノード領
域２とベース領域１とがn⁺型領域および電極８
によつて短絡されるので、SIサイリスタのターン
オフ時間が短絡されかつ高温での順阻止特性が改
善される。また、後者の構成により、同じ順阻止
耐圧を達成するのに要するベース領域１の厚さが
第３図のものに比較し薄くできるので、順方向電
圧降下が小さくなりかつターンオンおよびターン
オフ時間が短縮されるという効果がある。なお、
上述のn⁺型領域２１とｎ型層１１０とのいずれ
か一方を単独に採用するものであつても良いこと
は勿論である。また、分離部分の構造について第
３図の実施例において述べた各種変形は、第４図
の実施例においても適用できるものである。

第５図に本発明の他の実施例を示す。本実施例
では、SIサイリスタ領域Ａとダイオード領域Ｂ間
に形成される凹部１０３を、底部がSIサイリスタ
のゲート領域の板状部６１およびダイオードのｐ
型エミツタ領域４１に達する第１の凹部１０３Ａ
と、第１の凹部１０３Ａの底部の一部に形成され
底部がベース領域に達する第２の凹部１０３Ｂと
から成るようにした点に特徴がある。その他の点
は第３図の実施例と同様である。

本実施例によれば、SIサイリスタの順阻止状態
時、ゲート領域の板状部６１およびダイオードの
ｐ型エミツタ領域４１とベース領域１の間のpn
接合から延びる空乏層がベース領域１内のみなら
ずゲート領域の板状部６１およびダイオードのｐ
型エミツタ領域４１内で凹部１０３Ａの底部に沿
つて広がるので、この部分での表面電界が緩和さ
れ耐圧が向上するという効果がある。凹部１０３
Ａおよび１０３Ｂをガラス、レジン等の絶縁物で
充填すれば更に上述の効果が顕著となる。

第６図に本発明の更に他の実施例を示す。本実
施例では、SIサイリスタ領域Ａとダイオード領域
Ｂ間に複数の（図面では７個）凹部１０３が形成
され、各凹部間に半導体基体の主表面１０１に隣
接するp⁺型領域１５と、このp⁺領域とベース領
域１に隣接するｐ型領域１６とが配置されてい
る。本実施例では、この構成によつて、SIサイリ
スタの順阻止状態での空乏層の延長を段階的に制
限すると共に、この部分での電界を緩和し高耐圧
化する効果がある。第６図の実施例では、各凹部
１０３内に絶縁材１０４が充填され、中央の凹部
１０３の底部にはn⁺型領域１３が形成されてい
る。これらの構成はそれぞれ、素子の高耐圧化あ
るいは空乏層の延長防止効果を高める上で有効で
あり、併用することが望ましい。なお、このn⁺
型領域１３は省略することも可能であるし、反対
に２以上の凹部１０３の各底部に対して適用する
こともできる。

第７図ａないしｄに、第６図に示す実施例と同
様の作用効果を有する実施例を示す。第７図ａは
SIサイリスタ領域Ａとダイオード領域Ｂとの間
に、一方の主表面１０１に隣接する複数のp⁺型
領域１５を断続的に形成した構成を有するもので
ある。各p⁺型領域１５はその底部がベース領域
１に達し、各p⁺型領域１５間にはｎ型領域３１
がそれぞれ配置されている。上述の構造によれ
ば、複数のp⁺型領域１５がSIサイリスタの順阻
止状態での空乏層の延長を段階的に制限すると共
にこの部分での電界を緩和する。

第７図ｂは、同図ａにおけるp⁺型領域１５の
ひとつをn⁺型領域１３で置換した分離構造を有
するものである。n⁺型領域１３１は空乏層の延
長を確実に防止する上で有効である。図ではn⁺
型領域１３の深さをp⁺型領域１５の深さよりも
小さくしたものを示したが、n⁺型領域１３１の
深さは任意に選択し得るものである。

第７図ｃは同図ａの、第７図ｄは同図ｂのそれ
ぞれ変形例を示すものであり、これらはp⁺型領
域１５の底部に、それぞれｐ型領域１６を配した
ものである。なお、第７図ｂおよびｃにおいて、
n⁺型領域１３を２以上形成し、空乏層の延長防
止をより確実にすることも好ましい。

以上、本発明の実施例をその要部断面について
説明したが、次にその平面形状について説明す
る。

本発明において、SIサイリスタ領域Ａとダイオ
ード領域Ｂの半導体基体内での配置は任意選択的
なものであるが、一方の主表面上に形成される各
電極の配置およびSIサイリスタとダイオード間の
分離構造の単純化のために、SIサイリスタ領域と
ダイオード領域とをそれぞれまとめて配置するこ
とが好ましい。その一例について第８図を用いて
説明する。

第８図ａは、半導体基体の一方の主表面１０１
側から見た平面形状を示し、図において符号８０
０より外側の環状部がダイオード領域であり、符
号９００より内側がSIサイリスタ領域である。そ
して符号８００と９００によりはさまれた環状領
域が両者を分離するための領域である。第８図ｂ
は、同図ａの―′での断面構造を示す。この
断面構造は第３図に示す実施例と同様のものを例
示したものであり、第３図と同等の部分には第３
図におけると同じ符号を付し、詳細な説明は省略
する。なお、他の断面構造を有するものであつて
も良いことは言うまでもない。

次に、第３図ないし第８図に示した実施例の製
法例を、第３図に示す実施例の場合を例にとり、
第９図を用いて説明する。

まず比抵抗が200Ω・cmのn^-型Si基板１にダイ
オードのn⁺型エミツタ領域５を例えば燐などの
不純物の拡散により表面濃度が１×10¹⁹cm^-3とな
るように形成し、SIサイリスタのアノード領域２
を例えばボロンなどの不純物の拡散により、表面
濃度が約１×10¹⁹cm^-3となるように形成するａ。
次にたとえばボロンなどの不純物の選択的拡散に
より表面濃度が約１×10¹⁷〜１×10¹⁸cm^-3のゲー
ト領域の板状部６１を一方を主表面１０１側に形
成するｂ。その上にたとえばエピタキシヤル気相
成長法により約１×10¹⁵〜１×10¹⁶cm^-3の濃度の
ｎ型領域３１を形成するｃ。次にｎ型領域３１の
表面からボロンなどの不純物の選択拡散により、
埋込まれたゲート領域の板状部６１に到達するよ
うにゲート領域の表面露出部６２を形成するｄ。
次いでこの表面からダイオードのp⁺型エミツタ
領域４２およびｐ型エミツタ領域４１と、SIサイ
リスタのゲート領域を分離するように化学的エツ
チングあるいは物理的（例えばプラズマ）エツチ
ングによつて凹部１０３を設けるｅ。次に燐など
の不純物の選択的拡散によりSIサイリスタのカソ
ード領域３およびSIサイリスタとダイオードの分
離のためのn⁺型領域１３を表面濃度が約５×10¹⁹
cm^-3となるように形成するｆ。

この後、凹部１０３にガラスあるいはレジンな
どの絶縁材１０４を埋込み、SIサイリスタのアノ
ード領域２およびダイオードのn⁺型エミツタ領
域５に共通の電極８を形成し、SIサイリスタのカ
ソード領域９、ゲート領域６、ダイオードのp⁺
型エミツタ領域４の露出表面にアルミニウムなど
の金属を蒸着して電極９，１１，１０を形成して
第３図に示す逆導電型SIサイリスタが完成する。

以上、本発明を実施例に基づいて説明したが、
本発明は上述の実施例以外の態様でも実現し得
る。例えば、SIサイリスタとして、ゲート領域を
ベース領域中に格子状もしくは平行線状に埋め込
んだ半導体領域で構成したもの等、静電誘導作用
を用いてスイツチングするものならば本発明が適
用可能である。また、第３図ないし第８図の実施
例での分離構造を第１図に示す実施例に適用する
ことも可能であり、逆に第１図に示す分離構造を
第３図ないし第８図のものに適用しても良い。

更に、各実施例において、半導体基体中に金、
白金等の重金属を拡散したり、電子線、ガンマ線
等の放射線を照射してライフタイムキラーとし、
高速スイツチング化を図ることも可能である。な
お、各半導体領域の導電型をｐとｎで逆転させた
ものであつても良いことは言うまでもない。

以上詳細に説明したように、本発明によれば、
転流失敗のない逆導通型半導体スイツチング装置
を得るのに効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の逆導通型SIサイリ
スタの要部断面および動作回路例を示す図、第２
図は第１図に示す逆導通型SIサイリスタの動作を
説明するための波形図、第３図ないし第８図はそ
れぞれ本発明の他の実施例の逆導通型SIサイリス
タの要部を示す図、第９図は第３図に示す実施例
の製造工程の要部を示す図である。１…ベース領域、２…アノード領域、３…カソ
ード領域、４…ｐ型エミツタ領域、５…ｎ型エミ
ツタ領域、６…ゲート領域、７…チヤンネル、
８，９，１０，１１…電極。

Claims

【特許請求の範囲】１一方導電型の第１のエミツタ領域と、第１の
エミツタ領域に隣接する一方導電型の第１のベー
ス領域と、ベース領域に隣接して形成された第１
のベース領域との間に第１のpn接合を形成する
他方導電型のゲート領域と、第１のベース領域と
上記第１のエミツタ領域とは反対側において隣接
しベース領域との間に第２のpn接合を形成する
他方導電型の第２のエミツタ領域と、第１および
第２のエミツタ領域の露出表面にそれぞれ形成さ
れた第１および第２の主電極と、ゲート領域の露
出表面に形成されたゲート電極とを有する静電誘
導サイリスタと、上記静電誘導サイリスタと同一半導体基体内に
上記静電誘導サイリスタと離間されて形成され、
他方導電型の第３のエミツタ領域と、第３のエミ
ツタ領域に隣接し第３のエミツタ領域との間に第
３のpn接合を形成し上記第１のベース領域と連
続する一方導電型の第２のベース領域と、第２の
ベース領域と上記第３のエミツタ領域と反対側に
おいて隣接する一方導電型の第４のエミツタ領域
と、第３および第４のエミツタ領域の露出表面に
それぞれ形成された第３および第４の主電極とを
有するダイオードと、上記第１および第３の主電極を電気的に隣接し
て成る共通電極と、上記第２および第４の主電極
を電気的に隣接して成る共通電極の間に上記ダイ
オードの第３のpn接合が逆バイアスされる電圧
が印加され、かつ上記第１の主電極とゲート電極
の間に上記第１のpn接合が逆バイアスされる電
圧が印加されたときに上記第３および第１の接合
から延びる空乏層が互いに接触するのを防止する
ために上記静電誘導サイリスタと上記ダイオード
間に形成された一方導電型の高濃度半導体領域
と、を具備することを特徴とする逆導通型半導体
スイツチング装置。