JP2687163B2 - ターンオフ可能なサイリスタ - Google Patents
ターンオフ可能なサイリスタInfo
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
- H10D62/107—Buried supplementary regions, e.g. buried guard rings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/199—Anode base regions of thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、陰極側電極が接触するｎ型エミッタ層と
それに境をするｐ型ベース層および陽極側電極が接触す
るｐ型エミッタ層とそれに境を接するｎ型ベース層を備
え、両方のベース層がブロッキング状態において阻止状
態にあるpn接合によって互いに分離されているターンオ
フ可能なサイリスタに関するものである。
それに境をするｐ型ベース層および陽極側電極が接触す
るｐ型エミッタ層とそれに境を接するｎ型ベース層を備
え、両方のベース層がブロッキング状態において阻止状
態にあるpn接合によって互いに分離されているターンオ
フ可能なサイリスタに関するものである。
この種のサイリスタは欧州特許出願公開第0009367号
公報および文献「アイ・イー・ディー・エム・レポート
（IEDM−Report）」1985、158−161頁に記載される公知
である。これらのサイリスタをターンオフする場合ター
ンオフ可能な電流値が陽極側と陰極側の電極の間に加え
られる電圧の上昇と共に著しく低下することが明らかに
されている。
公報および文献「アイ・イー・ディー・エム・レポート
（IEDM−Report）」1985、158−161頁に記載される公知
である。これらのサイリスタをターンオフする場合ター
ンオフ可能な電流値が陽極側と陰極側の電極の間に加え
られる電圧の上昇と共に著しく低下することが明らかに
されている。
文献「アイ・イー・イー・イー・トランサクションズ
・オン・エレクトロン・デバイセズ（IEEE Trans.on El
ectron Devices）」ED−29、1982年６月６日、977−984
頁により、導電型を交互に反転する一連の半導体層から
成り、ｐ導電型の第１層に陽極接触、ｎ導電型の第２層
に陰極接触を備える多量pn半導体造が公知である。この
場合主としてブロッキング状態で操作されるpnpn構造の
降状電圧が１つの多量pn構造のそれと比較されるのであ
って、ターンオフ可能なサイリスタのターンオフ特性を
改善する手段に関する示唆はこの文献に見出せない。
・オン・エレクトロン・デバイセズ（IEEE Trans.on El
ectron Devices）」ED−29、1982年６月６日、977−984
頁により、導電型を交互に反転する一連の半導体層から
成り、ｐ導電型の第１層に陽極接触、ｎ導電型の第２層
に陰極接触を備える多量pn半導体造が公知である。この
場合主としてブロッキング状態で操作されるpnpn構造の
降状電圧が１つの多量pn構造のそれと比較されるのであ
って、ターンオフ可能なサイリスタのターンオフ特性を
改善する手段に関する示唆はこの文献に見出せない。
この発明の目的は、上記の種類のサイリスタを改良し
て従来のものよりも大きな電流をターンオフすることが
でき、特に陽極・陰極間の印加電圧が高い場合にもこの
特性が保持されるようにすることである。
て従来のものよりも大きな電流をターンオフすることが
でき、特に陽極・陰極間の印加電圧が高い場合にもこの
特性が保持されるようにすることである。
この目的はこの発明により特許請求の範囲第１項又は
第２項に特徴として挙げた構成を採用することによって
達成される。
第２項に特徴として挙げた構成を採用することによって
達成される。
この発明によって得られる利点は、ゲート電極又はMI
S−エミッタ−ベース短絡構造のゲートに消費電圧パル
スを導くことにより従来可能であったものより遥かに大
きなトランジスタ通流電流を遮断できることもできる。
S−エミッタ−ベース短絡構造のゲートに消費電圧パル
スを導くことにより従来可能であったものより遥かに大
きなトランジスタ通流電流を遮断できることもできる。
以下実施例についてこの発明を更に詳細に説明する。
第１図にドープされた半導体材料例えばシリコンから
成る半導体物体を含むターンオフ可能なサイリスタを示
す。この半導体物体には導電型を交替して重ねられた４
層があり、そのうちｎ導電型の部分層1aと1bから成る層
はｎ型エミッタ、ｐ導電型の層２はｐ型ベース、ｎ導電
型の層３はｎ型ベース、ｐ導電型の層４はｐ型エミッタ
と呼ばれる。ｐ型エミッタは導電材料例えばアルミニウ
ムら成る陽極側電極５を備ええ、これに接続端Ａが設け
られている。ｎ型エミッタには導電材料例えばアルミニ
ウムから成る陽極側電極６の接続端Ｋが接触する。接続
端８を備えるゲート電極７はｐ型ベース２に接触する。
接続端８にはサイリスタのトリガリングのため接続端Ｋ
に対して正のトリガ電圧＋UZが導かれる。サイリスタの
ターンオフ又は消去に対してはスイッチ９を閉結して電
源10を接続端Ｋと接続端８の間に接続する。これによっ
てゲート電極７に接続端Ｋに対して負の消去電圧パルス
−ULが加えられる。
成る半導体物体を含むターンオフ可能なサイリスタを示
す。この半導体物体には導電型を交替して重ねられた４
層があり、そのうちｎ導電型の部分層1aと1bから成る層
はｎ型エミッタ、ｐ導電型の層２はｐ型ベース、ｎ導電
型の層３はｎ型ベース、ｐ導電型の層４はｐ型エミッタ
と呼ばれる。ｐ型エミッタは導電材料例えばアルミニウ
ムら成る陽極側電極５を備ええ、これに接続端Ａが設け
られている。ｎ型エミッタには導電材料例えばアルミニ
ウムから成る陽極側電極６の接続端Ｋが接触する。接続
端８を備えるゲート電極７はｐ型ベース２に接触する。
接続端８にはサイリスタのトリガリングのため接続端Ｋ
に対して正のトリガ電圧＋UZが導かれる。サイリスタの
ターンオフ又は消去に対してはスイッチ９を閉結して電
源10を接続端Ｋと接続端８の間に接続する。これによっ
てゲート電極７に接続端Ｋに対して負の消去電圧パルス
−ULが加えられる。
ｎ型ベース３にはｐ型ドープ半導体層12が挿入され
る。この層はｐ型ベース２とｎ型ベース３の間のpn接合
12にほぼ平行し、例えば400μｍに達する半導体物体の
厚さＤに比べて薄く例えば４μｍに過ぎない。13と14は
別のｐ導電型半導体層であり、ｎ型ベース層３内で半導
体層11の下に半導体層13と11の間の間隔と等しい間隔を
もって挿入される。ほぼ等しい厚さの層11、13および14
は外部電位に接続されることなく浮遊半導体層となって
いる。
る。この層はｐ型ベース２とｎ型ベース３の間のpn接合
12にほぼ平行し、例えば400μｍに達する半導体物体の
厚さＤに比べて薄く例えば４μｍに過ぎない。13と14は
別のｐ導電型半導体層であり、ｎ型ベース層３内で半導
体層11の下に半導体層13と11の間の間隔と等しい間隔を
もって挿入される。ほぼ等しい厚さの層11、13および14
は外部電位に接続されることなく浮遊半導体層となって
いる。
第２図はこの発明の第２の実施例を示す。第１図のも
のに対応する部分には同じ符号が付けてある。第１図の
実施例と異なりｎ型エミッタの部分層1aにｐ導電型の半
導体区域15が挿入され、この区域は半導体物体の上の境
界面16に達するまで拡がり、そこに電極６が接触する。
区域15は、部分層1aに続くｐ型ベース２の部分区域から
成る別のｐ型半導体区域17および区域15と17の間にあっ
て絶縁層19により境界面16から分離されたゲート20で覆
われるｎ型チャネル区域18と共に、MIS−FET構造を構成
する。この構造はゲート20の接続端21を通して制御可能
である。この構造の第１の接続状態では、接続端21にチ
ャネル区域18のカットオフ電圧より負であるかそれに対
応するゲート電圧が加えられる。これによりチャネル区
域18内でゲート20の下に反転チャネル22が形成され、区
域15従って電極６を区域17従ってｐ型ベース２と低抵抗
で結合し、ｎ型エミッタの部分層1aとｐ型ベース２の間
のpn接合を実質上短絡する。MIS−FET構造の第２の接続
状態では、接続端21にチャネル区域18のカットオフ電圧
を超える電圧が加えられる。この場合反転チャネル22は
存在しないから、区域15と境界面16の間の低抵抗結合又
は短絡、従って1aと２の間の短絡は除去される。第２図
にS1として示した上記のMIS−FET構造の外に、同様の構
成の別のMIS−FET構造S2ないしS4も部分層1aの右の縁端
と右側の部分層1bの両方の縁端部に設けられる。
のに対応する部分には同じ符号が付けてある。第１図の
実施例と異なりｎ型エミッタの部分層1aにｐ導電型の半
導体区域15が挿入され、この区域は半導体物体の上の境
界面16に達するまで拡がり、そこに電極６が接触する。
区域15は、部分層1aに続くｐ型ベース２の部分区域から
成る別のｐ型半導体区域17および区域15と17の間にあっ
て絶縁層19により境界面16から分離されたゲート20で覆
われるｎ型チャネル区域18と共に、MIS−FET構造を構成
する。この構造はゲート20の接続端21を通して制御可能
である。この構造の第１の接続状態では、接続端21にチ
ャネル区域18のカットオフ電圧より負であるかそれに対
応するゲート電圧が加えられる。これによりチャネル区
域18内でゲート20の下に反転チャネル22が形成され、区
域15従って電極６を区域17従ってｐ型ベース２と低抵抗
で結合し、ｎ型エミッタの部分層1aとｐ型ベース２の間
のpn接合を実質上短絡する。MIS−FET構造の第２の接続
状態では、接続端21にチャネル区域18のカットオフ電圧
を超える電圧が加えられる。この場合反転チャネル22は
存在しないから、区域15と境界面16の間の低抵抗結合又
は短絡、従って1aと２の間の短絡は除去される。第２図
にS1として示した上記のMIS−FET構造の外に、同様の構
成の別のMIS−FET構造S2ないしS4も部分層1aの右の縁端
と右側の部分層1bの両方の縁端部に設けられる。
第２図のサイリスタのトリガリングには接続端８に正
のトリガ電圧＋UZが導かれるが、その際構造S1ないしS4
はそれぞれ第２接続状態に置かなければならない。ター
ンオフは第１図のものと異なり接続端８を通してではな
く、負の消去電圧パルス−ULを接続端21に導いて構造S1
ないしS4を第１接続状態に移し、1aと２の間および1bと
２の間のpn接合を実質上短絡することによって行われ
る。
のトリガ電圧＋UZが導かれるが、その際構造S1ないしS4
はそれぞれ第２接続状態に置かなければならない。ター
ンオフは第１図のものと異なり接続端８を通してではな
く、負の消去電圧パルス−ULを接続端21に導いて構造S1
ないしS4を第１接続状態に移し、1aと２の間および1bと
２の間のpn接合を実質上短絡することによって行われ
る。
第３図に第１図と第２図のサイリスタの個々の半導体
区域のドーピング密度の分布を半導体物体の境界面16か
らの距離ｄを横軸にとって示す。ｎ型エミッタとｐ型エ
ミッタのほぼ1019cm-3に達するドーピング密度はそれぞ
れプロフィル区間23と24に示され、ほぼ1017cm-3に達す
るｐ型ベースのドーピング密度はプロフィル区間25に示
される。密度1014cm-3にドープされたｎ型ベースに挿入
されたｐ型半導体層11、13、14はプロフィル区間11a、1
3aおよび14aで示される。これらの層のドーピング密度
は図から分かるように約1015−1016cm-3である。
区域のドーピング密度の分布を半導体物体の境界面16か
らの距離ｄを横軸にとって示す。ｎ型エミッタとｐ型エ
ミッタのほぼ1019cm-3に達するドーピング密度はそれぞ
れプロフィル区間23と24に示され、ほぼ1017cm-3に達す
るｐ型ベースのドーピング密度はプロフィル区間25に示
される。密度1014cm-3にドープされたｎ型ベースに挿入
されたｐ型半導体層11、13、14はプロフィル区間11a、1
3aおよび14aで示される。これらの層のドーピング密度
は図から分かるように約1015−1016cm-3である。
第１図又は第２図に示されたターンオフ可能なサイリ
スタがトリガされて電流通流状態にあるとき、阻止状態
にある総てのpn接合は可動キャリアで満たされ、接続端
ＡからＫに向かって流れる負荷電流に対する通流抵抗は
低いものになる。
スタがトリガされて電流通流状態にあるとき、阻止状態
にある総てのpn接合は可動キャリアで満たされ、接続端
ＡからＫに向かって流れる負荷電流に対する通流抵抗は
低いものになる。
第１図はサイリスタのターンオフのためゲート電極７
に消去電圧パルス−ULを導くかあるいは第２図のサイリ
スタのターンオフのためこのような電圧パルスを接続端
21に導くと、まず可動キャリアがｐ型ベース２から除去
され、最後にｐ型ベース２とｎ型ベース３の間のpn接合
が阻止方向極性に移される。pn接合12には次第に空間電
荷領域RLZ1が形成される。
に消去電圧パルス−ULを導くかあるいは第２図のサイリ
スタのターンオフのためこのような電圧パルスを接続端
21に導くと、まず可動キャリアがｐ型ベース２から除去
され、最後にｐ型ベース２とｎ型ベース３の間のpn接合
が阻止方向極性に移される。pn接合12には次第に空間電
荷領域RLZ1が形成される。
接続端ＡとＫの間に印加された陽極陰極間電圧に基づ
く空間電荷領域RLZ1内部の105V/cmを単位とする電界強
度Ｅの分布を第４図に示す。横軸には境界面16からの間
隔ｄをとる。空間電荷領域RLZ1が徐々に形成される際、
最初に幅がRLZ1′で電界強度分布が２本の点破線26で示
される中間段階に到達する。これらの直線の交点におけ
る最大電界強度は約0.3×105V/cmである。以後のRLZ1の
形成は直線27で与えられる電界強度分布となるまで続け
られる。これは次第に拡がるRLZ1の境界面がここで層１
とｎ型ベース３の間の境界面に達することによるもので
ある。このことは第４図のダイアグラムの下に示された
サイリスタの断面から明らかである。直線の交点できめ
られる最大電界強度E1maxは層11のため超えることがで
きないから、RLZ1を通過するキャリアがなだれ効果を受
ける臨界的な電界強度Ekritに達することが避けられ
る。なだれ効果の作用によりあらたにキャリア対が発生
し、空間電荷領域RLZ1が代替エミッタとして作用するか
らサイリスタのターンオフは最早不可能となる。即ちRL
Z1の区域において代替エミッタの形成は層11の存在によ
って避けられるのである。
く空間電荷領域RLZ1内部の105V/cmを単位とする電界強
度Ｅの分布を第４図に示す。横軸には境界面16からの間
隔ｄをとる。空間電荷領域RLZ1が徐々に形成される際、
最初に幅がRLZ1′で電界強度分布が２本の点破線26で示
される中間段階に到達する。これらの直線の交点におけ
る最大電界強度は約0.3×105V/cmである。以後のRLZ1の
形成は直線27で与えられる電界強度分布となるまで続け
られる。これは次第に拡がるRLZ1の境界面がここで層１
とｎ型ベース３の間の境界面に達することによるもので
ある。このことは第４図のダイアグラムの下に示された
サイリスタの断面から明らかである。直線の交点できめ
られる最大電界強度E1maxは層11のため超えることがで
きないから、RLZ1を通過するキャリアがなだれ効果を受
ける臨界的な電界強度Ekritに達することが避けられ
る。なだれ効果の作用によりあらたにキャリア対が発生
し、空間電荷領域RLZ1が代替エミッタとして作用するか
らサイリスタのターンオフは最早不可能となる。即ちRL
Z1の区域において代替エミッタの形成は層11の存在によ
って避けられるのである。
RLZ1の形成に続いて部分11と13の間のpn接合28におい
ての空間電荷領域RLZ2の形成、部分13と14の間のpn接合
19においての空間電荷領域RLZ3の形成および部分14と４
の間のpn接合30においての空間電荷領域RLZ4の形成が順
次に生ずる。ここでも代替エミッタの形成は、RLZ2が層
13に達するまで、RLZ3が層14に達するまでしか拡がるこ
とができないでこれらの空間電荷領域ではEkritに達す
ることはないことによって避けられる。接続端ＡとＫの
間に加えられる陽極−陰極電圧はRLZ1からRLZ3までに生
ずる電位差によってほとんど打消されるから、RLZ4に対
しては陽極−陰極間電圧の小部分だけが残され、この空
間電荷領域は他の空間領域より狭くなり明らかにEkrit
以下となる。
ての空間電荷領域RLZ2の形成、部分13と14の間のpn接合
19においての空間電荷領域RLZ3の形成および部分14と４
の間のpn接合30においての空間電荷領域RLZ4の形成が順
次に生ずる。ここでも代替エミッタの形成は、RLZ2が層
13に達するまで、RLZ3が層14に達するまでしか拡がるこ
とができないでこれらの空間電荷領域ではEkritに達す
ることはないことによって避けられる。接続端ＡとＫの
間に加えられる陽極−陰極電圧はRLZ1からRLZ3までに生
ずる電位差によってほとんど打消されるから、RLZ4に対
しては陽極−陰極間電圧の小部分だけが残され、この空
間電荷領域は他の空間領域より狭くなり明らかにEkrit
以下となる。
半導体層11、13および14が存在しないと、接続端Ａと
Ｋの間に加えられる陽極−陰極間電圧の全体をpn接合12
に形成される単一の空間電荷領域によって補償しなけれ
ばならないから、破線31で示される電界強度分布とな
る。この場合Ekritを超えることになるからサイリスタ
の確実なターンオフは不可能となる。
Ｋの間に加えられる陽極−陰極間電圧の全体をpn接合12
に形成される単一の空間電荷領域によって補償しなけれ
ばならないから、破線31で示される電界強度分布とな
る。この場合Ekritを超えることになるからサイリスタ
の確実なターンオフは不可能となる。
従来の予想よりも大きな負荷電流を遮断するために
は、直線対26、27等が更に大きな急峻度で引かれていな
ければならない。しかしこの場合にも例えば層２、11、
13および14の間の間隔を狭くすることによりEkrit以上
の最大電界強度を避けることができる。
は、直線対26、27等が更に大きな急峻度で引かれていな
ければならない。しかしこの場合にも例えば層２、11、
13および14の間の間隔を狭くすることによりEkrit以上
の最大電界強度を避けることができる。
小さい電流だけが遮断するか低い陽極−陰極間電圧だ
けが予定されている応用分野では、半導体層11、13、14
の数を減らし例えば１つの半導体層だけとすることがで
きるが、逆の場合にはより多くの半導体層をｎ型ベース
内に挿入する。
けが予定されている応用分野では、半導体層11、13、14
の数を減らし例えば１つの半導体層だけとすることがで
きるが、逆の場合にはより多くの半導体層をｎ型ベース
内に挿入する。
上記の実施態様の展開としては、サイリスタのターン
オフに際してベース層内に存在するキャリアを収容する
手段を陽極側に設けたものが挙げられる。この手段とし
ては例えば陽極−ベース間短絡となるｎ型ベース３に接
触するゲート電極又は制御可能のMIS−FET構造がある。
この場合挿入された半導体層例えば11、13および14のｐ
型エミッタからの間隔は、サイリスタのターンオフに際
して形成される空間電荷領域がEkritを超える最大電界
強度を示すことがないように狭く選ばれる。逆方向阻止
のサイリスタにおいても同様であるが、この場合陽極接
続端Ａは陰極接続端Ｋよりも低電位に置かれる。
オフに際してベース層内に存在するキャリアを収容する
手段を陽極側に設けたものが挙げられる。この手段とし
ては例えば陽極−ベース間短絡となるｎ型ベース３に接
触するゲート電極又は制御可能のMIS−FET構造がある。
この場合挿入された半導体層例えば11、13および14のｐ
型エミッタからの間隔は、サイリスタのターンオフに際
して形成される空間電荷領域がEkritを超える最大電界
強度を示すことがないように狭く選ばれる。逆方向阻止
のサイリスタにおいても同様であるが、この場合陽極接
続端Ａは陰極接続端Ｋよりも低電位に置かれる。
この発明の別の実施態様では、ベース層に挿入された
半導体層例えば11、13および14にその上表面から下の境
界面に達する貫通孔が設けられる。横方向ではこの貫通
孔32の寸法は空間電荷領域RLZ1又はRLZ4の厚さより小さ
くする必要がある（第４図）。これによってサイリスタ
のトリガリング特性が改善される。貫通孔32は個々の半
導体層例えば11において半導体層に格子構造を与えるよ
うに配置すると有利である。
半導体層例えば11、13および14にその上表面から下の境
界面に達する貫通孔が設けられる。横方向ではこの貫通
孔32の寸法は空間電荷領域RLZ1又はRLZ4の厚さより小さ
くする必要がある（第４図）。これによってサイリスタ
のトリガリング特性が改善される。貫通孔32は個々の半
導体層例えば11において半導体層に格子構造を与えるよ
うに配置すると有利である。
第５図はターンオフ電流と時間ｔ（単位μｓ）との関
係を示す。ターンオフ電流の急降下する第１部分33はRL
Z1の形成に必要な時間に対応する。層11からキャリアを
排除することによりそれに続いてターンオフ電流が一定
であるフェーズ34が生ずる。その後に続く曲線部分35は
次の空間電荷領域RLZ2の形成に対応するものである。タ
ーンオフ電流が一定の同様なフェーズを持つ別の層13と
14はこの場合考慮に入れない。破線曲線36は挿入層11、
13および14が無いときのターンオフ電流の経過に対応す
る。ここではターンオフ電流が低く臨界電界強度Ekrit
を超えないものとした。
係を示す。ターンオフ電流の急降下する第１部分33はRL
Z1の形成に必要な時間に対応する。層11からキャリアを
排除することによりそれに続いてターンオフ電流が一定
であるフェーズ34が生ずる。その後に続く曲線部分35は
次の空間電荷領域RLZ2の形成に対応するものである。タ
ーンオフ電流が一定の同様なフェーズを持つ別の層13と
14はこの場合考慮に入れない。破線曲線36は挿入層11、
13および14が無いときのターンオフ電流の経過に対応す
る。ここではターンオフ電流が低く臨界電界強度Ekrit
を超えないものとした。
総ての半導体区域又は半導体層を逆導電型のものと交
換することにより、この発明の更に別の実施形態が得ら
れる。この場合引加電圧は総て逆の符号にする。
換することにより、この発明の更に別の実施形態が得ら
れる。この場合引加電圧は総て逆の符号にする。
第２図に示した実施例と異なりMIS−FET構造は次のよ
うに構成することも可能である。即ちその第１半導体区
域を半導体層1a又は1bの一部から構成し、第２半導体区
域をｐ型ベース２に挿入され導電被覆を通してｐ型ベー
スに導電結合された短絡区域から構成し、ゲートで覆わ
れたチャネル区域を半導体層1a又は1bと短絡区域の間に
置かれたｐ型ベース２の一部から構成する。この種のMI
S−FET構造は例えば米国特許第4224634号明細書により
公知である。
うに構成することも可能である。即ちその第１半導体区
域を半導体層1a又は1bの一部から構成し、第２半導体区
域をｐ型ベース２に挿入され導電被覆を通してｐ型ベー
スに導電結合された短絡区域から構成し、ゲートで覆わ
れたチャネル区域を半導体層1a又は1bと短絡区域の間に
置かれたｐ型ベース２の一部から構成する。この種のMI
S−FET構造は例えば米国特許第4224634号明細書により
公知である。
第１図はこの発明の第１の実施例、第２図はその第２の
実施例を示し、第３は第１図又は第２図のサイリスタの
ドーピング・プロフィル、第４図はこれらのサイリスタ
のターンオフに際して生ずる電界強度の分布、第５図は
第１図又は第２図のサイリスタのターンオフ電流の時間
変化を示す。 1a、1b……ｎ型エミッタ ２……ｐ型ベース ３……ｎ型ベース ４……ｐ型エミッタ ５……陽極側電極 ６……陰極側電極 11、13、14……半導体層
実施例を示し、第３は第１図又は第２図のサイリスタの
ドーピング・プロフィル、第４図はこれらのサイリスタ
のターンオフに際して生ずる電界強度の分布、第５図は
第１図又は第２図のサイリスタのターンオフ電流の時間
変化を示す。 1a、1b……ｎ型エミッタ ２……ｐ型ベース ３……ｎ型ベース ４……ｐ型エミッタ ５……陽極側電極 ６……陰極側電極 11、13、14……半導体層
Claims (5)
- 【請求項１】陰極側電極（６）が接触するｎ型エミッタ
層（1a、1b）とそれに境を接するｐ型ベース層（２）お
よび陽極側電極（５）が接触するｐ型エミッタ層（４）
とそれに境を接するｎ型ベース（３）とを備え、両ベー
ス層（２、３）がサイリスタのブロッキング状態におい
て阻止状態にあるpn接合（12）によって互いに分解さ
れ、一方のベース層（２）はサイリスタをターンオフす
る消去電圧パルスを導くゲート電極（７）を備えている
ものにおいて、ゲート電極（７）が接触していないベー
ス層（３）にpn接合（12）にほぼ平行しこのベース層に
対して逆型にドープされた薄い半導体層（11、13、14）
の少なくとも１つが挿入され、この層のpn接合（12）か
らの間隔はサイリスタのターンオフに際してこのpn接合
に形成される空間電荷領域（RLZ1）の最大電界強度がタ
ーンオフに際して排除しなければならないキャリアに関
してなだれ降状に導く臨界値（Ekrit）以下に限定され
るように小さく選ばれていることを特徴とするターンオ
フ可能なサイリスタ。 - 【請求項２】陰極側電極（６）が接触するｎ型エミッタ
層（1a、1b）とそれに境を接するｐ型ベース層（２）お
よび陽極側電極（５）が接触するｐ型エミッタ層（４）
とそれに境を接するｎ型ベース層（３）とを備え、両ベ
ース層（２、３）がサイリスタのブロッキング状態にお
いて阻止状態にあるpn接合（12）によって互いに分解さ
れ、エミッタ層（1a、1b）の少なくとも一方が少なくと
も１つの縁辺側MIS−FET構造を備え、この構造がこのエ
ミッタ層に導電結合された第１導電型の第１半導体区域
（15）、境を接するベース層（２）に導電結合された第
１導電型の第２半導体区域（17）およびこれらの区域
（15、16）の間にあって薄い電気絶縁層（19）によって
チャネル区域（18）から分離されてサイリスタをターン
オフする消去電圧パルスを導くゲート（20）で覆われて
いる第２導電型のチャネル区域（18）から成るものにお
いて、第２半導体区域（17）に導電結合されていないベ
ース層（３）にpn接合（12）にほぼ平行しこのベース層
（３）に対して逆型にドープされた薄い半導体層（11、
13、14）の少なくとも１つが挿入され、この層のpn接合
（12）からの間隔はサイリスタのターンオフに際してこ
のpn接合に形成される空間電荷領域（RLZ1）の最大電界
強度がターンオフに際して排除しなければならないキャ
リアに関してなだれ効果に導く臨界値（Ekrit）以下に
限定されるように小さく選ばれていることを特徴とする
ターンオフ可能なサイリスタ。 - 【請求項３】ベース層（３）に複数の逆型にドープされ
た薄い半導体層（11、13、14）が挿入されている場合に
これらの層の間の間隔は、サイリスタのターンオフに際
して半導体層（11、13、14）の間に形成される空間電荷
領域（RLZ1・・・RLZ3）の最大電界強度が臨界値（E
krit）以下の値に限定されるように小さく選ばれている
ことを特徴とする請求項１又は２記載のターンオフ可能
なサイリスタ。 - 【請求項４】ベース層（３）に挿入されたこの層に対し
て逆型にドープされた半導体層（11、13、14）が貫通孔
（32）を備え、その横寸法はサイリスタのターンオフに
際して形成される空間電荷領域（RLZ1・・・RLZ4）の厚
さに比べて小さいことを特徴とする請求孔１ないし３の
１つに記載のターンオフ可能なサイリスタ。 - 【請求項５】半導体層（11、13、14）の貫通孔（32）が
この半導体層に格子構造を与えるように配置されている
ことを特徴とする請求項４記載のターンオフ可能なサイ
リスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3818516 | 1988-05-31 | ||
| DE3818516.4 | 1988-05-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0223665A JPH0223665A (ja) | 1990-01-25 |
| JP2687163B2 true JP2687163B2 (ja) | 1997-12-08 |
Family
ID=6355527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1137319A Expired - Fee Related JP2687163B2 (ja) | 1988-05-31 | 1989-05-29 | ターンオフ可能なサイリスタ |
Country Status (4)
| Country | Link |
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| EP (1) | EP0344514B1 (ja) |
| JP (1) | JP2687163B2 (ja) |
| DE (1) | DE58908466D1 (ja) |
Families Citing this family (10)
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|---|---|---|---|---|
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| US6011298A (en) * | 1996-12-31 | 2000-01-04 | Stmicroelectronics, Inc. | High voltage termination with buried field-shaping region |
| DE19800647C1 (de) * | 1998-01-09 | 1999-05-27 | Siemens Ag | SOI-Hochspannungsschalter |
| EP1097481B1 (de) * | 1998-07-17 | 2004-03-31 | Infineon Technologies AG | Leistungshalbleiterbauelement für hohe sperrspannungen |
| DE19843659A1 (de) | 1998-09-23 | 2000-04-06 | Siemens Ag | Halbleiterbauelement mit strukturiertem Halbleiterkörper |
| DE19909105A1 (de) * | 1999-03-02 | 2000-09-14 | Siemens Ag | Symmetrischer Thyristor mit verringerter Dicke und Herstellungsverfahren dafür |
| DE19943143B4 (de) * | 1999-09-09 | 2008-04-24 | Infineon Technologies Ag | Halbleiterbauelement für hohe Sperrspannungen bei gleichzeitig niedrigem Einschaltwiderstand und Verfahren zu dessen Herstellung |
| US6656797B2 (en) * | 2001-12-31 | 2003-12-02 | General Semiconductor, Inc. | High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and ion implantation |
| DE10245089B4 (de) * | 2002-09-27 | 2005-06-09 | Infineon Technologies Ag | Dotierverfahren und Halbleiterbauelement |
| DE10262103B4 (de) * | 2002-09-27 | 2007-07-19 | Infineon Technologies Ag | Halbleiterbauelement und Verfahren zu dessen Herstellung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE392783B (sv) * | 1975-06-19 | 1977-04-18 | Asea Ab | Halvledaranordning innefattande en tyristor och en felteffekttransistordel |
| US4171995A (en) * | 1975-10-20 | 1979-10-23 | Semiconductor Research Foundation | Epitaxial deposition process for producing an electrostatic induction type thyristor |
| JPS6043032B2 (ja) * | 1978-09-14 | 1985-09-26 | 株式会社日立製作所 | ゲートターンオフサイリスタ |
| EP0074133B1 (de) * | 1981-08-25 | 1987-01-28 | BBC Aktiengesellschaft Brown, Boveri & Cie. | Thyristor |
| JPS5917547B2 (ja) * | 1981-09-05 | 1984-04-21 | 財団法人半導体研究振興会 | サイリスタ |
| EP0129702B1 (en) * | 1983-05-26 | 1987-08-05 | General Electric Company | Voltage breakover protected thyristor having field-containing layer in avalanche voltage breakover zone |
| JPS61102065A (ja) * | 1984-10-24 | 1986-05-20 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタ |
-
1989
- 1989-04-10 US US07/335,362 patent/US4980742A/en not_active Expired - Lifetime
- 1989-05-17 DE DE58908466T patent/DE58908466D1/de not_active Expired - Fee Related
- 1989-05-17 EP EP89108868A patent/EP0344514B1/de not_active Expired - Lifetime
- 1989-05-29 JP JP1137319A patent/JP2687163B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0344514A2 (de) | 1989-12-06 |
| JPH0223665A (ja) | 1990-01-25 |
| DE58908466D1 (de) | 1994-11-10 |
| EP0344514B1 (de) | 1994-10-05 |
| US4980742A (en) | 1990-12-25 |
| EP0344514A3 (en) | 1990-05-09 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |