JP2003524899A - 高密度集積回路用ｍｏｓトランジスタ - Google Patents
高密度集積回路用ｍｏｓトランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6744—Monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
- H10D64/647—Schottky drain or source electrodes for IGFETs
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- Thin Film Transistor (AREA)
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Abstract
(57)【要約】
この発明は、ＳＯＩチップ（１０）のシリコン薄膜内に形成され、薄膜（１３）は僅かにドープされ厚さ３０ｎｍ未満であり、ソース接点（１４）及びドレイン接点（１５）が多数キャリヤーに対して可能な限り最も低いレベルのショットキーバリアーをもつショットキー型のものであり、蓄積型トランジスタの作動をするＭＯＳトランジスタに関する。
Description
【０００１】
この発明は、高密度集積回路を作製するために用い得るＭＯＳトランジスタに
関する。
関する。
【０００２】
図１は、従来のＭＯＳトランジスタの概略構成図である。該図は、ｎチャネル
ＭＯＳトランジスタを表す。該ＭＯＳトランジスタは、ｐ型固体シリコンチップ
１上に形成されている。それぞれがトランジスタのソース及びドレインを形成す
るように、例えばイオン注入によって、ｎ+型の２つの区域２，３が形成されて
いる。符号４は、チップ１の表面上に作製されたゲート酸化膜を示し、前記区域
２，３はこのゲート酸化膜の下にまで延びている。ゲート電極５が、ゲート酸化
膜４上に堆積されている。ソース電極６及びドレイン電極７が、それぞれ区域２
，３上に作製されており、かつ該トランジスタは酸化膜８によって周囲の素子か
ら絶縁されている。チャネル９もまた示されており、該チャネルは、トランジス
タが正確にバイアスされているときゲート酸化膜４の下に形成される。次の重要
な変数もまた図中に示されている。 − チャネルの長さＬ − ゲート酸化膜４の厚さｄ − 接合の深さｒj
ＭＯＳトランジスタを表す。該ＭＯＳトランジスタは、ｐ型固体シリコンチップ
１上に形成されている。それぞれがトランジスタのソース及びドレインを形成す
るように、例えばイオン注入によって、ｎ+型の２つの区域２，３が形成されて
いる。符号４は、チップ１の表面上に作製されたゲート酸化膜を示し、前記区域
２，３はこのゲート酸化膜の下にまで延びている。ゲート電極５が、ゲート酸化
膜４上に堆積されている。ソース電極６及びドレイン電極７が、それぞれ区域２
，３上に作製されており、かつ該トランジスタは酸化膜８によって周囲の素子か
ら絶縁されている。チャネル９もまた示されており、該チャネルは、トランジス
タが正確にバイアスされているときゲート酸化膜４の下に形成される。次の重要
な変数もまた図中に示されている。 − チャネルの長さＬ − ゲート酸化膜４の厚さｄ − 接合の深さｒj
【０００３】
高密度集積、高周波及び低消費シリコン技術の発展に支えられた興味は、大部
分は携帯性、特に遠距離通信とコンピュータ機器の新しい需要のためである。（
ムーアの法則によれば）シリコンマイクロエレクトロニクスにおける技術上、経
済上の性能の急激な増加は、２０世紀における最も印象的な産業発達の有力な指
標である。
分は携帯性、特に遠距離通信とコンピュータ機器の新しい需要のためである。（
ムーアの法則によれば）シリコンマイクロエレクトロニクスにおける技術上、経
済上の性能の急激な増加は、２０世紀における最も印象的な産業発達の有力な指
標である。
【０００４】
集積回路の製造におけるＭＯＳＦＥＴトランジスタの幅広い利用は、集積密度
を著しく増加させることを可能にしてきた。しかしながら、集積密度とエレクト
ロニクスの性能に支えられた成長は、製造の物理的限界を見つける危険を冒す。
最初の見積もりとして、ＭＯＳＦＥＴトランジスタゲートの長さを１／αとする
ことは、入力電圧が１／αとなりかつチャネルのドーピング濃度がα倍されるこ
とによって、同時にその他の特徴的な寸法（ゲート酸素の厚さ、チャネルの幅、
接合の深さ）も１／αとならなければならないということが認められている。
を著しく増加させることを可能にしてきた。しかしながら、集積密度とエレクト
ロニクスの性能に支えられた成長は、製造の物理的限界を見つける危険を冒す。
最初の見積もりとして、ＭＯＳＦＥＴトランジスタゲートの長さを１／αとする
ことは、入力電圧が１／αとなりかつチャネルのドーピング濃度がα倍されるこ
とによって、同時にその他の特徴的な寸法（ゲート酸素の厚さ、チャネルの幅、
接合の深さ）も１／αとならなければならないということが認められている。
【０００５】
現在のところ２２ｎｍの最小ゲート長を得ることは可能である。しかしながら
、そのような縮小は、トランジスタの他の特徴的な寸法を修正することを意味し
、それは“The International Technology Roadmap for Semiconductors - ITRS
”，1999，SIA Semiconductor Industry Association によれば、今現在或いは
近い将来においても達成不可能である。
、そのような縮小は、トランジスタの他の特徴的な寸法を修正することを意味し
、それは“The International Technology Roadmap for Semiconductors - ITRS
”，1999，SIA Semiconductor Industry Association によれば、今現在或いは
近い将来においても達成不可能である。
【０００６】
ゲート長２２ｎｍの従来のＭＯＳトランジスタの製造を妨げる技術的な障壁は
、特に次のようなものである。 − Ｉ）： ソース及びドレインから、チャネルをもつそれらの接合部ま
での非常に浅い延長（８ｎｍから１３ｎｍまで）； − ＩＩ）： ソース／チャネル及びドレイン／チャネル接合における極
端に急な濃度勾配（０．５ｎｍ／ｄｅｃ．）； − ＩＩＩ）： シリコン極薄膜（１２ｎｍ）； − ＩＶ）： ケイ化物コート反応におけるより低いシリコン消費（７ｎ
ｍから１７ｎｍまで）； − Ｖ）： 厚みが減少したことによる正方形シリコンの低抵抗（１２．
５Ω／シリコンの厚さ１２ｎｍ）； − ＶＩ）： シリコン−ケイ化物界面における非常に低いドレイン・ソ
ース比接触抵抗（１．５×１０-8Ω／ｃｍ2未満）； − ＶＩＩ）： チャネル内での非常に高レベルのドーピング（３×１０ 19 ｃｍ3）。
、特に次のようなものである。 − Ｉ）： ソース及びドレインから、チャネルをもつそれらの接合部ま
での非常に浅い延長（８ｎｍから１３ｎｍまで）； − ＩＩ）： ソース／チャネル及びドレイン／チャネル接合における極
端に急な濃度勾配（０．５ｎｍ／ｄｅｃ．）； − ＩＩＩ）： シリコン極薄膜（１２ｎｍ）； − ＩＶ）： ケイ化物コート反応におけるより低いシリコン消費（７ｎ
ｍから１７ｎｍまで）； − Ｖ）： 厚みが減少したことによる正方形シリコンの低抵抗（１２．
５Ω／シリコンの厚さ１２ｎｍ）； − ＶＩ）： シリコン−ケイ化物界面における非常に低いドレイン・ソ
ース比接触抵抗（１．５×１０-8Ω／ｃｍ2未満）； − ＶＩＩ）： チャネル内での非常に高レベルのドーピング（３×１０ 19 ｃｍ3）。
【０００７】
ＭＯＳ素子の小型化は、接合部をより短く形成することを要求し、これは比接
触抵抗を最適化することを極端に困難にしている。この抵抗の減少は、通常ケイ
化物の堆積過程によって達成される。この抵抗が減少すると、ケイ化物−シリコ
ン界面、例えばＴｉＳ2／Ｓｉ及びＣｏＳｉ2／Ｓｉ界面、で低抵抗をもった合金
を得ることが可能となる。しかしながら、ケイ化物堆積過程の反応は、シリコン
の消費に繋がり、シリコンの消費は、一方で有効接触表面の減少に繋がる可能性
があり、他方でケイ化物−シリコン界面値があまりにも低いことで付与される比
接触抵抗の増加に繋がる可能性がある。
触抵抗を最適化することを極端に困難にしている。この抵抗の減少は、通常ケイ
化物の堆積過程によって達成される。この抵抗が減少すると、ケイ化物−シリコ
ン界面、例えばＴｉＳ2／Ｓｉ及びＣｏＳｉ2／Ｓｉ界面、で低抵抗をもった合金
を得ることが可能となる。しかしながら、ケイ化物堆積過程の反応は、シリコン
の消費に繋がり、シリコンの消費は、一方で有効接触表面の減少に繋がる可能性
があり、他方でケイ化物−シリコン界面値があまりにも低いことで付与される比
接触抵抗の増加に繋がる可能性がある。
【０００８】
FUJISHIMAらによる論文“Proposal of a SCHOTTKY barrier SET Aiming at a
Future Integrated Device”, IEICE Transactions on Electronics, JP Instit
ute of Electronics Information and Comm. Eng. Tokyo, vol. E 80-C, n°7,
July 1st, 1977, pages 881 to 885，は、一電子ＭＯＳトランジスタを開示して
いる。この素子は、クーロン効果、つまり加えられるゲート電圧によって電流が
振動するのを許容する負荷量効果、を利用している。この場合いくつかの制限が
課される。トランジスタは、負荷量が負荷温度揺らぎによって妨害されないよう
に低温（例えば１０Ｋ）で作動しなければならない。それは、延長接続（ソース
・ドレイン電極）がショットキーバリアーを介して通過するシリコンチャネルに
よって形成され、これはトンネルバリアーとして働く。クーロン遮断効果を利用
するために、ショットキーバリアーのトンネル抵抗は、抵抗量より大きくなけれ
ばならない。この制限は、比較的高いショットキーバリアーの利用を正当化する
。最終的に、この論文で述べられている素子は、非ドープシリコン上の量子細線
であり、これは素子の幅が著しく減少していることを意味する。クーロン障壁は
非常に低い容量が使われたときのみ達成され得るので、この非常に狭い幅は、ト
ランジスタの端子接触とシリコンチャネルとの間の全ての容量を減少させるため
にＳＥＴトランジスタの作動にとって本質的である。抵抗は放出表面に逆比例す
るので、素子の幅が非常に狭いと、比較的高い接合トンネル抵抗を得ることがで
きる。
Future Integrated Device”, IEICE Transactions on Electronics, JP Instit
ute of Electronics Information and Comm. Eng. Tokyo, vol. E 80-C, n°7,
July 1st, 1977, pages 881 to 885，は、一電子ＭＯＳトランジスタを開示して
いる。この素子は、クーロン効果、つまり加えられるゲート電圧によって電流が
振動するのを許容する負荷量効果、を利用している。この場合いくつかの制限が
課される。トランジスタは、負荷量が負荷温度揺らぎによって妨害されないよう
に低温（例えば１０Ｋ）で作動しなければならない。それは、延長接続（ソース
・ドレイン電極）がショットキーバリアーを介して通過するシリコンチャネルに
よって形成され、これはトンネルバリアーとして働く。クーロン遮断効果を利用
するために、ショットキーバリアーのトンネル抵抗は、抵抗量より大きくなけれ
ばならない。この制限は、比較的高いショットキーバリアーの利用を正当化する
。最終的に、この論文で述べられている素子は、非ドープシリコン上の量子細線
であり、これは素子の幅が著しく減少していることを意味する。クーロン障壁は
非常に低い容量が使われたときのみ達成され得るので、この非常に狭い幅は、ト
ランジスタの端子接触とシリコンチャネルとの間の全ての容量を減少させるため
にＳＥＴトランジスタの作動にとって本質的である。抵抗は放出表面に逆比例す
るので、素子の幅が非常に狭いと、比較的高い接合トンネル抵抗を得ることがで
きる。
【０００９】
この発明は、高密度集積回路用のＭＯＳトランジスタを製造する際の問題を克
服することができる。 この発明は、ＳＯＩチップのシリコン薄膜内に形成され、前記薄膜は僅かにド
ープされ厚さ３０ｎｍ未満であり、ソース接点及びドレイン接点が多数キャリヤ
ーに対して可能な限り最も低いレベルのショットキーバリアーをもつショットキ
ー型のものであり、蓄積型トランジスタの作動をするＭＯＳトランジスタに関す
る。
服することができる。 この発明は、ＳＯＩチップのシリコン薄膜内に形成され、前記薄膜は僅かにド
ープされ厚さ３０ｎｍ未満であり、ソース接点及びドレイン接点が多数キャリヤ
ーに対して可能な限り最も低いレベルのショットキーバリアーをもつショットキ
ー型のものであり、蓄積型トランジスタの作動をするＭＯＳトランジスタに関す
る。
【００１０】
好ましくは、薄膜のドーピングレベルは、５×１０14ｃｍ-3から１０17ｃｍ-3
の間である。さらに好ましくは、薄膜のドーピングレベルは、約１０15ｃｍ-3で
あり、例えば２×１０15ｃｍ-3である。
あり、例えば２×１０15ｃｍ-3である。
【００１１】
薄膜がｐ型である場合には、ｐ−ＭＯＳＦＥＴを得るために、ソース接点及び
ドレイン接点は、ＰｔＧｅＳｉケイ化物からなることが好ましい。例えば６００
℃付近で約１０分間アニールすると、これらの接点のショットキーバリアーを低
くすることが可能となる。
ドレイン接点は、ＰｔＧｅＳｉケイ化物からなることが好ましい。例えば６００
℃付近で約１０分間アニールすると、これらの接点のショットキーバリアーを低
くすることが可能となる。
【００１２】
薄膜がｎ型である場合には、ｎ−ＭＯＳＦＥＴを得るために、ソース接点及び
ドレイン接点は、エルビウムベースのケイ化物からなってよい。
ドレイン接点は、エルビウムベースのケイ化物からなってよい。
【００１３】
本発明、他の優位点、及びさらなる詳細は添付の図面を参照した以下の実施形
態の説明により明らかとなる。ただし、これらの実施形態は一例であり、全てを
網羅するものではない。 図２は、この発明に係るＭＯＳトランジスタの概略構成図を表す。このトラン
ジスタは、二酸化シリコン膜１２とシリコン薄膜１３とによって連続的にコート
されたシリコンウエハ１１によって形成されたＳＯＩチップ１０上に作製されて
いる。
態の説明により明らかとなる。ただし、これらの実施形態は一例であり、全てを
網羅するものではない。 図２は、この発明に係るＭＯＳトランジスタの概略構成図を表す。このトラン
ジスタは、二酸化シリコン膜１２とシリコン薄膜１３とによって連続的にコート
されたシリコンウエハ１１によって形成されたＳＯＩチップ１０上に作製されて
いる。
【００１４】
薄膜１３すなわち活性層は、厚さ３０ｎｍ未満であり、典型的には５ｎｍと２
０ｎｍの間である。この膜は、わずかにドープされており、例えばおよそ１０15 ｃｍ-3である。ｎ型ドーピングは、ｎ−ＭＯＳＦＥＴに用いられ、ｐ型ドーピン
グは、ｐ−ＭＯＳＦＥＴに用いられる。
０ｎｍの間である。この膜は、わずかにドープされており、例えばおよそ１０15 ｃｍ-3である。ｎ型ドーピングは、ｎ−ＭＯＳＦＥＴに用いられ、ｐ型ドーピン
グは、ｐ−ＭＯＳＦＥＴに用いられる。
【００１５】
トランジスタは、ショットキー型のソース接点１４及びドレイン接点１５とゲ
ート１６とを有しており、ゲート１６は、二酸化シリコンのようなゲート絶縁膜
１７によってその他の構成から電気的に絶縁されている。
ート１６とを有しており、ゲート１６は、二酸化シリコンのようなゲート絶縁膜
１７によってその他の構成から電気的に絶縁されている。
【００１６】
その作動の原理は、蓄積ＭＯＳトランジスタ（accumulation MOS transistor
）の作動原理である。チャネルを構成するキャリアーは、チップの多数キャリア
ー、つまりｐ型ＳＯＩチップ上のｐ−ＭＯＳトランジスタに対する正孔であり、
ｎ型ＳＯＩチップ上のｎ−ＭＯＳトランジスタに対する電子である。ゲートに加
えられる電圧は、ソース・ドレイン接点の間に設置される伝導チャネルをコント
ロールする。その素子は、ｐ−ＭＯＳ型トランジスタに対する負のゲート電圧に
よって、またソース電圧に関しては、ｎ−ＭＯＳ型トランジスタに対する正のゲ
ート電圧によって伝導状態とされる。そのショットキーバリアーは、多数キャリ
アーに対して可能な限り低くあるべきであり理想的には０ｅＶであるべきである
。
）の作動原理である。チャネルを構成するキャリアーは、チップの多数キャリア
ー、つまりｐ型ＳＯＩチップ上のｐ−ＭＯＳトランジスタに対する正孔であり、
ｎ型ＳＯＩチップ上のｎ−ＭＯＳトランジスタに対する電子である。ゲートに加
えられる電圧は、ソース・ドレイン接点の間に設置される伝導チャネルをコント
ロールする。その素子は、ｐ−ＭＯＳ型トランジスタに対する負のゲート電圧に
よって、またソース電圧に関しては、ｎ−ＭＯＳ型トランジスタに対する正のゲ
ート電圧によって伝導状態とされる。そのショットキーバリアーは、多数キャリ
アーに対して可能な限り低くあるべきであり理想的には０ｅＶであるべきである
。
【００１７】
直接シリコン薄膜上にあるショットキー接続によるソース・ドレイン区域の作
製は、上で述べた技術的障害Ｉ，ＩＩを克服することを可能にする。
製は、上で述べた技術的障害Ｉ，ＩＩを克服することを可能にする。
【００１８】
ケイ化物の堆積過程反応の間に、ケイ化物の厚みと対応するシリコンの消費が
ので、これは技術的障害ＩＩＩ，ＩＶ及びＶを克服することを可能にする。
ので、これは技術的障害ＩＩＩ，ＩＶ及びＶを克服することを可能にする。
【００１９】
上記の技術的障害ＶＩは、ソース・ドレイン接点に対して超低ショットキーバ
リアーを選ぶことによって克服される。ｐ−ＭＯＳトランジスタの場合には、ア
ニールした後にプラチナ又はゲルマニウム−プラチナ合金を用いてコートするこ
とによって、およそ０．０５ｅＶのバリアーレベル、つまりおよそ６×１０-9Ω
ｃｍ2の抵抗を得ることが可能となる。ｎ−ＭＯＳトランジスタの場合には、エ
ルビウムベースのシリコンが、０．２ｅＶ未満のバリアーレベルを可能にする。
リアーを選ぶことによって克服される。ｐ−ＭＯＳトランジスタの場合には、ア
ニールした後にプラチナ又はゲルマニウム−プラチナ合金を用いてコートするこ
とによって、およそ０．０５ｅＶのバリアーレベル、つまりおよそ６×１０-9Ω
ｃｍ2の抵抗を得ることが可能となる。ｎ−ＭＯＳトランジスタの場合には、エ
ルビウムベースのシリコンが、０．２ｅＶ未満のバリアーレベルを可能にする。
【００２０】
ＳＯＩチップに対して、例えばおよそ１０15ｃｍ-3程、ほんのわずかにドープ
されたシリコン薄膜を利用すると、上記の技術的障害ＶＩＩを克服することが可
能となる。
されたシリコン薄膜を利用すると、上記の技術的障害ＶＩＩを克服することが可
能となる。
【００２１】
わずかにドープ（例えばおよそ１０15ｃｍ-3）された薄膜上に作製された、ｐ
−ＭＯＳトランジスタの場合には、ソース・ドレイン接点は、次のようにして得
てもよい。ゲルマニウムのコートを超高真空蒸着によって堆積させる。それから
プラチナのコートを同じ過程によって堆積させる。それから通常およそ６００℃
で１０分間アニールを行う。得られる接点は、超低バリアーレベル（およそ０．
０５ｅＶ）を有する。それから、得られる比接触抵抗は、１０-8ｃｍ2に対して
およそ６×１０-9ｃｍ-3である。
−ＭＯＳトランジスタの場合には、ソース・ドレイン接点は、次のようにして得
てもよい。ゲルマニウムのコートを超高真空蒸着によって堆積させる。それから
プラチナのコートを同じ過程によって堆積させる。それから通常およそ６００℃
で１０分間アニールを行う。得られる接点は、超低バリアーレベル（およそ０．
０５ｅＶ）を有する。それから、得られる比接触抵抗は、１０-8ｃｍ2に対して
およそ６×１０-9ｃｍ-3である。
【００２２】
ソース・ドレインショットキー接点を、ゲートを形成する前に作製することが
できる。他の形態として、始めにゲート酸素を作製してから後にゲート金属を堆
積させることも可能である。それからゲートと自己整列チャネルは、エッチング
によって定められる。ソース・ドレイン接点のコーティングは、ケイ化物の堆積
過程反応に続く自己整列によってのみその後に起こる。
できる。他の形態として、始めにゲート酸素を作製してから後にゲート金属を堆
積させることも可能である。それからゲートと自己整列チャネルは、エッチング
によって定められる。ソース・ドレイン接点のコーティングは、ケイ化物の堆積
過程反応に続く自己整列によってのみその後に起こる。
【図１】 固体シリコンチップ上に作製された従来のＭＯＳトランジスタの
概略構成図である。
概略構成図である。
【図２】 この発明に係るＭＯＳトランジスタの概略構成図である。
１０ ＳＯＩチップ
１３ シリコン薄膜
１４ ソース
１５ ドレイン
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ
，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，
ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ
Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ
，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，
ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，
ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ
Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ
，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，
ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ
Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ
，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，
ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ
Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ
，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，
ＶＮ，ＹＵ，ＺＡ，ＺＷ
Claims (6)
- 【請求項１】 ＳＯＩチップ（１０）のシリコン薄膜内に形成され、前記薄
膜（１３）は僅かにドープされ厚さ３０ｎｍ未満であり、ソース接点（１４）及
びドレイン接点（１５）が多数キャリヤーに対して０．２ｅＶ未満のショットキ
ーバリアーレベルをもつショットキー型のものであり、蓄積型トランジスタの作
動をするＭＯＳトランジスタ。 - 【請求項２】 請求項１記載のＭＯＳトランジスタにおいて、 前記薄膜（１３）のドーピングレベルは、５×１０14ｃｍ-3から１０17ｃｍ-3 の間であることを特徴とするＭＯＳトランジスタ。
- 【請求項３】 請求項２記載のＭＯＳトランジスタにおいて、 前記薄膜（１３）のドーピングレベルは、約１０15ｃｍ-3であることを特徴と
するＭＯＳトランジスタ。 - 【請求項４】 請求項１から３のいずれかに記載のＭＯＳトランジスタにお
いて、 前記薄膜（１３）がｐ型である場合に、ソース接点（１４）及びドレイン接点
（１５）は、ＰｔＧｅＳｉケイ化物からなることを特徴とするＭＯＳトランジス
タ。 - 【請求項５】 請求項４記載のＭＯＳトランジスタにおいて、 ソース接点（１４）及びドレイン接点（１５）は、およそ６００℃で約１０分
間アニールされたＰｔＧｅＳｉケイ化物からなることを特徴とするＭＯＳトラン
ジスタ。 - 【請求項６】 請求項１から３のいずれかに記載のＭＯＳトランジスタにお
いて、 前記薄膜（１３）がｎ型である場合に、ソース接点（１４）及びドレイン接点
（１５）は、エルビウムベースのケイ化物からなることを特徴とするＭＯＳトラ
ンジスタ。
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| US9685509B2 (en) | 2013-07-30 | 2017-06-20 | Samsung Electronics Co., Ltd. | Finfet devices including high mobility channel materials with materials of graded composition in recessed source/drain regions |
| US9917158B2 (en) * | 2013-07-30 | 2018-03-13 | Samsung Electronics Co., Ltd. | Device contact structures including heterojunctions for low contact resistance |
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Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203369A (ja) * | 1986-03-03 | 1987-09-08 | Kanegafuchi Chem Ind Co Ltd | 半導体装置 |
| JPS6370576A (ja) * | 1986-09-12 | 1988-03-30 | Komatsu Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH04226081A (ja) * | 1990-04-27 | 1992-08-14 | Nec Corp | 半導体装置 |
| JPH06177154A (ja) * | 1992-08-31 | 1994-06-24 | Texas Instr Inc <Ti> | Ｍｏｓ ｆｅｔの製造方法と構造 |
| JPH06177366A (ja) * | 1992-12-04 | 1994-06-24 | Nikon Corp | ショットキーダイオードの製造方法 |
| JPH08115914A (ja) * | 1994-10-14 | 1996-05-07 | Hitachi Ltd | 半導体装置 |
| JPH08116084A (ja) * | 1994-10-12 | 1996-05-07 | Nec Corp | ショットキー型光検出器およびその駆動方法 |
| JPH08288469A (ja) * | 1995-02-17 | 1996-11-01 | Hitachi Ltd | 半導体記憶素子、半導体記憶装置とその製造方法及び制御方法 |
| JPH1012895A (ja) * | 1996-06-25 | 1998-01-16 | Nec Corp | 単一電子素子 |
| JPH1070274A (ja) * | 1996-07-18 | 1998-03-10 | Internatl Business Mach Corp <Ibm> | 電界効果トランジスタおよび形成方法 |
| JPH1126765A (ja) * | 1997-07-09 | 1999-01-29 | Nec Corp | 電界効果型トランジスタ及びその製造方法 |
Family Cites Families (8)
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|---|---|---|---|---|
| US4665414A (en) * | 1982-07-23 | 1987-05-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Schottky-barrier MOS devices |
| US4638551A (en) * | 1982-09-24 | 1987-01-27 | General Instrument Corporation | Schottky barrier device and method of manufacture |
| US4696093A (en) * | 1986-06-09 | 1987-09-29 | Welch James D | Fabrication of Schottky barrier MOSFETS |
| FR2660114B1 (fr) * | 1990-03-22 | 1997-05-30 | France Etat | Dispositif de detection optique a seuil de detection variable. |
| EP0456059B1 (en) * | 1990-04-27 | 1996-08-28 | Nec Corporation | Thin-film-transistor having Schottky barrier |
| JP3039967B2 (ja) * | 1990-08-03 | 2000-05-08 | 株式会社日立製作所 | 半導体装置 |
| US5663584A (en) * | 1994-05-31 | 1997-09-02 | Welch; James D. | Schottky barrier MOSFET systems and fabrication thereof |
| US6303479B1 (en) * | 1999-12-16 | 2001-10-16 | Spinnaker Semiconductor, Inc. | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts |
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Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203369A (ja) * | 1986-03-03 | 1987-09-08 | Kanegafuchi Chem Ind Co Ltd | 半導体装置 |
| JPS6370576A (ja) * | 1986-09-12 | 1988-03-30 | Komatsu Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH04226081A (ja) * | 1990-04-27 | 1992-08-14 | Nec Corp | 半導体装置 |
| JPH06177154A (ja) * | 1992-08-31 | 1994-06-24 | Texas Instr Inc <Ti> | Ｍｏｓ ｆｅｔの製造方法と構造 |
| JPH06177366A (ja) * | 1992-12-04 | 1994-06-24 | Nikon Corp | ショットキーダイオードの製造方法 |
| JPH08116084A (ja) * | 1994-10-12 | 1996-05-07 | Nec Corp | ショットキー型光検出器およびその駆動方法 |
| JPH08115914A (ja) * | 1994-10-14 | 1996-05-07 | Hitachi Ltd | 半導体装置 |
| JPH08288469A (ja) * | 1995-02-17 | 1996-11-01 | Hitachi Ltd | 半導体記憶素子、半導体記憶装置とその製造方法及び制御方法 |
| JPH1012895A (ja) * | 1996-06-25 | 1998-01-16 | Nec Corp | 単一電子素子 |
| JPH1070274A (ja) * | 1996-07-18 | 1998-03-10 | Internatl Business Mach Corp <Ibm> | 電界効果トランジスタおよび形成方法 |
| JPH1126765A (ja) * | 1997-07-09 | 1999-01-29 | Nec Corp | 電界効果型トランジスタ及びその製造方法 |
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