JPH04226081A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04226081A JPH04226081A JP3095278A JP9527891A JPH04226081A JP H04226081 A JPH04226081 A JP H04226081A JP 3095278 A JP3095278 A JP 3095278A JP 9527891 A JP9527891 A JP 9527891A JP H04226081 A JPH04226081 A JP H04226081A
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- thin film
- drain
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
シリコン基板を覆う絶縁層上に形成された薄膜トランジ
スタ（以下、ＴＦＴという）を有する半導体集積回路装
置に関する。
シリコン基板を覆う絶縁層上に形成された薄膜トランジ
スタ（以下、ＴＦＴという）を有する半導体集積回路装
置に関する。
【０００２】
【従来の技術】ＴＦＴは絶縁体上に形成されたシリコン
薄膜を基体領域として有する。一導電型の基体領域に対
し反対導電型のソース，ドレイン領域が選択的に形成さ
れ、これら領域間の基体領域上にゲート絶縁膜を介して
ゲート電極が形成されている。
薄膜を基体領域として有する。一導電型の基体領域に対
し反対導電型のソース，ドレイン領域が選択的に形成さ
れ、これら領域間の基体領域上にゲート絶縁膜を介して
ゲート電極が形成されている。
【０００３】近年、スタティックランダムアクセスメモ
リ（ＳＲＡＭ）セルの負荷素子としてＴＦＴを用いる等
、シリコン基板の一部を基体領域とするＭＩＳトランジ
スタとともにＴＦＴを同一のシリコン基板上に有する集
積回路装置が提案され、研究開発が進められている。
リ（ＳＲＡＭ）セルの負荷素子としてＴＦＴを用いる等
、シリコン基板の一部を基体領域とするＭＩＳトランジ
スタとともにＴＦＴを同一のシリコン基板上に有する集
積回路装置が提案され、研究開発が進められている。
【０００４】
【発明が解決しようとする課題】ＴＦＴをＭＩＳトラン
ジスタとともに単一のシリコン基板上に集積化して所望
の特性を得るためには、ＴＦＴの特性をＭＩＳトランジ
スタ並みに向上させる必要がある。ＴＦＴが劣っている
特性の一つはリーク電流が大きいことである。リーク電
流を低下させる手段として、基体領域を非常に薄く、例
えば５００オングストローム以下に形成することが知ら
れている。
ジスタとともに単一のシリコン基板上に集積化して所望
の特性を得るためには、ＴＦＴの特性をＭＩＳトランジ
スタ並みに向上させる必要がある。ＴＦＴが劣っている
特性の一つはリーク電流が大きいことである。リーク電
流を低下させる手段として、基体領域を非常に薄く、例
えば５００オングストローム以下に形成することが知ら
れている。
【０００５】しかしながら、基体領域を薄く形成するこ
とは、ソース，ドレイン領域の抵抗が増大することを意
味する。そこで、金属のような低抵抗の導電膜で供電し
たり配線を施したりする必要があり、製造工程の増大を
まねく。特に、ＳＲＡＭセルの負荷素子としてＴＦＴを
用いると、ＴＦＴとＭＩＳトランジスタとを結線するた
めに付加導電層を必要とし、記憶容量の向上は望めない
。
とは、ソース，ドレイン領域の抵抗が増大することを意
味する。そこで、金属のような低抵抗の導電膜で供電し
たり配線を施したりする必要があり、製造工程の増大を
まねく。特に、ＳＲＡＭセルの負荷素子としてＴＦＴを
用いると、ＴＦＴとＭＩＳトランジスタとを結線するた
めに付加導電層を必要とし、記憶容量の向上は望めない
。
【０００６】したがって、本発明の目的は、改良された
ＴＦＴを有する半導体装置を提供することにある。
ＴＦＴを有する半導体装置を提供することにある。
【０００７】本発明の他の目的は、ソース，ドレインの
抵抗を増大することなくリーク電流が小さいＴＦＴを備
えた半導体装置を提供することにある。
抵抗を増大することなくリーク電流が小さいＴＦＴを備
えた半導体装置を提供することにある。
【０００８】本発明のさらに他の目的は、ＭＩＳトラン
ジスタの負荷素子として用いるに適したＴＦＴを有する
半導体集積回路装置を提供することにある。
ジスタの負荷素子として用いるに適したＴＦＴを有する
半導体集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明による半導体装置
は、絶縁体上に形成されたシリコン薄膜と、このシリコ
ン薄膜の少なくとも一部を基体領域として当該領域にチ
ャンネルを形成すべく設けられたゲート電極と、上記シ
リコン薄膜との間にショットキーバリアを形成する金属
シリサイド膜とを有する薄膜トランジスタを含み、この
トランジスタのソースおよびドレインの少なくとも一方
と上記チャンネルが形成される基体領域との間の接合を
上記ショットキーバリアで構成することを特徴としてい
る。
は、絶縁体上に形成されたシリコン薄膜と、このシリコ
ン薄膜の少なくとも一部を基体領域として当該領域にチ
ャンネルを形成すべく設けられたゲート電極と、上記シ
リコン薄膜との間にショットキーバリアを形成する金属
シリサイド膜とを有する薄膜トランジスタを含み、この
トランジスタのソースおよびドレインの少なくとも一方
と上記チャンネルが形成される基体領域との間の接合を
上記ショットキーバリアで構成することを特徴としてい
る。
【００１０】すなわち、本発明は、ソースおよびドレイ
ンを共にＰＮ接合で区画するのに対し、それらの少なく
とも一方をショットキーバリアで区画している。ショト
キーバリアを形成するための金属シリサイド膜はシリコ
ン薄膜に対し良好なダイオード特性を有しかつその抵抗
も充分に小さいので、同膜をそのまま配線として使用す
ることができ、リーク電流低減のためにシリコン薄膜を
薄く形成しても他に付加導電層を必要としない。
ンを共にＰＮ接合で区画するのに対し、それらの少なく
とも一方をショットキーバリアで区画している。ショト
キーバリアを形成するための金属シリサイド膜はシリコ
ン薄膜に対し良好なダイオード特性を有しかつその抵抗
も充分に小さいので、同膜をそのまま配線として使用す
ることができ、リーク電流低減のためにシリコン薄膜を
薄く形成しても他に付加導電層を必要としない。
【００１１】本発明の好ましい一実施例では、ソースお
よびドレインが共にシリサイド膜で形成されている。す
なわち、ソースおよびドレインが共にショットキーバリ
アで区画されている。
よびドレインが共にシリサイド膜で形成されている。す
なわち、ソースおよびドレインが共にショットキーバリ
アで区画されている。
【００１２】リーク電流のみに着目すれば、シリコン薄
膜を薄くしかつショットキーバリアよりもＰＮ接合を用
いた方が好ましい。しかしながら、薄いシリコン膜は前
述のように異積度を低下させる。そこで、本発明の他の
実施例では、ソース・ドレインの一方（好ましくはソー
ス）のみがシリサイド膜で形成されていてショットキー
バリアで区画され、ソース・ドレインの他方（好ましく
はドレイン）はシリコン薄膜の中に同膜と反対導電型を
もって選択的に形成された不純物領域で構成されてＰＮ
接合で区画され、さらに当該不純物領域に接してシリサ
イド層が形成されている。このシリサイド層は不純物領
域との間にショットキーバリアを形成しない。
膜を薄くしかつショットキーバリアよりもＰＮ接合を用
いた方が好ましい。しかしながら、薄いシリコン膜は前
述のように異積度を低下させる。そこで、本発明の他の
実施例では、ソース・ドレインの一方（好ましくはソー
ス）のみがシリサイド膜で形成されていてショットキー
バリアで区画され、ソース・ドレインの他方（好ましく
はドレイン）はシリコン薄膜の中に同膜と反対導電型を
もって選択的に形成された不純物領域で構成されてＰＮ
接合で区画され、さらに当該不純物領域に接してシリサ
イド層が形成されている。このシリサイド層は不純物領
域との間にショットキーバリアを形成しない。
【００１３】かくして、本発明によれば、リーク電流が
小さくかつソース，ドレインの抵抗も小さいＴＦＴを有
する半導体装置が提供される。
小さくかつソース，ドレインの抵抗も小さいＴＦＴを有
する半導体装置が提供される。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳述
する。各実施例において同一構成部は同一番号で示し説
明の重複を避ける。また、各実施例における不純物導電
型や材料等を適宜変更できることは無論である。
する。各実施例において同一構成部は同一番号で示し説
明の重複を避ける。また、各実施例における不純物導電
型や材料等を適宜変更できることは無論である。
【００１５】図１は本発明の第１実施例を示す断面図で
ある。Ｐ型シリコン基板１０の表面に厚さ０．５μｍ程
度のフィールドシリコン酸化膜１１が形成されている。 酸化膜１１の表面には、ＴＦＴの基体としてのＮ型多結
晶シリコン膜１２が膜厚４００オングストロームで約１
×１０１５ｃｍ−３程度の不純物濃度で形成されている
。多結晶シリコン膜１２は、酸化膜１１上にまず非晶質
シリコン膜を形成し同膜のその後の熱処理による多結晶
化により形成される。本発明に従って、ソースおよびド
レイン領域としてチタンシリサイド膜１５および１６が
多結晶シリコン膜１２にこれとの間にショットキーバリ
ア１８および１９をそれぞれ形成して選択的に設けられ
ている。チタンシリサイド膜１５，１６はチタン層を多
結晶シリコン膜１２に選択的に形成し、その後熱処理す
ることによって形成される。かくして、ソース１５およ
びドレイン１６はショットキーバリア１８，１９により
それぞれ区画される。ソース１５とドレイン１６間の多
結晶シリコン層１２上には、約３００オングストローム
厚のゲート酸化膜１３を介して１×１０２０ｃｍ−３程
度の不純物濃度を有するＮ型多結晶シリコンゲート電極
１４が形成されている。ゲート電極１４上にはこれとオ
ーミック接触を提供するチタンシリサイド膜１７が形成
されている。
ある。Ｐ型シリコン基板１０の表面に厚さ０．５μｍ程
度のフィールドシリコン酸化膜１１が形成されている。 酸化膜１１の表面には、ＴＦＴの基体としてのＮ型多結
晶シリコン膜１２が膜厚４００オングストロームで約１
×１０１５ｃｍ−３程度の不純物濃度で形成されている
。多結晶シリコン膜１２は、酸化膜１１上にまず非晶質
シリコン膜を形成し同膜のその後の熱処理による多結晶
化により形成される。本発明に従って、ソースおよびド
レイン領域としてチタンシリサイド膜１５および１６が
多結晶シリコン膜１２にこれとの間にショットキーバリ
ア１８および１９をそれぞれ形成して選択的に設けられ
ている。チタンシリサイド膜１５，１６はチタン層を多
結晶シリコン膜１２に選択的に形成し、その後熱処理す
ることによって形成される。かくして、ソース１５およ
びドレイン１６はショットキーバリア１８，１９により
それぞれ区画される。ソース１５とドレイン１６間の多
結晶シリコン層１２上には、約３００オングストローム
厚のゲート酸化膜１３を介して１×１０２０ｃｍ−３程
度の不純物濃度を有するＮ型多結晶シリコンゲート電極
１４が形成されている。ゲート電極１４上にはこれとオ
ーミック接触を提供するチタンシリサイド膜１７が形成
されている。
【００１６】かかる構成によれば、シリサイド膜１５，
１６をそれぞれソース，ドレインとしてＴＦＴが構成さ
れる。ソース１５，ドレイン１６のショットキーバリア
１８，１９は良好なダイオード特性を有し、また、ＴＦ
Ｔの基体領域としてのシリコン膜１４が薄く形成されて
いるので、充分に小さいリーク電流特性を得ることがで
きる。しかも、チタンシリサイド膜１５，１６の層抵抗
は５Ω／□程度であって充分に小さいので、そのまま電
圧、信号供給用の配線として使用できる。
１６をそれぞれソース，ドレインとしてＴＦＴが構成さ
れる。ソース１５，ドレイン１６のショットキーバリア
１８，１９は良好なダイオード特性を有し、また、ＴＦ
Ｔの基体領域としてのシリコン膜１４が薄く形成されて
いるので、充分に小さいリーク電流特性を得ることがで
きる。しかも、チタンシリサイド膜１５，１６の層抵抗
は５Ω／□程度であって充分に小さいので、そのまま電
圧、信号供給用の配線として使用できる。
【００１７】シリサイド膜１５，１６，１７のためのチ
タン以外に、白金，タングステン，モリブデン等シリコ
ンとショットキーバリアを形成する金属を用いることが
できる。
タン以外に、白金，タングステン，モリブデン等シリコ
ンとショットキーバリアを形成する金属を用いることが
できる。
【００１８】ＴＦＴのリーク電流はＰＮ接合の利用によ
りさらに小さくできる。すなわち、図２に本発明の第２
実施例と示すように、ドレイン側にＰ型領域２０が形成
され、基体領域１２との間にＰＮ接合２２が形成されて
いる。かくして、本実施例ではドレインが不純物領域２
０として形成されている。この領域２０は１×１０１３
ｃｍ２ のドーズ量をもってイオン注入で形成されるの
で、高ドーズ量注入に比してはるかに制御性，作業性が
向上される。ドレイン領域２０の表面部にはチタンシリ
サイド膜２１が形成され、領域２０との間にオーミック
接触している。
りさらに小さくできる。すなわち、図２に本発明の第２
実施例と示すように、ドレイン側にＰ型領域２０が形成
され、基体領域１２との間にＰＮ接合２２が形成されて
いる。かくして、本実施例ではドレインが不純物領域２
０として形成されている。この領域２０は１×１０１３
ｃｍ２ のドーズ量をもってイオン注入で形成されるの
で、高ドーズ量注入に比してはるかに制御性，作業性が
向上される。ドレイン領域２０の表面部にはチタンシリ
サイド膜２１が形成され、領域２０との間にオーミック
接触している。
【００１９】リーク電流の低減はショットキーバリアの
面積を小さくすることによっても達成できる。すなわち
、図３に第３実施例として示すように、ソース，ドレイ
ンとしてのチタンシリサイド膜３０，３１はフィールド
酸化膜１１に到達するように形成されている。したがっ
て、基体領域１２はゲート電極１４の直下のみとなり、
ショットキーバリア３５，３６の面積が小さくなってリ
ーク電流が低減される。
面積を小さくすることによっても達成できる。すなわち
、図３に第３実施例として示すように、ソース，ドレイ
ンとしてのチタンシリサイド膜３０，３１はフィールド
酸化膜１１に到達するように形成されている。したがっ
て、基体領域１２はゲート電極１４の直下のみとなり、
ショットキーバリア３５，３６の面積が小さくなってリ
ーク電流が低減される。
【００２０】図７および図８に本実施例によるＴＦＴの
ドレイン電流特性およびリーク電流特性を示す。チャン
ネル長Ｌおよび幅Ｗはそれぞれ１．０μｍ，０．８μｍ
である。ドレイン電流のオン／オフ化は５桁を示し、リ
ーク電流は１０−１３ （Ａ）程度という優れた特性が
実現された。
ドレイン電流特性およびリーク電流特性を示す。チャン
ネル長Ｌおよび幅Ｗはそれぞれ１．０μｍ，０．８μｍ
である。ドレイン電流のオン／オフ化は５桁を示し、リ
ーク電流は１０−１３ （Ａ）程度という優れた特性が
実現された。
【００２１】図４に第４実施例を示す。本実施例は、図
２と図３によるリーク電流低減のための構成を合わせも
ったものである。すなわち、図３のシリサイド膜３１の
代わりにＰ型領域４０が形成されていて基体領域１２と
間にＰＮ接合を形成している。さらに、Ｐ型領域４０と
オーミック接触４３を形成してチタンシリサイド膜４２
が形成されている。この構成では、リーク電流はさらに
小さくなり、前述と同一条件下で５×１０−１４ （Ａ
）のリーク電流が実現できた。
２と図３によるリーク電流低減のための構成を合わせも
ったものである。すなわち、図３のシリサイド膜３１の
代わりにＰ型領域４０が形成されていて基体領域１２と
間にＰＮ接合を形成している。さらに、Ｐ型領域４０と
オーミック接触４３を形成してチタンシリサイド膜４２
が形成されている。この構成では、リーク電流はさらに
小さくなり、前述と同一条件下で５×１０−１４ （Ａ
）のリーク電流が実現できた。
【００２２】以上の実施例では所謂トップゲートとして
ゲート電極１４を基体領域１２の上部に形成しているが
、ボトムゲート構造も実現できる。すなわち、図５に第
５実施例と示すように、フィールド酸化膜１１上にＮ型
多結晶シリコンゲート電極６０が選択的に形成され、そ
の表面はゲート酸化膜６１で覆われている。Ｎ型多結晶
シリコン膜による基体領域１２はゲート酸化膜６１上に
形成され、ショットキーバリア６７，６８をもってソー
スとしてチタンシリサイド膜６５，ドレインとしてのチ
タンシリサイド膜６６がそれぞれ形成されている。本実
施例においても、図７，図８とほぼ同一の特性が得らえ
た。
ゲート電極１４を基体領域１２の上部に形成しているが
、ボトムゲート構造も実現できる。すなわち、図５に第
５実施例と示すように、フィールド酸化膜１１上にＮ型
多結晶シリコンゲート電極６０が選択的に形成され、そ
の表面はゲート酸化膜６１で覆われている。Ｎ型多結晶
シリコン膜による基体領域１２はゲート酸化膜６１上に
形成され、ショットキーバリア６７，６８をもってソー
スとしてチタンシリサイド膜６５，ドレインとしてのチ
タンシリサイド膜６６がそれぞれ形成されている。本実
施例においても、図７，図８とほぼ同一の特性が得らえ
た。
【００２３】図６は第６実施例を示し、図４の実施例の
構成をボトムゲートに適用したものである。すなわち、
基体領域１２との間でＰＮ接合７１を形成してＰ型領域
７０が形成されている。チタンシリサイド層７２はＰ型
領域７０とオーミック接触７３を構成する。これによっ
て、リーク電流はさらに低減する。
構成をボトムゲートに適用したものである。すなわち、
基体領域１２との間でＰＮ接合７１を形成してＰ型領域
７０が形成されている。チタンシリサイド層７２はＰ型
領域７０とオーミック接触７３を構成する。これによっ
て、リーク電流はさらに低減する。
【００２４】図９を参照すると、Ｎチャンネル型ＭＩＳ
トランジスタＱＭ１とＰチャンネル型ＴＦＴＱＴ１によ
るインバータが第７実施例として示されている。本実施
例で用いたＴＦＴは図１の第１実施例のものと同一であ
るので、その説明は省略する。ただし、ＴＦＴの基体領
域としての多結晶シリコン層１２はフィールド酸化膜１
１上を延在形成されてトランジスタＱＭ１のドレイン領
域９０に接触している。また、ドレインとしてのチタン
シリサイド層１６もシリコン層１２とショットキーバリ
アを形成して延在形成され、ドレイン領域９０に接触し
ている。ドレイン領域９０は高濃度であるので、シリサ
イド層１６はオーミック接触を形成する。チタンシリサ
イド層１６は、さらに本インバータの出力配線として、
図示しない他の論理ゲートに接続されるように延在形成
されている。ＴＦＴＱＴ１のソースとしてのシリサイド
層１５には、本実施例ではアルミニウム配線９７により
、供電されているが、シリサイド層１５を直接供電ライ
ンとてもよい。
トランジスタＱＭ１とＰチャンネル型ＴＦＴＱＴ１によ
るインバータが第７実施例として示されている。本実施
例で用いたＴＦＴは図１の第１実施例のものと同一であ
るので、その説明は省略する。ただし、ＴＦＴの基体領
域としての多結晶シリコン層１２はフィールド酸化膜１
１上を延在形成されてトランジスタＱＭ１のドレイン領
域９０に接触している。また、ドレインとしてのチタン
シリサイド層１６もシリコン層１２とショットキーバリ
アを形成して延在形成され、ドレイン領域９０に接触し
ている。ドレイン領域９０は高濃度であるので、シリサ
イド層１６はオーミック接触を形成する。チタンシリサ
イド層１６は、さらに本インバータの出力配線として、
図示しない他の論理ゲートに接続されるように延在形成
されている。ＴＦＴＱＴ１のソースとしてのシリサイド
層１５には、本実施例ではアルミニウム配線９７により
、供電されているが、シリサイド層１５を直接供電ライ
ンとてもよい。
【００２５】トランジスタＱＭ１のドレイン領域９０お
よびソース領域９１はシリコン基板１０に選択的に形成
され、それらの間の基板上にはゲート酸化膜９２を介し
てＮ型多結晶シリコンゲート電極９３が形成されている
。その上にはチタンシリサイド層９４がオーミック接触
している。ソース領域９５の表面にもチタンシリサイド
層９５がオーミック接触して形成され、アルミニウム配
線により接地電位が与えられている。なお、９８は層間
絶縁層としてのＢＰＳＧである。
よびソース領域９１はシリコン基板１０に選択的に形成
され、それらの間の基板上にはゲート酸化膜９２を介し
てＮ型多結晶シリコンゲート電極９３が形成されている
。その上にはチタンシリサイド層９４がオーミック接触
している。ソース領域９５の表面にもチタンシリサイド
層９５がオーミック接触して形成され、アルミニウム配
線により接地電位が与えられている。なお、９８は層間
絶縁層としてのＢＰＳＧである。
【００２６】ＴＦＴＱＴ１のゲート電極１４とトランジ
スタＱＭ１のゲート電極９３とは共通接続され、反転す
べき入力信号が供給される。かくして、本インバータは
、両方ともがＭＩＳトランジスタとして形成された通常
のＣＭＯＳインバータと同等に動作する。
スタＱＭ１のゲート電極９３とは共通接続され、反転す
べき入力信号が供給される。かくして、本インバータは
、両方ともがＭＩＳトランジスタとして形成された通常
のＣＭＯＳインバータと同等に動作する。
【００２７】ＴＦＴＱ１として図１で示したもの以外に
図２から図６に示したＴＦＴのいずれも用いることがで
きる。例として図５に示したＴＦＴを用いたインバータ
を第８実施例として図１０に示す。すなわち、図５のＴ
ＦＴＱＴ２のドレインシリサイド膜６６はフィールド酸
化膜１１を延在形成されてＭＩＳトランジスタＱＭ２の
ドレイン領域１０１にオーミック接触をもって接続され
ている。シリサイド膜６６はさらにインバータの出力配
線として導出されている。トランジスタＱＭ２のドレイ
ン領域１０１とソース領域１０２との間の基板１０上に
はゲート酸化膜１０５を介してＮ型多結晶シリコンゲー
ト電極１０４が形成され、同電極１０４はＴＦＴＱＴ２
のゲート電極６０に共通接続され反転すべき信号を受け
る。本実施例では、接地用配線９６はソース領域１０２
に直接接続されているが、シリサイド層を介在してもよ
い。
図２から図６に示したＴＦＴのいずれも用いることがで
きる。例として図５に示したＴＦＴを用いたインバータ
を第８実施例として図１０に示す。すなわち、図５のＴ
ＦＴＱＴ２のドレインシリサイド膜６６はフィールド酸
化膜１１を延在形成されてＭＩＳトランジスタＱＭ２の
ドレイン領域１０１にオーミック接触をもって接続され
ている。シリサイド膜６６はさらにインバータの出力配
線として導出されている。トランジスタＱＭ２のドレイ
ン領域１０１とソース領域１０２との間の基板１０上に
はゲート酸化膜１０５を介してＮ型多結晶シリコンゲー
ト電極１０４が形成され、同電極１０４はＴＦＴＱＴ２
のゲート電極６０に共通接続され反転すべき信号を受け
る。本実施例では、接地用配線９６はソース領域１０２
に直接接続されているが、シリサイド層を介在してもよ
い。
【００２８】このように、図９，図１０のインバータで
は、シリサイド層１６をＴＦＴのドレインとするととも
に、その層抵抗が小さいことからＭＩＳトランジスタの
ドレインへの配線としても使用しており、低リーク電流
特性であって占有面積が非常に小さい相補型インバータ
が提供される。
は、シリサイド層１６をＴＦＴのドレインとするととも
に、その層抵抗が小さいことからＭＩＳトランジスタの
ドレインへの配線としても使用しており、低リーク電流
特性であって占有面積が非常に小さい相補型インバータ
が提供される。
【００２９】ところで、ＳＲＡＭセルは、図１１（Ａ）
に示すように、夫々がＰおよびＮチャンネルトランジス
タでなる二つのインバータ（ＱＴ１１，ＱＭ１１），（
ＱＴ１２，ＱＭ１２）と二つのトランスファゲートトラ
ンジスタＱＭ１３，ＱＭ１４とで構成される。したがっ
て、図９，図１０に示したインバータを用いてＳＲＡＭ
セルを構成することができる。しかしながら、これらの
構成では、ＴＦＴとＭＩＳトランジスタとが平面的に離
されて形成されているので、セル面積の縮少化に関し改
良の余地がある。
に示すように、夫々がＰおよびＮチャンネルトランジス
タでなる二つのインバータ（ＱＴ１１，ＱＭ１１），（
ＱＴ１２，ＱＭ１２）と二つのトランスファゲートトラ
ンジスタＱＭ１３，ＱＭ１４とで構成される。したがっ
て、図９，図１０に示したインバータを用いてＳＲＡＭ
セルを構成することができる。しかしながら、これらの
構成では、ＴＦＴとＭＩＳトランジスタとが平面的に離
されて形成されているので、セル面積の縮少化に関し改
良の余地がある。
【００３０】そこで、セル面積をより小さくしたＳＲＡ
Ｍセルを第９実施例として図１１に示す。なお、図１１
（Ｂ）はセルの平面図であり、（Ｃ）は（Ｂ）のＩ−Ｉ
′線に沿った断面図である。
Ｍセルを第９実施例として図１１に示す。なお、図１１
（Ｂ）はセルの平面図であり、（Ｃ）は（Ｂ）のＩ−Ｉ
′線に沿った断面図である。
【００３１】本ＳＲＡＭセルでは、Ｐチャンネルトラン
ジスタＱＴ１１，ＱＴ１２をＴＦＴで構成し、Ｎチャン
ネルトランジスタＱＭ１１−ＱＭ１４をＭＩＳトランジ
スタで構成している。さらに、ＴＦＴとして、図５のボ
トムゲート型を用いることにより、ＴＦＴＱＴ１１，Ｑ
Ｔ１２のゲートをそれぞれトランジスタＱＭ１１，ＱＭ
１２のゲートと兼ねている。すなわち、図１１（Ｃ）か
らわかるように、トランジスタＱＭ１２は、ソース領域
１２２およびドレイン領域１２１間の基板１０上にゲー
ト酸化膜１２３を介してゲート電極１２６を有する。ゲ
ート電極１２６はＮ型多結晶シリコン層１２４とその上
に形成された、タングステンシリサイド層１２５とを有
する。ゲート電極１２６上にシリコン酸化膜１３０を介
してＴＦＴＱＴ１２の基体領域１２７が形成されており
、同領域との間でショッキバリアを形成してソース用チ
タンシリサイド膜１２８およびドレイン用チタンシリサ
イド膜１２９が設けられている。シリサイド膜１２８は
、電源線１１５として電源を受けるとともに、ＴＦＴＱ
Ｔ１１のソースとしても働くように延在形成されている
。ドレインシリサイド１２９はトランジスタＱＭ１１の
ゲート電極１３３（ＱＭ１２のゲート電極１２６と同様
に多結晶シリコン１３１およびタングステンシリサイド
１３２からなる）に接続され、ゲート電極１３３はトラ
ンジスタＱＭ１２のドレイン領域１２１に接続されてい
る。ゲート電極１３３はさらにトランスファゲートトラ
ンジスタＱＭ１４に接続されている（図１１Ｂ参照）。 トランジスタＱＭ１２のソース領域１２２はグランド配
線用チタンシリサイド層１１６に接続されており、トラ
ンジスタＱＭ１１のソース領域１３８もシリサイド層１
１６に接続されている。トランジスタＱＭ１１，ＴＦＴ
ＱＴ１１の構造は図１１（Ｃ）と同様であるので省略す
る。
ジスタＱＴ１１，ＱＴ１２をＴＦＴで構成し、Ｎチャン
ネルトランジスタＱＭ１１−ＱＭ１４をＭＩＳトランジ
スタで構成している。さらに、ＴＦＴとして、図５のボ
トムゲート型を用いることにより、ＴＦＴＱＴ１１，Ｑ
Ｔ１２のゲートをそれぞれトランジスタＱＭ１１，ＱＭ
１２のゲートと兼ねている。すなわち、図１１（Ｃ）か
らわかるように、トランジスタＱＭ１２は、ソース領域
１２２およびドレイン領域１２１間の基板１０上にゲー
ト酸化膜１２３を介してゲート電極１２６を有する。ゲ
ート電極１２６はＮ型多結晶シリコン層１２４とその上
に形成された、タングステンシリサイド層１２５とを有
する。ゲート電極１２６上にシリコン酸化膜１３０を介
してＴＦＴＱＴ１２の基体領域１２７が形成されており
、同領域との間でショッキバリアを形成してソース用チ
タンシリサイド膜１２８およびドレイン用チタンシリサ
イド膜１２９が設けられている。シリサイド膜１２８は
、電源線１１５として電源を受けるとともに、ＴＦＴＱ
Ｔ１１のソースとしても働くように延在形成されている
。ドレインシリサイド１２９はトランジスタＱＭ１１の
ゲート電極１３３（ＱＭ１２のゲート電極１２６と同様
に多結晶シリコン１３１およびタングステンシリサイド
１３２からなる）に接続され、ゲート電極１３３はトラ
ンジスタＱＭ１２のドレイン領域１２１に接続されてい
る。ゲート電極１３３はさらにトランスファゲートトラ
ンジスタＱＭ１４に接続されている（図１１Ｂ参照）。 トランジスタＱＭ１２のソース領域１２２はグランド配
線用チタンシリサイド層１１６に接続されており、トラ
ンジスタＱＭ１１のソース領域１３８もシリサイド層１
１６に接続されている。トランジスタＱＭ１１，ＴＦＴ
ＱＴ１１の構造は図１１（Ｃ）と同様であるので省略す
る。
【００３２】このように、本実施例によるＳＲＡＭセル
は、ＴＦＴを負荷素子と使用するもリーク電流が小さく
て良好なデータ保持特性を有し、しかもセル面積が非常
に小さくて高記憶容量をもったＳＲＡＭが提供される。
は、ＴＦＴを負荷素子と使用するもリーク電流が小さく
て良好なデータ保持特性を有し、しかもセル面積が非常
に小さくて高記憶容量をもったＳＲＡＭが提供される。
【００３３】
【発明の効果】以上のとおり、本発明によれば、リーク
電流が小さくかつソース，ドレインの抵抗も小さいＴＦ
Ｔが小さな素子面積をもって提供され、同ＴＦＴを用い
た集積回路装置の特性を向上するとともに集積密度も向
上できる。
電流が小さくかつソース，ドレインの抵抗も小さいＴＦ
Ｔが小さな素子面積をもって提供され、同ＴＦＴを用い
た集積回路装置の特性を向上するとともに集積密度も向
上できる。
【図１】本発明の第１実施例を示す断面図である。
【図２】本発明の第２実施例を示す断面図である。
【図３】本発明の第３実施例を示す断面図である。
【図４】本発明の第４実施例を示す断面図である。
【図５】本発明の第５実施例を示す断面図である。
【図６】本発明の第６実施例を示す断面図である。
【図７】第３，第５実施例によるＴＦＴのドレイン電流
特性グラフである。
特性グラフである。
【図８】第３，第５実施例によるＴＦＴのリーク電流特
性グラフである。
性グラフである。
【図９】本発明の第７実施例を示す断面図である。
【図１０】本発明の第８実施例を示す断面図である。
【図１１】本発明の第９実施例を示すＳＲＡＭセルであ
り、（Ａ）はその等価回路図、（Ｂ）は平面図、そして
（Ｃ）は（Ｂ）のＩ−Ｉ′線に沿った断面図である。
り、（Ａ）はその等価回路図、（Ｂ）は平面図、そして
（Ｃ）は（Ｂ）のＩ−Ｉ′線に沿った断面図である。
Claims (9)
- 【請求項１】 絶縁層上に形成されたシリコン薄膜と
、このシリコン薄膜の少なくとも一部を基体領域として
当該基体領域にチャンネルを形成すべく設けられたゲー
トと、前記シリコン薄膜との間にショットキーバリアを
形成するシリサイド膜とを有する薄膜トランジスタを含
み、前記薄膜トランジスタのソースおよびドレインの少
なくとも一方と前記基体領域との間の接合を前記ショッ
トキーバリアで構成することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、
前記ソースおよびドレインは両方とも前記基体領域との
間に前記ショットキーバリアを形成することを特徴とす
る半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、
前記基体領域との間にＰＮ接合を形成する不純物領域と
当該不純物領域にオーミック接触する他のシリサイド膜
とをさらに有し、前記ソースおよびドレインの一方は前
記基体領域との間に前記ショットキーバリアを形成し、
前記ソースおよびドレインの他方は前記不純物領域を含
んで前記基体領域との間に前記ＰＮ接合を形成すること
を特徴とする半導体装置。 - 【請求項４】 請求項２記載の半導体装置において、
前記ショットキーバリアは前記絶縁層に達していること
を特徴とする半導体装置。 - 【請求項５】 請求項３記載の半導体装置において、
前記ショットキーバリアおよび前記ＰＮ接合は共に前記
絶縁層に達していることを特徴とする半導体装置。 - 【請求項６】 同一の半導体基板上に形成された薄膜
トランジスタと絶縁ゲートトランジスタとを含み、前記
薄膜トランジスタは、前記半導体基板を覆う絶縁層上に
形成されたシリコン薄膜と、このシリコン薄膜の少なく
とも一部を基体領域として当該基体領域にチャンネルを
形成すべく形成されたゲートと、前記基体領域との間に
ショットキーバリアを形成する第１のシリサイド膜でな
るソースと、第２のシリサイド膜を有するドレインとを
備え、前記絶縁ゲートトランジスタは、前記半導体基板
に選択的に形成された不純物領域でなるソースおよびド
レインとこれらソースおよびドレイン間の基板上にゲー
ト絶縁膜を介して形成されたゲートとを備え、前記第２
のシリサイド膜は延在形成されて前記絶縁ゲートトラン
ジスタの前記不純物領域にオーミック接触していること
を特徴とする半導体装置。 - 【請求項７】 請求項６記載の半導体装置において、
前記第２のシリサイド膜は前記基体領域との間にショッ
トキーバリアを形成することを特徴とする半導体装置。 - 【請求項８】 請求項６記載の半導体装置において、
前記薄膜トランジスタの前記ドレインは前記基体領域と
の間にＰＮ接合を形成する半導体領域をさらに有し、前
記第２のシリサイド膜は前記半導体領域にオーミック接
触していることを技術とする半導体装置。 - 【請求項９】 同一の半導体基板上に形成された絶縁
ゲートトランジスタと薄膜トランジスタとを含み、前記
絶縁ゲートトランジスタは前記半導体基板内に選択的に
形成されたソースおよびドレイン領域とこれらの間の基
板上に第１ゲート絶縁膜を介して形成されたゲート電極
とを備え、前記薄膜トランジスタは、前記ゲート電極上
に第２ゲート絶縁膜を介して形成され前記ゲート電極に
より制御されてチャネルを形成するシリコン薄膜と、こ
の薄膜との間にショットキーバリアを形成する第１のシ
リサイド膜でなるソースと、第２のシリサイド膜を有す
るドレインとを備え、前記第２のシリサイド膜は延在形
成されて前記絶縁ゲートトランジスタの前記ドレイン領
域にオーミック接触していることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3095278A JP2751658B2 (ja) | 1990-04-27 | 1991-04-25 | 半導体装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11239590 | 1990-04-27 | ||
| JP2-257745 | 1990-09-27 | ||
| JP2-112395 | 1990-09-27 | ||
| JP25774590 | 1990-09-27 | ||
| JP3095278A JP2751658B2 (ja) | 1990-04-27 | 1991-04-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04226081A true JPH04226081A (ja) | 1992-08-14 |
| JP2751658B2 JP2751658B2 (ja) | 1998-05-18 |
Family
ID=27307779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3095278A Expired - Fee Related JP2751658B2 (ja) | 1990-04-27 | 1991-04-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751658B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003524899A (ja) * | 2000-02-23 | 2003-08-19 | サントル・ナショナル・ドゥ・ラ・レシェルシュ・サイエンティフィーク | 高密度集積回路用ｍｏｓトランジスタ |
| JP2005535139A (ja) * | 2002-08-07 | 2005-11-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電界効果トランジスタ |
| US10032922B2 (en) | 2014-11-21 | 2018-07-24 | Samsung Display Co., Ltd. | Thin-film transistor with crystallized active layer, method of manufacturing the same, and organic light-emitting display device including the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181669A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | Ｍｏｓ型半導体装置 |
| JPS61129852A (ja) * | 1984-11-28 | 1986-06-17 | Seiko Epson Corp | 半導体装置 |
| JPS6370576A (ja) * | 1986-09-12 | 1988-03-30 | Komatsu Ltd | 薄膜トランジスタおよびその製造方法 |
| JPH01248555A (ja) * | 1988-03-29 | 1989-10-04 | Nec Corp | 半導体装置 |
-
1991
- 1991-04-25 JP JP3095278A patent/JP2751658B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181669A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | Ｍｏｓ型半導体装置 |
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| JPH01248555A (ja) * | 1988-03-29 | 1989-10-04 | Nec Corp | 半導体装置 |
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| JP2003524899A (ja) * | 2000-02-23 | 2003-08-19 | サントル・ナショナル・ドゥ・ラ・レシェルシュ・サイエンティフィーク | 高密度集積回路用ｍｏｓトランジスタ |
| JP2005535139A (ja) * | 2002-08-07 | 2005-11-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電界効果トランジスタ |
| JP4679146B2 (ja) * | 2002-08-07 | 2011-04-27 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電界効果トランジスタ |
| US10032922B2 (en) | 2014-11-21 | 2018-07-24 | Samsung Display Co., Ltd. | Thin-film transistor with crystallized active layer, method of manufacturing the same, and organic light-emitting display device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751658B2 (ja) | 1998-05-18 |
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