JP2003338749A - 振幅変換回路およびそれを用いた半導体装置 - Google Patents
振幅変換回路およびそれを用いた半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 230000000630 rising effect Effects 0.000 claims abstract 2
- 238000006243 chemical reaction Methods 0.000 claims description 36
- 230000000295 complement effect Effects 0.000 claims description 31
- 239000010409 thin film Substances 0.000 claims description 2
- 238000007599 discharging Methods 0.000 claims 3
- 238000000034 method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 32
- 230000004048 modification Effects 0.000 description 31
- 238000012986 modification Methods 0.000 description 31
- 239000004973 liquid crystal related substance Substances 0.000 description 16
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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Abstract
(57)【要約】
【課題】 入力トランジスタのしきい値電圧よりも入力
信号の振幅電圧が低い場合でも正常に動作する振幅変換
回路を提供する。 【解決手段】 このレベルシフタ３は、出力ノードＮ
５，Ｎ６のレベルをラッチするためのＰ型ＴＦＴ５，６
と、出力ノードＮ５，Ｎ６のレベルを設定するためのＮ
型ＴＦＴ７，８と、入力信号ＶＩの立下がりおよび立上
がりエッジに応答してＮ型ＴＦＴ７，８のしきい値電圧
ＶＴＮよりも高い電圧をそれぞれＮ型ＴＦＴ７，８のゲ
ート−ソース間に与えるためのＮ型ＴＦＴ９〜１４、キ
ャパシタ１５，１６および抵抗素子１７とを備える。し
たがって、入力信号ＶＩの振幅電圧（３Ｖ）がＮ型ＴＦ
Ｔ７，８のしきい値電圧ＶＴＮよりも低い場合でも正常
に動作する。
信号の振幅電圧が低い場合でも正常に動作する振幅変換
回路を提供する。 【解決手段】 このレベルシフタ３は、出力ノードＮ
５，Ｎ６のレベルをラッチするためのＰ型ＴＦＴ５，６
と、出力ノードＮ５，Ｎ６のレベルを設定するためのＮ
型ＴＦＴ７，８と、入力信号ＶＩの立下がりおよび立上
がりエッジに応答してＮ型ＴＦＴ７，８のしきい値電圧
ＶＴＮよりも高い電圧をそれぞれＮ型ＴＦＴ７，８のゲ
ート−ソース間に与えるためのＮ型ＴＦＴ９〜１４、キ
ャパシタ１５，１６および抵抗素子１７とを備える。し
たがって、入力信号ＶＩの振幅電圧（３Ｖ）がＮ型ＴＦ
Ｔ７，８のしきい値電圧ＶＴＮよりも低い場合でも正常
に動作する。
Description
【０００１】
【発明の属する技術分野】この発明は振幅変換回路およ
びそれを用いた半導体装置に関し、特に、信号の振幅を
変換するための振幅変換回路およびそれを用いた半導体
装置に関する。
びそれを用いた半導体装置に関し、特に、信号の振幅を
変換するための振幅変換回路およびそれを用いた半導体
装置に関する。
【０００２】
【従来の技術】図２７は、従来の携帯電話機の画像表示
に関連する部分の構成を示すブロック図である。
に関連する部分の構成を示すブロック図である。
【０００３】図２７において、この携帯電話機は、ＭＯ
ＳＴ（ＭＯＳトランジスタ）型集積回路である制御用Ｌ
ＳＩ７１と、ＭＯＳＴ型集積回路であるレベルシフタ７
２と、ＴＦＴ（薄膜トランジスタ）型集積回路である液
晶表示装置７３とを備える。
ＳＴ（ＭＯＳトランジスタ）型集積回路である制御用Ｌ
ＳＩ７１と、ＭＯＳＴ型集積回路であるレベルシフタ７
２と、ＴＦＴ（薄膜トランジスタ）型集積回路である液
晶表示装置７３とを備える。
【０００４】制御用ＬＳＩ７１は、液晶表示装置７３用
の制御信号を生成する。この制御信号の「Ｈ」レベルは
３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号
は実際には多数生成されるが、ここでは説明の簡単化の
ため制御信号は１つとする。レベルシフタ７２は、制御
用ＬＳＩ７１からの制御信号の論理レベルを変換して内
部制御信号を生成する。この内部制御信号の「Ｈ」レベ
ルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。
液晶表示装置７３は、レベルシフタ７２からの内部制御
信号に従って画像を表示する。
の制御信号を生成する。この制御信号の「Ｈ」レベルは
３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号
は実際には多数生成されるが、ここでは説明の簡単化の
ため制御信号は１つとする。レベルシフタ７２は、制御
用ＬＳＩ７１からの制御信号の論理レベルを変換して内
部制御信号を生成する。この内部制御信号の「Ｈ」レベ
ルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。
液晶表示装置７３は、レベルシフタ７２からの内部制御
信号に従って画像を表示する。
【０００５】図２８は、レベルシフタ７２の構成を示す
回路図である。図２８において、このレベルシフタ７２
は、ＰチャネルＭＯＳトランジスタ７４，７５およびＮ
チャネルＭＯＳトランジスタ７６，７７を含む。Ｐチャ
ネルＭＯＳトランジスタ７４，７５は、それぞれ電源電
位ＶＣＣ（７．５Ｖ）のノードＮ７１と出力ノードＮ７
４，Ｎ７５との間に接続され、それらのゲートはそれぞ
れ出力ノードＮ７５，Ｎ７４に接続される。Ｎチャネル
ＭＯＳトランジスタ７６，７７は、それぞれ出力ノード
Ｎ７４，７５と接地電位ＧＮＤのノードとの間に接続さ
れ、それらのゲートはそれぞれ入力信号ＶＩ，／ＶＩを
受ける。
回路図である。図２８において、このレベルシフタ７２
は、ＰチャネルＭＯＳトランジスタ７４，７５およびＮ
チャネルＭＯＳトランジスタ７６，７７を含む。Ｐチャ
ネルＭＯＳトランジスタ７４，７５は、それぞれ電源電
位ＶＣＣ（７．５Ｖ）のノードＮ７１と出力ノードＮ７
４，Ｎ７５との間に接続され、それらのゲートはそれぞ
れ出力ノードＮ７５，Ｎ７４に接続される。Ｎチャネル
ＭＯＳトランジスタ７６，７７は、それぞれ出力ノード
Ｎ７４，７５と接地電位ＧＮＤのノードとの間に接続さ
れ、それらのゲートはそれぞれ入力信号ＶＩ，／ＶＩを
受ける。
【０００６】今、入力信号ＶＩ，／ＶＩがそれぞれ
「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（３Ｖ）にさ
れ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル
（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされている
ものとする。このとき、ＭＯＳトランジスタ７４，７７
が導通し、ＭＯＳトランジスタ７５，７６が非導通にな
っている。
「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（３Ｖ）にさ
れ、出力信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル
（７．５Ｖ）および「Ｌ」レベル（０Ｖ）にされている
ものとする。このとき、ＭＯＳトランジスタ７４，７７
が導通し、ＭＯＳトランジスタ７５，７６が非導通にな
っている。
【０００７】この状態で、入力信号ＶＩが「Ｌ」レベル
（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられるとと
もに入力信号／ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」
レベル（０Ｖ）に立下げられると、まずＮチャネルＭＯ
Ｓトランジスタ７６が導通して出力ノードＮ７４の電位
が低下する。出力ノードＮ７４の電位が、電源電位ＶＣ
ＣからＰチャネルＭＯＳトランジスタ７５のしきい値電
圧の絶対値を減算した電位よりも低くなると、Ｐチャネ
ルＭＯＳトランジスタ７５が導通し始め、出力ノードＮ
７５の電位が上昇し始める。出力ノードＮ７５の電位が
上昇し始めると、ＰチャネルＭＯＳトランジスタ７４の
ソース−ゲート間の電圧が小さくなってＰチャネルＭＯ
Ｓトランジスタ７４の導通抵抗値が高くなり、出力ノー
ドＮ７４の電位がさらに低下する。したがって、回路は
正帰還的に動作し、出力ノードＶＯ，／ＶＯはそれぞれ
「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（７．５Ｖ）
になってレベル変換動作が完了する。
（０Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられるとと
もに入力信号／ＶＩが「Ｈ」レベル（３Ｖ）から「Ｌ」
レベル（０Ｖ）に立下げられると、まずＮチャネルＭＯ
Ｓトランジスタ７６が導通して出力ノードＮ７４の電位
が低下する。出力ノードＮ７４の電位が、電源電位ＶＣ
ＣからＰチャネルＭＯＳトランジスタ７５のしきい値電
圧の絶対値を減算した電位よりも低くなると、Ｐチャネ
ルＭＯＳトランジスタ７５が導通し始め、出力ノードＮ
７５の電位が上昇し始める。出力ノードＮ７５の電位が
上昇し始めると、ＰチャネルＭＯＳトランジスタ７４の
ソース−ゲート間の電圧が小さくなってＰチャネルＭＯ
Ｓトランジスタ７４の導通抵抗値が高くなり、出力ノー
ドＮ７４の電位がさらに低下する。したがって、回路は
正帰還的に動作し、出力ノードＶＯ，／ＶＯはそれぞれ
「Ｌ」レベル（０Ｖ）および「Ｈ」レベル（７．５Ｖ）
になってレベル変換動作が完了する。
【０００８】また、ＰチャネルＭＯＳトランジスタ７
４，７５のゲートの両方を１つの出力ノードＮ７４また
はＮ７５に接続したレベルシフタもある。このようなレ
ベルシフタは、たとえば特許文献１に開示されている。
４，７５のゲートの両方を１つの出力ノードＮ７４また
はＮ７５に接続したレベルシフタもある。このようなレ
ベルシフタは、たとえば特許文献１に開示されている。
【０００９】
【特許文献１】特開平１１−１４５８２１号公報
【００１０】
【発明が解決しようとする課題】このように、従来のレ
ベルシフタ７２では、入力信号ＶＩが「Ｌ」レベル（０
Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたことに応
じてＮチャネルＭＯＳトランジスタ７６が導通すること
が動作の前提となる。ＮチャネルＭＯＳトランジスタ７
６が導通するためには、ＮチャネルＭＯＳトランジスタ
７６のしきい値電位が入力信号ＶＩの「Ｈ」レベル（３
Ｖ）以下である必要がある。
ベルシフタ７２では、入力信号ＶＩが「Ｌ」レベル（０
Ｖ）から「Ｈ」レベル（３Ｖ）に立上げられたことに応
じてＮチャネルＭＯＳトランジスタ７６が導通すること
が動作の前提となる。ＮチャネルＭＯＳトランジスタ７
６が導通するためには、ＮチャネルＭＯＳトランジスタ
７６のしきい値電位が入力信号ＶＩの「Ｈ」レベル（３
Ｖ）以下である必要がある。
【００１１】一般的な半導体ＬＳＩではトランジスタの
しきい値電圧を３Ｖ以下にすることは容易であるが、液
晶表示装置に含まれている低温ポリシリコンＴＦＴはし
きい値電圧のばらつきが大きく、ＴＦＴのしきい値電圧
を３Ｖ以下にすることは困難である。このため、図２７
で示したように、高耐圧のＭＯＳトランジスタで構成さ
れたレベルシフタ７２を制御用ＬＳＩ７１と液晶表示装
置７３との間に設けて信号の論理レベルの変換を行なっ
ている。
しきい値電圧を３Ｖ以下にすることは容易であるが、液
晶表示装置に含まれている低温ポリシリコンＴＦＴはし
きい値電圧のばらつきが大きく、ＴＦＴのしきい値電圧
を３Ｖ以下にすることは困難である。このため、図２７
で示したように、高耐圧のＭＯＳトランジスタで構成さ
れたレベルシフタ７２を制御用ＬＳＩ７１と液晶表示装
置７３との間に設けて信号の論理レベルの変換を行なっ
ている。
【００１２】しかし、このようなレベルシフタ７２を設
けると、レベルシフタ７２のコストがシステムコストに
加算されることになり、システムコストの上昇を招く。
けると、レベルシフタ７２のコストがシステムコストに
加算されることになり、システムコストの上昇を招く。
【００１３】それゆえに、この発明の主たる目的は、入
力トランジスタのしきい値電圧よりも入力信号の振幅電
圧が低い場合でも正常に動作する振幅変換回路およびそ
れを用いた半導体装置を提供することである。
力トランジスタのしきい値電圧よりも入力信号の振幅電
圧が低い場合でも正常に動作する振幅変換回路およびそ
れを用いた半導体装置を提供することである。
【００１４】
【課題を解決するための手段】この発明に係る振幅変換
回路は、その振幅が第１の電圧である第１の信号を、そ
の振幅が第１の電圧よりも高い第２の電圧である第２の
信号に変換する振幅変換回路であって、それらの第１の
電極がともに第２の電圧を受け、それらの第２の電極が
第２の信号およびその相補信号を出力するための第１お
よび第２の出力ノードにそれぞれ接続され、それらの入
力電極がそれぞれ第２および第１の出力ノードに接続さ
れた第１の導電形式の第１および第２のトランジスタ
と、それらの第１の電極がそれぞれ第１および第２の出
力ノードに接続された第２の導電形式の第３および第４
のトランジスタと、第１の信号およびその相補信号によ
って駆動され、第１の信号の相補信号の前縁に応答して
第１の電圧よりも高い第３の電圧を第３のトランジスタ
の入力電極および第２の電極間に与えて第３のトランジ
スタを導通させ、第１の信号の相補信号の後縁に対応す
る第１の信号の前縁に応答して第３の電圧を第４のトラ
ンジスタの入力電極および第２の電極間に与えて第４の
トランジスタを導通させる駆動回路とを備えたものであ
る。
回路は、その振幅が第１の電圧である第１の信号を、そ
の振幅が第１の電圧よりも高い第２の電圧である第２の
信号に変換する振幅変換回路であって、それらの第１の
電極がともに第２の電圧を受け、それらの第２の電極が
第２の信号およびその相補信号を出力するための第１お
よび第２の出力ノードにそれぞれ接続され、それらの入
力電極がそれぞれ第２および第１の出力ノードに接続さ
れた第１の導電形式の第１および第２のトランジスタ
と、それらの第１の電極がそれぞれ第１および第２の出
力ノードに接続された第２の導電形式の第３および第４
のトランジスタと、第１の信号およびその相補信号によ
って駆動され、第１の信号の相補信号の前縁に応答して
第１の電圧よりも高い第３の電圧を第３のトランジスタ
の入力電極および第２の電極間に与えて第３のトランジ
スタを導通させ、第１の信号の相補信号の後縁に対応す
る第１の信号の前縁に応答して第３の電圧を第４のトラ
ンジスタの入力電極および第２の電極間に与えて第４の
トランジスタを導通させる駆動回路とを備えたものであ
る。
【００１５】この発明に係る他の振幅変換回路は、その
振幅が第１の電圧である第１の信号を、その振幅が第１
の電圧よりも高い第２の電圧である第２の信号に変換す
る振幅変換回路であって、それらの第１の電極がともに
第２の電圧を受け、それらの第２の電極が第２の信号お
よびその相補信号を出力するための第１および第２の出
力ノードにそれぞれ接続され、それらの入力電極がとも
に第２の出力ノードに接続された第１の導電形式の第１
および第２のトランジスタと、それらの第１の電極がそ
れぞれ第１および第２の出力ノードに接続された第２の
導電形式の第３および第４のトランジスタと、第１の信
号およびその相補信号によって駆動され、第１の信号の
相補信号の前縁に応答して第１の電圧よりも高い第３の
電圧を第３のトランジスタの入力電極および第２の電極
間に与えて第３のトランジスタを導通させ、第１の信号
の相補信号の後縁に対応する第１の信号の前縁に応答し
て第３の電圧を第４のトランジスタの入力電極および第
２の電極間に与えて第４のトランジスタを導通させる駆
動回路とを備えたものである。
振幅が第１の電圧である第１の信号を、その振幅が第１
の電圧よりも高い第２の電圧である第２の信号に変換す
る振幅変換回路であって、それらの第１の電極がともに
第２の電圧を受け、それらの第２の電極が第２の信号お
よびその相補信号を出力するための第１および第２の出
力ノードにそれぞれ接続され、それらの入力電極がとも
に第２の出力ノードに接続された第１の導電形式の第１
および第２のトランジスタと、それらの第１の電極がそ
れぞれ第１および第２の出力ノードに接続された第２の
導電形式の第３および第４のトランジスタと、第１の信
号およびその相補信号によって駆動され、第１の信号の
相補信号の前縁に応答して第１の電圧よりも高い第３の
電圧を第３のトランジスタの入力電極および第２の電極
間に与えて第３のトランジスタを導通させ、第１の信号
の相補信号の後縁に対応する第１の信号の前縁に応答し
て第３の電圧を第４のトランジスタの入力電極および第
２の電極間に与えて第４のトランジスタを導通させる駆
動回路とを備えたものである。
【００１６】
【発明の実施の形態】図１は、この発明の一実施の形態
による携帯電話機の画像表示に関連する部分の構成を示
すブロック図である。
による携帯電話機の画像表示に関連する部分の構成を示
すブロック図である。
【００１７】図１において、この携帯電話機は、ＭＯＳ
Ｔ型集積回路である制御用ＬＳＩ１と、ＴＦＴ型集積回
路である液晶表示装置２とを備え、液晶表示装置２はレ
ベルシフタ３および液晶表示部４を含む。
Ｔ型集積回路である制御用ＬＳＩ１と、ＴＦＴ型集積回
路である液晶表示装置２とを備え、液晶表示装置２はレ
ベルシフタ３および液晶表示部４を含む。
【００１８】制御用ＬＳＩ１は、液晶表示装置２用の制
御信号を出力する。この制御信号の「Ｈ」レベルは３Ｖ
であり、その「Ｌ」レベルは０Ｖである。制御信号は実
際には多数生成されるが、ここでは説明の簡単化のため
制御信号は１つとする。レベルシフタ３は、制御用ＬＳ
Ｉ１からの制御信号の論理レベルを変換して内部制御信
号を生成する。この内部制御信号の「Ｈ」レベルは７．
５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示
部４は、レベルシフタ３からの内部制御信号に従って画
像を表示する。
御信号を出力する。この制御信号の「Ｈ」レベルは３Ｖ
であり、その「Ｌ」レベルは０Ｖである。制御信号は実
際には多数生成されるが、ここでは説明の簡単化のため
制御信号は１つとする。レベルシフタ３は、制御用ＬＳ
Ｉ１からの制御信号の論理レベルを変換して内部制御信
号を生成する。この内部制御信号の「Ｈ」レベルは７．
５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示
部４は、レベルシフタ３からの内部制御信号に従って画
像を表示する。
【００１９】図２は、レベルシフタ３の構成を示す回路
図である。図２において、このレベルシフタ３は、Ｐ型
ＴＦＴ５，６、Ｎ型ＴＦＴ７〜１４、キャパシタ１５，
１６、および抵抗素子１７を含む。Ｐ型ＴＦＴ５，６
は、それぞれ電源電位ＶＣＣ（７．５Ｖ）のノードＮ１
と出力ノードＮ５，Ｎ６との間に接続され、それらのゲ
ートはそれぞれ出力ノードＮ６，Ｎ５に接続される。出
力ノードＮ５，Ｎ６に現われる信号は、それぞれ、この
レベルシフタ３の出力信号ＶＯ，／ＶＯとなる。Ｎ型Ｔ
ＦＴ７は、ノードＮ５とＮ７の間に接続され、そのゲー
トはノードＮ１１に接続される。Ｎ型ＴＦＴ８は、ノー
ドＮ６とＮ８の間に接続され、そのゲートはノードＮ１
３に接続される。ノードＮ７，Ｎ８には、それぞれ入力
信号ＶＩおよびその相補信号／ＶＩが与えられる。
図である。図２において、このレベルシフタ３は、Ｐ型
ＴＦＴ５，６、Ｎ型ＴＦＴ７〜１４、キャパシタ１５，
１６、および抵抗素子１７を含む。Ｐ型ＴＦＴ５，６
は、それぞれ電源電位ＶＣＣ（７．５Ｖ）のノードＮ１
と出力ノードＮ５，Ｎ６との間に接続され、それらのゲ
ートはそれぞれ出力ノードＮ６，Ｎ５に接続される。出
力ノードＮ５，Ｎ６に現われる信号は、それぞれ、この
レベルシフタ３の出力信号ＶＯ，／ＶＯとなる。Ｎ型Ｔ
ＦＴ７は、ノードＮ５とＮ７の間に接続され、そのゲー
トはノードＮ１１に接続される。Ｎ型ＴＦＴ８は、ノー
ドＮ６とＮ８の間に接続され、そのゲートはノードＮ１
３に接続される。ノードＮ７，Ｎ８には、それぞれ入力
信号ＶＩおよびその相補信号／ＶＩが与えられる。
【００２０】抵抗素子１７およびＮ型ＴＦＴ９，１０
は、電源電位ＶＣＣのノードＮ１と接地電位ＧＮＤのノ
ードとの間に直列接続される。Ｎ型ＴＦＴ９のゲートは
そのドレイン（ノードＮ９）に接続され、Ｎ型ＴＦＴ１
０のゲートはそのドレインに接続される。Ｎ型ＴＦＴ
９，１０の各々はダイオード素子を構成し、抵抗素子１
７およびＮ型ＴＦＴ９，１０は定電位発生回路を構成す
る。抵抗素子１７の抵抗値を十分に大きく設定し（たと
えば１００ＭΩ）、Ｎ型ＴＦＴ９，１０の導通抵抗値を
抵抗素子１７の抵抗値に比べて十分小さく設定すると、
ノードＮ９の電位Ｖ９はＶ９＝２ＶＴＮとなる。ここ
で、ＶＴＮは、Ｎ型ＴＦＴのしきい値電位である。
は、電源電位ＶＣＣのノードＮ１と接地電位ＧＮＤのノ
ードとの間に直列接続される。Ｎ型ＴＦＴ９のゲートは
そのドレイン（ノードＮ９）に接続され、Ｎ型ＴＦＴ１
０のゲートはそのドレインに接続される。Ｎ型ＴＦＴ
９，１０の各々はダイオード素子を構成し、抵抗素子１
７およびＮ型ＴＦＴ９，１０は定電位発生回路を構成す
る。抵抗素子１７の抵抗値を十分に大きく設定し（たと
えば１００ＭΩ）、Ｎ型ＴＦＴ９，１０の導通抵抗値を
抵抗素子１７の抵抗値に比べて十分小さく設定すると、
ノードＮ９の電位Ｖ９はＶ９＝２ＶＴＮとなる。ここ
で、ＶＴＮは、Ｎ型ＴＦＴのしきい値電位である。
【００２１】Ｎ型ＴＦＴ１１は、電源電位ＶＣＣのノー
ドＮ１とノードＮ１１との間に接続され、そのゲートは
ノードＮ９の電位Ｖ９を受ける。Ｎ型ＴＦＴ１２は、ノ
ードＮ１１とＮ１２との間に接続され、そのゲートはノ
ードＮ１１に接続される。Ｎ型ＴＦＴ１２は、ダイオー
ド素子を構成する。キャパシタ１５は、ノードＮ１１と
Ｎ１２の間に接続される。ノードＮ１２には、信号／Ｖ
Ｉが与えられる。
ドＮ１とノードＮ１１との間に接続され、そのゲートは
ノードＮ９の電位Ｖ９を受ける。Ｎ型ＴＦＴ１２は、ノ
ードＮ１１とＮ１２との間に接続され、そのゲートはノ
ードＮ１１に接続される。Ｎ型ＴＦＴ１２は、ダイオー
ド素子を構成する。キャパシタ１５は、ノードＮ１１と
Ｎ１２の間に接続される。ノードＮ１２には、信号／Ｖ
Ｉが与えられる。
【００２２】Ｎ型ＴＦＴ１３は、電源電位ＶＣＣのノー
ドＮ１とノードＮ１３との間に接続され、そのゲートは
ノードＮ９の電位Ｖ９を受ける。Ｎ型ＴＦＴ１４は、ノ
ードＮ１３とＮ１４との間に接続され、そのゲートはノ
ードＮ１３に接続される。Ｎ型ＴＦＴ１４は、ダイオー
ド素子を構成する。キャパシタ１６は、ノードＮ１３と
Ｎ１４の間に接続される。ノードＮ１４には、入力信号
ＶＩが与えられる。
ドＮ１とノードＮ１３との間に接続され、そのゲートは
ノードＮ９の電位Ｖ９を受ける。Ｎ型ＴＦＴ１４は、ノ
ードＮ１３とＮ１４との間に接続され、そのゲートはノ
ードＮ１３に接続される。Ｎ型ＴＦＴ１４は、ダイオー
ド素子を構成する。キャパシタ１６は、ノードＮ１３と
Ｎ１４の間に接続される。ノードＮ１４には、入力信号
ＶＩが与えられる。
【００２３】次に、このレベルシフタ３の動作について
説明する。今、入力信号ＶＩ，／ＶＩがそれぞれ３Ｖ，
０Ｖになっているものとすると、Ｎ型ＴＦＴ１１がソー
スフォロア動作することにより、ノードＮ１１の電位Ｖ
１１はＶ１１＝２ＶＴＮ−ＶＴＮ＝ＶＴＮとなる。ま
た、ダイオード接続されたＮ型ＴＦＴ１２のしきい値電
位はＶＴＮであるので、電源電位ＶＣＣのノードＮ１か
らノードＮ１２には電流はほとんど流れない。Ｎ型ＴＦ
Ｔ７のゲート電位はＶ１１＝ＶＴＮであり、そのソース
電位は３Ｖであるので、Ｎ型ＴＦＴ７は非導通になって
いる。キャパシタ１５は、しきい値電圧ＶＴＮに充電さ
れている。
説明する。今、入力信号ＶＩ，／ＶＩがそれぞれ３Ｖ，
０Ｖになっているものとすると、Ｎ型ＴＦＴ１１がソー
スフォロア動作することにより、ノードＮ１１の電位Ｖ
１１はＶ１１＝２ＶＴＮ−ＶＴＮ＝ＶＴＮとなる。ま
た、ダイオード接続されたＮ型ＴＦＴ１２のしきい値電
位はＶＴＮであるので、電源電位ＶＣＣのノードＮ１か
らノードＮ１２には電流はほとんど流れない。Ｎ型ＴＦ
Ｔ７のゲート電位はＶ１１＝ＶＴＮであり、そのソース
電位は３Ｖであるので、Ｎ型ＴＦＴ７は非導通になって
いる。キャパシタ１５は、しきい値電圧ＶＴＮに充電さ
れている。
【００２４】一方、後述のように、ノードＮ１３の電位
Ｖ１３はＶＴＮ以上に昇圧されており、ノードＮ８は０
Ｖにされているので、Ｎ型ＴＦＴ８が導通する。この結
果、出力ノードＮ６は入力ノードＮ８の電位（０Ｖ）に
なり、Ｐ型ＴＦＴ５が導通し、出力ノードＮ５は電源電
位ＶＣＣになる。これにより、Ｐ型ＴＦＴ６は非導通に
なり、電源電位ＶＣＣのノードＮ１と入力ノードＮ８と
の間に電流は流れない。
Ｖ１３はＶＴＮ以上に昇圧されており、ノードＮ８は０
Ｖにされているので、Ｎ型ＴＦＴ８が導通する。この結
果、出力ノードＮ６は入力ノードＮ８の電位（０Ｖ）に
なり、Ｐ型ＴＦＴ５が導通し、出力ノードＮ５は電源電
位ＶＣＣになる。これにより、Ｐ型ＴＦＴ６は非導通に
なり、電源電位ＶＣＣのノードＮ１と入力ノードＮ８と
の間に電流は流れない。
【００２５】次に、入力信号ＶＩが３Ｖから０Ｖに立下
げられるとともに入力信号／ＶＩが０Ｖから３Ｖに立上
げられると、入力信号／ＶＩの電位変化が容量結合によ
りキャパシタ１５を介してノードＮ１１に伝達され、ノ
ードＮ１１の電位Ｖ１１が昇圧される。キャパシタ１５
の容量値をノードＮ１１の寄生容量（図示せず）の容量
値よりも十分に大きくすると、出力ノードＮ１１の電位
Ｖ１１はＶ１１≒ＶＴＮ＋ΔＶＩ＝ＶＴＮ＋３Ｖとな
る。ただし、ΔＶＩは、入力信号ＶＩ，／ＶＩの振幅で
あり、３Ｖである。Ｎ型ＴＦＴ７のソース（ノードＮ
７）の電位は０Ｖとなっているので、Ｎ型ＴＦＴ７のゲ
ート−ソース間電圧はＶＴＮ＋３Ｖとなり、Ｎ型ＴＦＴ
７が導通する。この結果、出力ノードＮ５の電位は０Ｖ
となり、Ｐ型ＴＦＴ６が導通する。
げられるとともに入力信号／ＶＩが０Ｖから３Ｖに立上
げられると、入力信号／ＶＩの電位変化が容量結合によ
りキャパシタ１５を介してノードＮ１１に伝達され、ノ
ードＮ１１の電位Ｖ１１が昇圧される。キャパシタ１５
の容量値をノードＮ１１の寄生容量（図示せず）の容量
値よりも十分に大きくすると、出力ノードＮ１１の電位
Ｖ１１はＶ１１≒ＶＴＮ＋ΔＶＩ＝ＶＴＮ＋３Ｖとな
る。ただし、ΔＶＩは、入力信号ＶＩ，／ＶＩの振幅で
あり、３Ｖである。Ｎ型ＴＦＴ７のソース（ノードＮ
７）の電位は０Ｖとなっているので、Ｎ型ＴＦＴ７のゲ
ート−ソース間電圧はＶＴＮ＋３Ｖとなり、Ｎ型ＴＦＴ
７が導通する。この結果、出力ノードＮ５の電位は０Ｖ
となり、Ｐ型ＴＦＴ６が導通する。
【００２６】一方、入力信号ＶＩの３Ｖから０Ｖへの電
位変化が容量結合によりキャパシタ１６を介してノード
Ｎ１３に伝達され、ノードＮ１３の電位Ｖ１３が降圧さ
れる。入力信号ＶＩ，／ＶＩの変化サイクルが短い場合
は、降圧前のノードＮ１３の電位Ｖ１３はＶ１３＝ＶＴ
Ｎ＋３Ｖになっているので、降圧時のノードＮ１３の電
位Ｖ１３はＶ１３＝ＶＴＮ＋３Ｖ−３Ｖ＝ＶＴＮとな
る。入力信号ＶＩ，／ＶＩの変化サイクルが長い場合
は、ノードＮ１３の電位Ｖ１３は容量結合によって昇圧
された電位であるので、時間とともに低下していく。こ
のためノードＮ１３の電位Ｖ１３は入力信号ＶＩ，／Ｖ
Ｉの変化サイクルが短い場合の値ＶＴＮよりも低下分だ
け低くなるが、この場合、Ｎ型ＴＦＴ１３が導通し、ノ
ードＮ１３の電位Ｖ１３をＶＴＮに引上げる。
位変化が容量結合によりキャパシタ１６を介してノード
Ｎ１３に伝達され、ノードＮ１３の電位Ｖ１３が降圧さ
れる。入力信号ＶＩ，／ＶＩの変化サイクルが短い場合
は、降圧前のノードＮ１３の電位Ｖ１３はＶ１３＝ＶＴ
Ｎ＋３Ｖになっているので、降圧時のノードＮ１３の電
位Ｖ１３はＶ１３＝ＶＴＮ＋３Ｖ−３Ｖ＝ＶＴＮとな
る。入力信号ＶＩ，／ＶＩの変化サイクルが長い場合
は、ノードＮ１３の電位Ｖ１３は容量結合によって昇圧
された電位であるので、時間とともに低下していく。こ
のためノードＮ１３の電位Ｖ１３は入力信号ＶＩ，／Ｖ
Ｉの変化サイクルが短い場合の値ＶＴＮよりも低下分だ
け低くなるが、この場合、Ｎ型ＴＦＴ１３が導通し、ノ
ードＮ１３の電位Ｖ１３をＶＴＮに引上げる。
【００２７】以上のとおり、Ｎ型ＴＦＴ８のゲート電位
Ｖ１３はＶＴＮとなり、そのソース（ノードＮ８）の電
位は３Ｖとなるので、Ｎ型ＴＦＴ８は非導通になる。こ
の結果、出力ノードＮ６の電位は７．５Ｖになり、Ｐ型
ＴＦＴ５が非導通になる。このようにして、出力ノード
Ｎ５，Ｎ６はそれぞれ０Ｖ，７．５Ｖとなり、３Ｖから
７．５Ｖへの論理レベルの変換が行なわれたことにな
る。
Ｖ１３はＶＴＮとなり、そのソース（ノードＮ８）の電
位は３Ｖとなるので、Ｎ型ＴＦＴ８は非導通になる。こ
の結果、出力ノードＮ６の電位は７．５Ｖになり、Ｐ型
ＴＦＴ５が非導通になる。このようにして、出力ノード
Ｎ５，Ｎ６はそれぞれ０Ｖ，７．５Ｖとなり、３Ｖから
７．５Ｖへの論理レベルの変換が行なわれたことにな
る。
【００２８】この実施の形態では、入力信号ＶＩの立下
りエッジに応答して、Ｎ型ＴＦＴ７のしきい値電圧ＶＴ
Ｎに入力信号／ＶＩの振幅電圧（３Ｖ）を加算した電圧
ＶＴＮ＋３ＶをＮ型ＴＦＴ７のゲート−ソース間に与え
るので、入力信号／ＶＩの振幅電圧（３Ｖ）がＮ型ＴＦ
Ｔ７のしきい値電圧ＶＴＮよりも低い場合でもレベルシ
フタ３が正常に動作する。したがって、図１に示したよ
うに、レベルシフタ３と液晶表示部４を１つの液晶表示
装置２（ＴＦＴ型集積回路）にすることができる。よっ
て、レベルシフタ５２と液晶表示装置５３とを別個に設
ける必要があった従来に比べ、部品点数が少なくてす
み、システムコストが低くなる。
りエッジに応答して、Ｎ型ＴＦＴ７のしきい値電圧ＶＴ
Ｎに入力信号／ＶＩの振幅電圧（３Ｖ）を加算した電圧
ＶＴＮ＋３ＶをＮ型ＴＦＴ７のゲート−ソース間に与え
るので、入力信号／ＶＩの振幅電圧（３Ｖ）がＮ型ＴＦ
Ｔ７のしきい値電圧ＶＴＮよりも低い場合でもレベルシ
フタ３が正常に動作する。したがって、図１に示したよ
うに、レベルシフタ３と液晶表示部４を１つの液晶表示
装置２（ＴＦＴ型集積回路）にすることができる。よっ
て、レベルシフタ５２と液晶表示装置５３とを別個に設
ける必要があった従来に比べ、部品点数が少なくてす
み、システムコストが低くなる。
【００２９】また、動作の途中で過渡的に電源電流が流
れるが、抵抗素子１７およびＮ型ＴＦＴ９，１０以外に
は直流的な電流は流れない。抵抗素子１７の抵抗値は大
きな値に設定されており、微小電流しか流れないので、
レベルシフタ３の消費電力は極めて小さくなる。
れるが、抵抗素子１７およびＮ型ＴＦＴ９，１０以外に
は直流的な電流は流れない。抵抗素子１７の抵抗値は大
きな値に設定されており、微小電流しか流れないので、
レベルシフタ３の消費電力は極めて小さくなる。
【００３０】なお、この実施の形態では、ＴＦＴ５〜１
４を用いたが、ＴＦＴの代わりにＭＯＳトランジスタを
用いてもよい。この場合は、入力信号ＶＩ，／ＶＩの振
幅がＭＯＳトランジスタのしきい値電圧よりも小さい場
合でも動作する。
４を用いたが、ＴＦＴの代わりにＭＯＳトランジスタを
用いてもよい。この場合は、入力信号ＶＩ，／ＶＩの振
幅がＭＯＳトランジスタのしきい値電圧よりも小さい場
合でも動作する。
【００３１】また、この実施の形態では、絶縁ゲート型
電界効果トランジスタであるＴＦＴを用いたが、他の形
式の電界効果トランジスタを用いてもよいことはいうま
でもない。
電界効果トランジスタであるＴＦＴを用いたが、他の形
式の電界効果トランジスタを用いてもよいことはいうま
でもない。
【００３２】以下、この実施の形態の種々の変更例につ
いて説明する。図３のレベルシフタ２０では、Ｎ型ＴＦ
Ｔ１２，１４のソースが接地される。この変更例では、
Ｎ型ＴＦＴ１２，１４の電流を入力ノードＮ１２，Ｎ１
４に流さずに接地電位ＧＮＤのノードに流すので、入力
信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
いて説明する。図３のレベルシフタ２０では、Ｎ型ＴＦ
Ｔ１２，１４のソースが接地される。この変更例では、
Ｎ型ＴＦＴ１２，１４の電流を入力ノードＮ１２，Ｎ１
４に流さずに接地電位ＧＮＤのノードに流すので、入力
信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００３３】図４のレベルシフタ２１では、Ｐ型ＴＦＴ
５，６のソースに電源電位ＶＣＣ（７．５Ｖ）が与えら
れ、Ｎ型ＴＦＴ１１のドレインには電源電位ＶＣＣと異
なる正の電源電位ＶＣＣ′が与えられ、抵抗素子１７の
一方電極（ノードＮ９に接続されていない方の電極）に
は電源電位ＶＣＣ，ＶＣＣ′と異なる電源電位ＶＣＣ″
が与えられる。この変更例では、たとえば電源電位ＶＣ
Ｃのノードに生じたノイズによってノードＮ９，Ｎ１
１，Ｎ１３の電位Ｖ９，Ｖ１１，Ｖ１３が変動するのを
防止することができる。
５，６のソースに電源電位ＶＣＣ（７．５Ｖ）が与えら
れ、Ｎ型ＴＦＴ１１のドレインには電源電位ＶＣＣと異
なる正の電源電位ＶＣＣ′が与えられ、抵抗素子１７の
一方電極（ノードＮ９に接続されていない方の電極）に
は電源電位ＶＣＣ，ＶＣＣ′と異なる電源電位ＶＣＣ″
が与えられる。この変更例では、たとえば電源電位ＶＣ
Ｃのノードに生じたノイズによってノードＮ９，Ｎ１
１，Ｎ１３の電位Ｖ９，Ｖ１１，Ｖ１３が変動するのを
防止することができる。
【００３４】図５のレベルシフタ２２では、抵抗素子１
７がＰ型ＴＦＴ２３で構成される。すなわち、Ｐ型ＴＦ
Ｔ２３は、電源電位ＶＣＣのノードＮ１とノードＮ９と
の間に接続され、そのゲートは接地電位ＧＮＤのノード
に接続される。ＴＦＴで構成された抵抗素子の単位面積
当りの抵抗値は、拡散層で構成された抵抗素子の単位面
積当りの抵抗値よりも大きくなる。したがって、この変
更例では、抵抗素子の占有面積を小さくすることができ
る。なお、そのゲートが電源電位ＶＣＣを受けるＮ型Ｔ
ＦＴで抵抗素子１７を構成しても同じ効果が得られる。
７がＰ型ＴＦＴ２３で構成される。すなわち、Ｐ型ＴＦ
Ｔ２３は、電源電位ＶＣＣのノードＮ１とノードＮ９と
の間に接続され、そのゲートは接地電位ＧＮＤのノード
に接続される。ＴＦＴで構成された抵抗素子の単位面積
当りの抵抗値は、拡散層で構成された抵抗素子の単位面
積当りの抵抗値よりも大きくなる。したがって、この変
更例では、抵抗素子の占有面積を小さくすることができ
る。なお、そのゲートが電源電位ＶＣＣを受けるＮ型Ｔ
ＦＴで抵抗素子１７を構成しても同じ効果が得られる。
【００３５】図６のレベルシフタ２４では、Ｎ型ＴＦＴ
２５，２６が追加される。Ｎ型ＴＦＴ２５は、ノードＮ
５とＮ７の間に接続され、そのゲートはノードＮ６に接
続される。Ｎ型ＴＦＴ２６は、ノードＮ６とＮ８の間に
接続され、そのゲートはノードＮ５に接続される。入力
信号ＶＩ，／ＶＩのそれぞれが「Ｈ」レベルおよび
「Ｌ」レベルになって出力信号ＶＯ，／ＶＯがそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルになると、Ｎ型ＴＦＴ
２５が非導通になるとともにＮ型ＴＦＴ２６が導通し、
出力ノードＮ５，Ｎ６がそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルに保持される。入力信号ＶＩ，／ＶＩがそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルになって出力信
号ＶＯ，／ＶＯがそれぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルになると、Ｎ型ＴＦＴ２５が導通するとともにＮ型
ＴＦＴ２６が非導通になり、出力ノードＮ５，Ｎ６がそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルに保持される。
２５，２６が追加される。Ｎ型ＴＦＴ２５は、ノードＮ
５とＮ７の間に接続され、そのゲートはノードＮ６に接
続される。Ｎ型ＴＦＴ２６は、ノードＮ６とＮ８の間に
接続され、そのゲートはノードＮ５に接続される。入力
信号ＶＩ，／ＶＩのそれぞれが「Ｈ」レベルおよび
「Ｌ」レベルになって出力信号ＶＯ，／ＶＯがそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルになると、Ｎ型ＴＦＴ
２５が非導通になるとともにＮ型ＴＦＴ２６が導通し、
出力ノードＮ５，Ｎ６がそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルに保持される。入力信号ＶＩ，／ＶＩがそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルになって出力信
号ＶＯ，／ＶＯがそれぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルになると、Ｎ型ＴＦＴ２５が導通するとともにＮ型
ＴＦＴ２６が非導通になり、出力ノードＮ５，Ｎ６がそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルに保持される。
【００３６】入力信号ＶＩ，／ＶＩの変化サイクルが非
常に長い場合、ノードＮ１１，Ｎ１３の電位Ｖ１１，Ｖ
１３は両方ともＮ型ＴＦＴのしきい値電位ＶＴＮにな
り、出力ノードＮ５とＮ６の電位関係が逆転する可能性
がある。Ｎ型ＴＦＴ２５，２６は、このような出力ノー
ドＮ５とＮ６の電位関係の逆転を防止するためのもので
あり、ノードＮ１１，Ｎ１３の電位Ｖ１１，Ｖ１３に関
係なく、出力ノードＮ５，Ｎ６の電位を固定する。
常に長い場合、ノードＮ１１，Ｎ１３の電位Ｖ１１，Ｖ
１３は両方ともＮ型ＴＦＴのしきい値電位ＶＴＮにな
り、出力ノードＮ５とＮ６の電位関係が逆転する可能性
がある。Ｎ型ＴＦＴ２５，２６は、このような出力ノー
ドＮ５とＮ６の電位関係の逆転を防止するためのもので
あり、ノードＮ１１，Ｎ１３の電位Ｖ１１，Ｖ１３に関
係なく、出力ノードＮ５，Ｎ６の電位を固定する。
【００３７】図７のレベルシフタ２７は、図６のレベル
シフタ２４のＮ型ＴＦＴ２５，２６のソースを接地電位
ＧＮＤのノードに接続したものである。この変更例で
は、Ｎ型ＴＦＴ２５，２６の電流を入力ノードＮ７，Ｎ
８に流さずに接地電位ＧＮＤのノードに流すので、入力
信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
シフタ２４のＮ型ＴＦＴ２５，２６のソースを接地電位
ＧＮＤのノードに接続したものである。この変更例で
は、Ｎ型ＴＦＴ２５，２６の電流を入力ノードＮ７，Ｎ
８に流さずに接地電位ＧＮＤのノードに流すので、入力
信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００３８】図８のレベルシフタ３０は、図２のレベル
シフタ３のＮ型ＴＦＴ７，８のソースをともに接地電位
ＧＮＤのノードに接続したものである。この変更例で
は、Ｎ型ＴＦＴ７，８の電流を入力ノードＮ７，Ｎ８に
流さずに接地電位ＧＮＤのノードに流すので、入力信号
ＶＩ，／ＶＩの駆動力が小さくてすむ。
シフタ３のＮ型ＴＦＴ７，８のソースをともに接地電位
ＧＮＤのノードに接続したものである。この変更例で
は、Ｎ型ＴＦＴ７，８の電流を入力ノードＮ７，Ｎ８に
流さずに接地電位ＧＮＤのノードに流すので、入力信号
ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００３９】図９のレベルシフタ３１は、図７のレベル
シフタ２７のＮ型ＴＦＴ７，８，２５，２６のソースを
ともに接地電位ＧＮＤのノードに接続したものである。
この変更例では、Ｎ型ＴＦＴ７，８，２５，２６の電流
を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノ
ードに流すので、入力信号ＶＩ，／ＶＩの駆動力が一層
小さくてすむ。
シフタ２７のＮ型ＴＦＴ７，８，２５，２６のソースを
ともに接地電位ＧＮＤのノードに接続したものである。
この変更例では、Ｎ型ＴＦＴ７，８，２５，２６の電流
を入力ノードＮ７，Ｎ８に流さずに接地電位ＧＮＤのノ
ードに流すので、入力信号ＶＩ，／ＶＩの駆動力が一層
小さくてすむ。
【００４０】図１０のレベルシフタ３２は、図２のレベ
ルシフタ３のＰ型ＴＦＴ５，６のゲートをともにノード
Ｎ５に接続したものである。Ｐ型ＴＦＴ５，６は、カレ
ントミラー回路を構成する。Ｐ型ＴＦＴ５と６には、同
じ値の電流が流れる。入力信号ＶＩ，／ＶＩがそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルになってＮ型ＴＦＴ
７，８がそれぞれ導通状態および非導通状態になった場
合は、ＴＦＴ５，７に流れる電流と同じ値の電流がＰ型
ＴＦＴ６にも流れ差動増幅が行われる。出力ノードＮ
５，Ｎ６はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに
なる。この変更例でも、図２のレベルシフタ３と同じ振
幅変換効果が得られる。
ルシフタ３のＰ型ＴＦＴ５，６のゲートをともにノード
Ｎ５に接続したものである。Ｐ型ＴＦＴ５，６は、カレ
ントミラー回路を構成する。Ｐ型ＴＦＴ５と６には、同
じ値の電流が流れる。入力信号ＶＩ，／ＶＩがそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルになってＮ型ＴＦＴ
７，８がそれぞれ導通状態および非導通状態になった場
合は、ＴＦＴ５，７に流れる電流と同じ値の電流がＰ型
ＴＦＴ６にも流れ差動増幅が行われる。出力ノードＮ
５，Ｎ６はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに
なる。この変更例でも、図２のレベルシフタ３と同じ振
幅変換効果が得られる。
【００４１】図１１のレベルシフタ３３は、図６のレベ
ルシフタ２４のＰ型ＴＦＴ５，６のゲートをともにノー
ドＮ５に接続したものである。この変更例では、図６の
レベルシフタ２４と同じ効果が得られる。
ルシフタ２４のＰ型ＴＦＴ５，６のゲートをともにノー
ドＮ５に接続したものである。この変更例では、図６の
レベルシフタ２４と同じ効果が得られる。
【００４２】図１２のレベルシフタ３４は、図１０のレ
ベルシフタ３２のＮ型ＴＦＴ７，８のソースをともに接
地したものである。この変更例では、Ｎ型ＴＦＴ７，８
に流れる電流を入力ノードＮ７，Ｎ８に流さずに接地電
位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの
駆動力が小さくてすむ。
ベルシフタ３２のＮ型ＴＦＴ７，８のソースをともに接
地したものである。この変更例では、Ｎ型ＴＦＴ７，８
に流れる電流を入力ノードＮ７，Ｎ８に流さずに接地電
位ＧＮＤのノードに流すので、入力信号ＶＩ，／ＶＩの
駆動力が小さくてすむ。
【００４３】図１３のレベルシフタ３５は、図１１のレ
ベルシフタ３３のＮ型ＴＦＴ７，８，２５，２６のソー
スをともに接地したものである。この変更例では、Ｎ型
ＴＦＴ７，８，２５，２６に流れる電流を入力ノードＮ
７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すの
で、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
ベルシフタ３３のＮ型ＴＦＴ７，８，２５，２６のソー
スをともに接地したものである。この変更例では、Ｎ型
ＴＦＴ７，８，２５，２６に流れる電流を入力ノードＮ
７，Ｎ８に流さずに接地電位ＧＮＤのノードに流すの
で、入力信号ＶＩ，／ＶＩの駆動力が小さくてすむ。
【００４４】図１４の変更例では、抵抗素子１７および
Ｎ型ＴＦＴ９，１０を含む定電位発生回路３６が、複数
のレベルシフタ３８，３９，…に対して共通に設けられ
る。定電位発生回路３６の出力ノードＮ９と接地電位Ｇ
ＮＤのノードとの間には、電位安定化用のキャパシタ３
７が接続される。抵抗素子１７の抵抗値を大きくするた
めには抵抗素子１７の面積を大きくする必要があるが、
この変更例では、定電位発生回路３６を複数のレベルシ
フタ３８，３９，…に対して共通に設けるので、回路全
体としての占有面積は小さくてすむ。
Ｎ型ＴＦＴ９，１０を含む定電位発生回路３６が、複数
のレベルシフタ３８，３９，…に対して共通に設けられ
る。定電位発生回路３６の出力ノードＮ９と接地電位Ｇ
ＮＤのノードとの間には、電位安定化用のキャパシタ３
７が接続される。抵抗素子１７の抵抗値を大きくするた
めには抵抗素子１７の面積を大きくする必要があるが、
この変更例では、定電位発生回路３６を複数のレベルシ
フタ３８，３９，…に対して共通に設けるので、回路全
体としての占有面積は小さくてすむ。
【００４５】図１５のレベルシフタ４０は、図２のレベ
ルシフタ３にＰ型ＴＦＴ４１，４２を追加したものであ
る。Ｐ型ＴＦＴ４１は、Ｐ型ＴＦＴ５のドレインと出力
ノードＮ５との間に接続され、そのゲートはノードＮ１
１に接続される。Ｐ型ＴＦＴ４２は、Ｐ型ＴＦＴ６のド
レインと出力ノードＮ６との間に接続され、そのゲート
はノードＮ１３に接続される。入力信号／ＶＩが０Ｖか
ら３Ｖに立上げられると、ノードＮ１１の電位Ｖ１１が
ＶＴＮ＋３Ｖになり、Ｐ型ＴＦＴ４１が非導通になると
ともにＮ型ＴＦＴ７が導通し、出力ノードＮ５の電位は
０Ｖになる。このときＰ型ＴＦＴ４１が非導通になるの
で、電源電位ＶＣＣのノードＮ１から出力ノードＮ５に
電流は流れず、出力ノードＮ５の電位が０Ｖに下がりや
すくなる。入力信号／ＶＩが３Ｖから０Ｖに立下げられ
ると、ノードＮ１１の電位Ｖ１１がＶＴＮになり、Ｎ型
ＴＦＴ７が非導通になるとともにＰ型ＴＦＴ４１が導通
し、出力ノードＮ５の電位は７．５Ｖになる。
ルシフタ３にＰ型ＴＦＴ４１，４２を追加したものであ
る。Ｐ型ＴＦＴ４１は、Ｐ型ＴＦＴ５のドレインと出力
ノードＮ５との間に接続され、そのゲートはノードＮ１
１に接続される。Ｐ型ＴＦＴ４２は、Ｐ型ＴＦＴ６のド
レインと出力ノードＮ６との間に接続され、そのゲート
はノードＮ１３に接続される。入力信号／ＶＩが０Ｖか
ら３Ｖに立上げられると、ノードＮ１１の電位Ｖ１１が
ＶＴＮ＋３Ｖになり、Ｐ型ＴＦＴ４１が非導通になると
ともにＮ型ＴＦＴ７が導通し、出力ノードＮ５の電位は
０Ｖになる。このときＰ型ＴＦＴ４１が非導通になるの
で、電源電位ＶＣＣのノードＮ１から出力ノードＮ５に
電流は流れず、出力ノードＮ５の電位が０Ｖに下がりや
すくなる。入力信号／ＶＩが３Ｖから０Ｖに立下げられ
ると、ノードＮ１１の電位Ｖ１１がＶＴＮになり、Ｎ型
ＴＦＴ７が非導通になるとともにＰ型ＴＦＴ４１が導通
し、出力ノードＮ５の電位は７．５Ｖになる。
【００４６】また、入力信号ＶＩが０Ｖから３Ｖに立上
げられると、ノードＮ１３の電位Ｖ１３がＶＴＮ＋３Ｖ
になり、Ｐ型ＴＦＴ４２が非導通になるとともにＮ型Ｔ
ＦＴ８が導通し、出力ノードＮ６の電位は０Ｖになる。
このときＰ型ＴＦＴ４２が非導通になるので、電源電位
ＶＣＣのノードＮ１から出力ノードＮ６に電流は流れ
ず、出力ノードＮ６の電位が０Ｖに下がりやすくなる。
入力信号ＶＩが３Ｖから０Ｖに立下げられると、ノード
Ｎ１３の電位Ｖ１３がＶＴＮになり、Ｎ型ＴＦＴ８が非
導通になるとともにＰ型ＴＦＴ４２が導通し、出力ノー
ドＮ６の電位は７．５Ｖになる。この変更例では、出力
ノードＮ５，Ｎ６の電位が０Ｖに低下しやすくなるの
で、その分だけ入力信号ＶＩ，／ＶＩの振幅を小さくす
ることができ、入力信号ＶＩ，／ＶＩの振幅のマージン
が大きくなる。
げられると、ノードＮ１３の電位Ｖ１３がＶＴＮ＋３Ｖ
になり、Ｐ型ＴＦＴ４２が非導通になるとともにＮ型Ｔ
ＦＴ８が導通し、出力ノードＮ６の電位は０Ｖになる。
このときＰ型ＴＦＴ４２が非導通になるので、電源電位
ＶＣＣのノードＮ１から出力ノードＮ６に電流は流れ
ず、出力ノードＮ６の電位が０Ｖに下がりやすくなる。
入力信号ＶＩが３Ｖから０Ｖに立下げられると、ノード
Ｎ１３の電位Ｖ１３がＶＴＮになり、Ｎ型ＴＦＴ８が非
導通になるとともにＰ型ＴＦＴ４２が導通し、出力ノー
ドＮ６の電位は７．５Ｖになる。この変更例では、出力
ノードＮ５，Ｎ６の電位が０Ｖに低下しやすくなるの
で、その分だけ入力信号ＶＩ，／ＶＩの振幅を小さくす
ることができ、入力信号ＶＩ，／ＶＩの振幅のマージン
が大きくなる。
【００４７】図１６〜図２６のレベルシフタ４５〜５５
は、それぞれ図３〜図１３のレベルシフタ２０〜２２，
２４，２７，３０〜３５にＰ型ＴＦＴ４１，４２を追加
したものである。これらの変更例でも図１５のレベルシ
フタ４０と同じ効果が得られる。
は、それぞれ図３〜図１３のレベルシフタ２０〜２２，
２４，２７，３０〜３５にＰ型ＴＦＴ４１，４２を追加
したものである。これらの変更例でも図１５のレベルシ
フタ４０と同じ効果が得られる。
【００４８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００４９】
【発明の効果】以上のように、この発明に係る振幅変換
回路では、その振幅が第１の電圧である第１の信号を、
その振幅が第１の電圧よりも高い第２の電圧である第２
の信号に変換するために、第１の導電形式の第１および
第２のトランジスタと、第２の導電形式の第３および第
４のトランジスタと、駆動回路とが設けられる。第１お
よび第２のトランジスタの第１の電極はともに第２の電
圧を受け、それらの第２の電極は第２の信号およびその
相補信号を出力するための第１および第２の出力ノード
にそれぞれ接続され、それらの入力電極はそれぞれ第２
および第１の出力ノードに接続される。第３および第４
のトランジスタの第１の電極は、それぞれ第１および第
２の出力ノードに接続される。駆動回路は、第１の信号
およびその相補信号によって駆動され、第１の信号の相
補信号の前縁に応答して第１の電圧よりも高い第３の電
圧を第３のトランジスタの入力電極および第２の電極間
に与えて第３のトランジスタを導通させ、第１の信号の
相補信号の後縁に対応する第１の信号の前縁に応答して
第３の電圧を第４のトランジスタの入力電極および第２
の電極間に与えて第４のトランジスタを導通させる。し
たがって、第１の信号の相補信号の前縁または第１の信
号の前縁に応答して第１の電圧よりも高い第３の電圧を
第３または第４のトランジスタの入力電極および第２の
電極間に与えて第３または第４のトランジスタを導通さ
せるので、第１の信号の振幅が第３および第４のトラン
ジスタのしきい値電圧よりも低い場合でも正常に動作す
る。
回路では、その振幅が第１の電圧である第１の信号を、
その振幅が第１の電圧よりも高い第２の電圧である第２
の信号に変換するために、第１の導電形式の第１および
第２のトランジスタと、第２の導電形式の第３および第
４のトランジスタと、駆動回路とが設けられる。第１お
よび第２のトランジスタの第１の電極はともに第２の電
圧を受け、それらの第２の電極は第２の信号およびその
相補信号を出力するための第１および第２の出力ノード
にそれぞれ接続され、それらの入力電極はそれぞれ第２
および第１の出力ノードに接続される。第３および第４
のトランジスタの第１の電極は、それぞれ第１および第
２の出力ノードに接続される。駆動回路は、第１の信号
およびその相補信号によって駆動され、第１の信号の相
補信号の前縁に応答して第１の電圧よりも高い第３の電
圧を第３のトランジスタの入力電極および第２の電極間
に与えて第３のトランジスタを導通させ、第１の信号の
相補信号の後縁に対応する第１の信号の前縁に応答して
第３の電圧を第４のトランジスタの入力電極および第２
の電極間に与えて第４のトランジスタを導通させる。し
たがって、第１の信号の相補信号の前縁または第１の信
号の前縁に応答して第１の電圧よりも高い第３の電圧を
第３または第４のトランジスタの入力電極および第２の
電極間に与えて第３または第４のトランジスタを導通さ
せるので、第１の信号の振幅が第３および第４のトラン
ジスタのしきい値電圧よりも低い場合でも正常に動作す
る。
【００５０】また、この発明に係る他の振幅変換回路で
は、その振幅が第１の電圧である第１の信号を、その振
幅が第１の電圧よりも高い第２の電圧である第２の信号
に変換するために、第１の導電形式の第１および第２の
トランジスタと、第２の導電形式の第３および第４のト
ランジスタと、駆動回路とが設けられる。第１および第
２のトランジスタの第１の電極はともに第２の電圧を受
け、それらの第２の電極は第２の信号およびその相補信
号を出力するための第１および第２の出力ノードにそれ
ぞれ接続され、それらの入力電極はともに第２の出力ノ
ードに接続される。第３および第４のトランジスタの第
１の電極は、それぞれ第１および第２の出力ノードに接
続される。駆動回路は、第１の信号およびその相補信号
によって駆動され、第１の信号の相補信号の前縁に応答
して第１の電圧よりも高い第３の電圧を第３のトランジ
スタの入力電極および第２の電極間に与えて第３のトラ
ンジスタを導通させ、第１の信号の相補信号の後縁に対
応する第１の信号の前縁に応答して第３の電圧を第４の
トランジスタの入力電極および第２の電極間に与えて第
４のトランジスタを導通させる。したがって、第１の信
号の相補信号の前縁または第１の信号の前縁に応答して
第１の電圧よりも高い第３の電圧を第３または第４のト
ランジスタの入力電極および第２の電極間に与えて第３
または第４のトランジスタを導通させるので、第１の信
号の振幅が第３および第４のトランジスタのしきい値電
圧よりも低い場合でも正常に動作する。
は、その振幅が第１の電圧である第１の信号を、その振
幅が第１の電圧よりも高い第２の電圧である第２の信号
に変換するために、第１の導電形式の第１および第２の
トランジスタと、第２の導電形式の第３および第４のト
ランジスタと、駆動回路とが設けられる。第１および第
２のトランジスタの第１の電極はともに第２の電圧を受
け、それらの第２の電極は第２の信号およびその相補信
号を出力するための第１および第２の出力ノードにそれ
ぞれ接続され、それらの入力電極はともに第２の出力ノ
ードに接続される。第３および第４のトランジスタの第
１の電極は、それぞれ第１および第２の出力ノードに接
続される。駆動回路は、第１の信号およびその相補信号
によって駆動され、第１の信号の相補信号の前縁に応答
して第１の電圧よりも高い第３の電圧を第３のトランジ
スタの入力電極および第２の電極間に与えて第３のトラ
ンジスタを導通させ、第１の信号の相補信号の後縁に対
応する第１の信号の前縁に応答して第３の電圧を第４の
トランジスタの入力電極および第２の電極間に与えて第
４のトランジスタを導通させる。したがって、第１の信
号の相補信号の前縁または第１の信号の前縁に応答して
第１の電圧よりも高い第３の電圧を第３または第４のト
ランジスタの入力電極および第２の電極間に与えて第３
または第４のトランジスタを導通させるので、第１の信
号の振幅が第３および第４のトランジスタのしきい値電
圧よりも低い場合でも正常に動作する。
【図１】 この発明の一実施の形態による携帯電話機の
画像表示に関連する部分の構成を示すブロック図であ
る。
画像表示に関連する部分の構成を示すブロック図であ
る。
【図２】 図１に示したレベルシフタの構成を示す回路
図である。
図である。
【図３】 この実施の形態の変更例を示す回路図であ
る。
る。
【図４】 この実施の形態の他の変更例を示す回路図で
ある。
ある。
【図５】 この実施の形態のさらに他の変更例を示す回
路図である。
路図である。
【図６】 この実施の形態のさらに他の変更例を示す回
路図である。
路図である。
【図７】 この実施の形態のさらに他の変更例を示す回
路図である。
路図である。
【図８】 この実施の形態のさらに他の変更例を示す回
路図である。
路図である。
【図９】 この実施の形態のさらに他の変更例を示す回
路図である。
路図である。
【図１０】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図１１】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図１２】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図１３】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図１４】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図１５】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図１６】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図１７】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図１８】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図１９】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図２０】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図２１】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図２２】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図２３】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図２４】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図２５】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図２６】 この実施の形態のさらに他の変更例を示す
回路図である。
回路図である。
【図２７】 従来の携帯電話機の画像表示に関連する部
分の構成を示すブロック図である。
分の構成を示すブロック図である。
【図２８】 図２７に示したレベルシフタの構成を示す
回路図である。
回路図である。
１，７１ 制御用ＬＳＩ、２，７３ 液晶表示装置、
３，２０〜２２，２４，２７，３０〜３５，３８〜４
０，４５〜５５，７２ レベルシフタ、４ 液晶表示
部、５，６，２３，４１，４２ Ｐ型ＴＦＴ、７〜１
４，２５，２６ Ｎ型ＴＦＴ、１５，１６，３７ キャ
パシタ、１７ 抵抗素子、３６ 定電位発生回路、７
４，７５ ＰチャネルＭＯＳトランジスタ、７６，７７
ＮチャネルＭＯＳトランジスタ。
３，２０〜２２，２４，２７，３０〜３５，３８〜４
０，４５〜５５，７２ レベルシフタ、４ 液晶表示
部、５，６，２３，４１，４２ Ｐ型ＴＦＴ、７〜１
４，２５，２６ Ｎ型ＴＦＴ、１５，１６，３７ キャ
パシタ、１７ 抵抗素子、３６ 定電位発生回路、７
４，７５ ＰチャネルＭＯＳトランジスタ、７６，７７
ＮチャネルＭＯＳトランジスタ。
Claims (22)
- 【請求項１】 その振幅が第１の電圧である第１の信号
を、その振幅が前記第１の電圧よりも高い第２の電圧で
ある第２の信号に変換する振幅変換回路であって、 それらの第１の電極がともに前記第２の電圧を受け、そ
れらの第２の電極が前記第２の信号およびその相補信号
を出力するための第１および第２の出力ノードにそれぞ
れ接続され、それらの入力電極がそれぞれ前記第２およ
び第１の出力ノードに接続された第１の導電形式の第１
および第２のトランジスタ、 それらの第１の電極がそれぞれ前記第１および第２の出
力ノードに接続された第２の導電形式の第３および第４
のトランジスタ、および前記第１の信号およびその相補
信号によって駆動され、前記第１の信号の相補信号の前
縁に応答して前記第１の電圧よりも高い第３の電圧を前
記第３のトランジスタの入力電極および第２の電極間に
与えて前記第３のトランジスタを導通させ、前記第１の
信号の相補信号の後縁に対応する前記第１の信号の前縁
に応答して前記第３の電圧を前記第４のトランジスタの
入力電極および第２の電極間に与えて前記第４のトラン
ジスタを導通させる駆動回路を備える、振幅変換回路。 - 【請求項２】 その振幅が第１の電圧である第１の信号
を、その振幅が前記第１の電圧よりも高い第２の電圧で
ある第２の信号に変換する振幅変換回路であって、 それらの第１の電極がともに前記第２の電圧を受け、そ
れらの第２の電極が前記第２の信号およびその相補信号
を出力するための第１および第２の出力ノードにそれぞ
れ接続され、それらの入力電極がともに前記第２の出力
ノードに接続された第１の導電形式の第１および第２の
トランジスタ、 それらの第１の電極がそれぞれ前記第１および第２の出
力ノードに接続された第２の導電形式の第３および第４
のトランジスタ、および前記第１の信号およびその相補
信号によって駆動され、前記第１の信号の相補信号の前
縁に応答して前記第１の電圧よりも高い第３の電圧を前
記第３のトランジスタの入力電極および第２の電極間に
与えて前記第３のトランジスタを導通させ、前記第１の
信号の相補信号の後縁に対応する前記第１の信号の前縁
に応答して前記第３の電圧を前記第４のトランジスタの
入力電極および第２の電極間に与えて前記第４のトラン
ジスタを導通させる駆動回路を備える、振幅変換回路。 - 【請求項３】 前記駆動回路は、 その一方電極が前記第３のトランジスタの入力電極に接
続され、その他方電極が前記第１の信号の相補信号を受
ける第１のキャパシタ、 その一方電極が前記第４のトランジスタの入力電極に接
続され、その他方電極が前記第１の信号を受ける第２の
キャパシタ、および前記第１および第２のキャパシタの
各々の端子間電圧が前記第３および第４のトランジスタ
のしきい値電圧になるように前記第１および第２のキャ
パシタの各々を充放電するための充放電回路を含む、請
求項１または請求項２に記載の振幅変換回路。 - 【請求項４】 前記充放電回路は、前記第３および第４
のトランジスタのしきい値電圧の略２倍の電圧を発生す
る電圧発生回路、 それぞれ前記第３および第４のトランジスタに対応して
設けられ、各々が、前記電圧発生回路の出力電圧よりも
前記第３および第４のトランジスタのしきい値電圧だけ
低い電圧を生成して対応のトランジスタの入力電極に与
える第１および第２のレベルシフト回路、およびそれぞ
れ前記第１および第２のキャパシタに並列接続された第
１および第２のダイオード素子を含む、請求項３に記載
の振幅変換回路。 - 【請求項５】 前記第１および第２のダイオード素子
は、それぞれ前記第１および第２のキャパシタに並列接
続され、それらの入力電極がそれぞれ前記第３および第
４のトランジスタの入力電極に接続された第２の導電形
式の第５および第６のトランジスタを含む、請求項４に
記載の振幅変換回路。 - 【請求項６】 前記充放電回路は、 前記第３および第４のトランジスタのしきい値電圧の略
２倍の電圧を発生する電圧発生回路、 それぞれ前記第３および第４のトランジスタに対応して
設けられ、各々が、前記電圧発生回路の出力電圧よりも
前記第３および第４のトランジスタのしきい値電圧だけ
低い電圧を生成して対応のトランジスタの入力電極に与
える第１および第２のレベルシフト回路、およびそれぞ
れ前記第３および第４のトランジスタの入力電極と基準
電圧のノードとの間に接続された第１および第２のダイ
オード素子を含む、請求項３に記載の振幅変換回路。 - 【請求項７】 前記第１および第２のダイオード素子
は、それぞれ前記第３および第４のトランジスタの入力
電極と前記基準電圧のノードとの間に接続され、それら
の入力電極がそれぞれ前記第３および第４のトランジス
タの入力電極に接続された第２の導電形式の第５および
第６のトランジスタを含む、請求項６に記載の振幅変換
回路。 - 【請求項８】 前記電圧発生回路は、 第４の電圧のノードと前記第３および第４のトランジス
タのしきい値電圧の略２倍の電圧を出力するための第３
の出力ノードとの間に接続された抵抗素子、および前記
第３の出力ノードと基準電圧のノードとの間に直列接続
された第３および第４のダイオード素子を含む、請求項
４から請求項７のいずれかに記載の振幅変換回路。 - 【請求項９】前記抵抗素子は、前記第４の電圧のノード
と前記第３の出力ノードとの間に接続され、その入力電
極が予め定められた定電圧を受ける第７のトランジスタ
を含む、請求項８に記載の振幅変換回路。 - 【請求項１０】 前記第３のダイオード素子は、その入
力電極および第１の電極が前記第３の出力ノードに接続
された第２の導電形式の第８のトランジスタを含み、 前記第４のダイオード素子は、その入力電極および第１
の電極が前記第８のトランジスタの第２の電極に接続さ
れ、その第２の電極が前記基準電圧のノードに接続され
た第２の導電形式の第９のトランジスタを含む、請求項
８または請求項９に記載の振幅変換回路。 - 【請求項１１】 前記第４の電圧は前記第２の電圧と同
じである、請求項８から請求項１０のいずれかに記載の
振幅変換回路。 - 【請求項１２】 前記第１のレベルシフト回路は、第５
の電圧のノードと前記第３のトランジスタの入力電極と
の間に接続され、その入力電極が前記電圧発生回路の出
力電圧を受ける第２の導電形式の第１０のトランジスタ
を含み、 前記第２のレベルシフト回路は、前記第５の電圧のノー
ドと前記第４のトランジスタの入力電極との間に接続さ
れ、その入力電極が前記電圧発生回路の出力電圧を受け
る第２の導電形式の第１１のトランジスタを含む、請求
項４から請求項１１のいずれかに記載の振幅変換回路。 - 【請求項１３】 前記第５の電圧は前記第２の電圧と同
じである、請求項１２に記載の振幅変換回路。 - 【請求項１４】 前記第３および第４のトランジスタの
第２の電極は、それぞれ前記第１の信号およびその相補
信号を受ける、請求項１から請求項１３のいずれかに記
載の振幅変換回路。 - 【請求項１５】 前記第３および第４のトランジスタの
第２の電極は、ともに基準電圧を受ける、請求項１から
請求項１３のいずれかに記載の振幅変換回路。 - 【請求項１６】 さらに、それぞれ前記第３および第４
のトランジスタに並列接続され、それらの入力電極がそ
れぞれ前記第２および第１の出力ノードに接続された第
２の導電形式の第１２および第１３のトランジスタを備
える、請求項１から請求項１５のいずれかに記載の振幅
変換回路。 - 【請求項１７】 さらに、それぞれ前記第１および第２
の出力ノードと基準電圧のノードとの間に接続され、そ
れらの入力電極がそれぞれ前記第２および第１の出力ノ
ードに接続された第２の導電形式の第１２および第１３
のトランジスタを備える、請求項１から請求項１５のい
ずれかに記載の振幅変換回路。 - 【請求項１８】 さらに、前記第２の電圧のノードと前
記第１の出力ノードとの間に前記第１のトランジスタと
直列接続され、前記第１の信号の相補信号の前縁に応答
して非導通になる第１のスイッチング素子、および前記
第２の電圧のノードと前記第２の出力ノードとの間に前
記第２のトランジスタと直列接続され、前記第１の信号
の相補信号の後縁に対応する前記第１の信号の前縁に応
答して非導通になる第２のスイッチング素子を備える、
請求項１から請求項１７のいずれかに記載の振幅変換回
路。 - 【請求項１９】 前記第１のスイッチング素子は、前記
第１のトランジスタの第２の電極と前記第１の出力ノー
ドとの間に接続され、その入力電極が前記第３のトラン
ジスタの入力電極に接続された第１の導電形式の第１４
のトランジスタを含み、 前記第２のスイッチング素子は、前記第２のトランジス
タの第２の電極と前記第２の出力ノードとの間に接続さ
れ、その入力電極が前記第４のトランジスタの入力電極
に接続された第１の導電形式の第１５のトランジスタを
含む、請求項１８に記載の振幅変換回路。 - 【請求項２０】 前記前縁は立上がりエッジであり、 前記後縁は立下りエッジである、請求項１から請求項１
９のいずれかに記載の振幅変換回路。 - 【請求項２１】 前記第１〜第４のトランジスタの各々
は、薄膜トランジスタである、請求項１から請求項２０
のいずれかに記載の振幅変換回路。 - 【請求項２２】 請求項４から請求項１３の振幅変換回
路を複数備えた半導体装置であって、 前記電圧発生回路は、複数の振幅変換回路に共通に設け
られている、半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002345939A JP4087229B2 (ja) | 2002-03-11 | 2002-11-28 | 振幅変換回路およびそれを用いた半導体装置 |
| TW092104380A TWI223498B (en) | 2002-03-11 | 2003-03-03 | Amplitude conversion circuit |
| US10/376,241 US6980194B2 (en) | 2002-03-11 | 2003-03-03 | Amplitude conversion circuit for converting signal amplitude |
| KR10-2003-0014679A KR100516093B1 (ko) | 2002-03-11 | 2003-03-10 | 신호의 진폭을 변환하기 위한 진폭 변환 회로 |
| CN2006100792612A CN1841935B (zh) | 2002-03-11 | 2003-03-11 | 用于变换信号振幅的振幅变换电路 |
| CNB031216374A CN1260890C (zh) | 2002-03-11 | 2003-03-11 | 用于变换信号振幅的振幅变换电路 |
| CN2006100776588A CN1848686B (zh) | 2002-03-11 | 2003-03-11 | 用于变换信号振幅的振幅变换电路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-65311 | 2002-03-11 | ||
| JP2002065311 | 2002-03-11 | ||
| JP2002345939A JP4087229B2 (ja) | 2002-03-11 | 2002-11-28 | 振幅変換回路およびそれを用いた半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003338749A true JP2003338749A (ja) | 2003-11-28 |
| JP2003338749A5 JP2003338749A5 (ja) | 2005-12-08 |
| JP4087229B2 JP4087229B2 (ja) | 2008-05-21 |
Family
ID=28043685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002345939A Expired - Fee Related JP4087229B2 (ja) | 2002-03-11 | 2002-11-28 | 振幅変換回路およびそれを用いた半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP4087229B2 (ja) |
| KR (1) | KR100516093B1 (ja) |
| CN (1) | CN1260890C (ja) |
| TW (1) | TWI223498B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005010629A1 (ja) * | 2003-07-28 | 2007-09-27 | ティーピーオー、ホンコン、ホールディング、リミテッドＴｐｏ Ｈｏｎｇ Ｋｏｎｇ Ｈｏｌｄｉｎｇ Ｌｉｍｉｔｅｄ | 電圧変換装置 |
| JP2011035688A (ja) * | 2009-08-03 | 2011-02-17 | Mitsubishi Electric Corp | 振幅変換回路 |
| JP2014149907A (ja) * | 2008-11-28 | 2014-08-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2022501901A (ja) * | 2018-10-04 | 2022-01-06 | レイセオン カンパニー | 広範囲供給範囲のデジタルレベルシフターセル |
| JP7522041B2 (ja) | 2018-11-14 | 2024-07-24 | ソニーセミコンダクタソリューションズ株式会社 | レベルシフト回路、及び電子機器 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030169224A1 (en) * | 2002-03-11 | 2003-09-11 | Mitsubishi Denki Kabushiki Kaisha | Amplitude conversion circuit for converting signal amplitude and semiconductor device using the amplitude conversion circuit |
| KR101147358B1 (ko) | 2005-12-19 | 2012-05-22 | 매그나칩 반도체 유한회사 | 레벨 시프팅 인버터 회로 |
| KR100719678B1 (ko) * | 2006-01-20 | 2007-05-17 | 삼성에스디아이 주식회사 | 레벨 쉬프터 |
| TWI459341B (zh) * | 2012-03-19 | 2014-11-01 | Raydium Semiconductor Corp | 電位平移電路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3144166B2 (ja) * | 1992-11-25 | 2001-03-12 | ソニー株式会社 | 低振幅入力レベル変換回路 |
| KR100218336B1 (ko) * | 1996-11-28 | 1999-09-01 | 구본준 | 레벨 시프터 |
| JP3552500B2 (ja) * | 1997-11-12 | 2004-08-11 | セイコーエプソン株式会社 | 論理振幅レベル変換回路，液晶装置及び電子機器 |
| JP3697873B2 (ja) * | 1997-12-05 | 2005-09-21 | セイコーエプソン株式会社 | レベルシフト回路、これを用いた信号ドライバおよび表示装置ならびに半導体装置 |
| JP2001085989A (ja) * | 1999-09-16 | 2001-03-30 | Matsushita Electric Ind Co Ltd | 信号レベル変換回路および信号レベル変換回路を備えたアクティブマトリクス型液晶表示装置 |
| JP4748884B2 (ja) * | 2000-06-27 | 2011-08-17 | 株式会社半導体エネルギー研究所 | レベルシフタ |
-
2002
- 2002-11-28 JP JP2002345939A patent/JP4087229B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-03 TW TW092104380A patent/TWI223498B/zh not_active IP Right Cessation
- 2003-03-10 KR KR10-2003-0014679A patent/KR100516093B1/ko not_active Expired - Fee Related
- 2003-03-11 CN CNB031216374A patent/CN1260890C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4920253B2 (ja) * | 2003-07-28 | 2012-04-18 | ティーピーオー、ホンコン、ホールディング、リミテッド | 電圧変換装置 |
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| US10629134B2 (en) | 2008-11-28 | 2020-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US10971075B2 (en) | 2008-11-28 | 2021-04-06 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US9337184B2 (en) | 2008-11-28 | 2016-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US9941308B2 (en) | 2008-11-28 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US10008519B1 (en) | 2008-11-28 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US10304873B2 (en) | 2008-11-28 | 2019-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US12131706B2 (en) | 2008-11-28 | 2024-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| JP2014149907A (ja) * | 2008-11-28 | 2014-08-21 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US12046203B2 (en) | 2008-11-28 | 2024-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US11250785B2 (en) | 2008-11-28 | 2022-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US11527208B2 (en) | 2008-11-28 | 2022-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| US11776483B2 (en) | 2008-11-28 | 2023-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device including the same |
| JP2011035688A (ja) * | 2009-08-03 | 2011-02-17 | Mitsubishi Electric Corp | 振幅変換回路 |
| JP2022501901A (ja) * | 2018-10-04 | 2022-01-06 | レイセオン カンパニー | 広範囲供給範囲のデジタルレベルシフターセル |
| JP7522041B2 (ja) | 2018-11-14 | 2024-07-24 | ソニーセミコンダクタソリューションズ株式会社 | レベルシフト回路、及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4087229B2 (ja) | 2008-05-21 |
| KR20030074331A (ko) | 2003-09-19 |
| CN1260890C (zh) | 2006-06-21 |
| KR100516093B1 (ko) | 2005-09-22 |
| TW200306074A (en) | 2003-11-01 |
| CN1444337A (zh) | 2003-09-24 |
| TWI223498B (en) | 2004-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051021 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051021 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080118 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080212 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080220 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110228 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120229 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130228 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140228 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |