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KR101311358B1 - 단일형 트랜지스터를 포함한 논리 회로 및 이를 이용한회로 - Google Patents

단일형 트랜지스터를 포함한 논리 회로 및 이를 이용한회로 Download PDF

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KR101311358B1
KR101311358B1 KR1020060114370A KR20060114370A KR101311358B1 KR 101311358 B1 KR101311358 B1 KR 101311358B1 KR 1020060114370 A KR1020060114370 A KR 1020060114370A KR 20060114370 A KR20060114370 A KR 20060114370A KR 101311358 B1 KR101311358 B1 KR 101311358B1
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transistor
unit
logic unit
logic
terminal
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홍-루 궈
치엔-시앙 후앙
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치 메이 엘 코퍼레이션
치메이 이노럭스 코포레이션
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Abstract

단일형 트랜지스터를 포함하는 논리 회로에 있어서, 제1 논리 유닛, 상기 제1 논리 유닛과 동일한 제2 논리 유닛, 상기 제1 논리 유닛의 출력단상의 전압을 변화시키기 위한 승강압 유닛, 상기 제2 논리 유닛의 출력단과 상기 승강압 유닛의 출력단 사이에 연결되는 저항 유닛, 및 전체 진폭 버퍼를 포함한다. 상기 전체 진폭 버퍼의 제1 전원단은 상기 제1 논리 유닛의 전원단에 연결되고, 제2 전원단은 제2 전압원에 연결되며, 입력단은 상기 제1 논리 유닛의 입력단에 연결되며, 제어단은 상기 저항 유닛의 출력단에 연결되어, 전체 논리 진폭 신호를 발생시킨다. 상기 전체 진폭 버퍼에 포함된 트랜지스터는 제1 논리 유닛에 포함된 트랜지스터와 동일한 형태를 가진다.

Description

단일형 트랜지스터를 포함한 논리 회로 및 이를 이용한 회로{LOGIC CIRCUIT HAVING TRANSISTORS OF THE SAME TYPE AND RELATED APPLICATION CIRCUITS}
도 1은 단일형 트랜지스터를 포함하는 종래의 논리 회로를 보여주는 회로도이다.
도 2는 도 1에 도시된 논리 회로의 등가 회로도이다.
도 3은 도 1에 도시된 논리 회로의 파형도이다.
도 4는 다른 하나의 종래의 논리 회로를 보여주는 회로도이다.
도 5 및 도 6은 도 4에 도시된 논리 회로의 등가 회로도이다.
도 7은 도 4에 도시된 논리 회로의 파형도이다.
도 8은 단일형 트랜지스터를 포함하는 종래의 낸드 게이트를 보여주는 회로도이다.
도 9는 도 8에 도시된 낸드 게이트의 파형도이다.
도 10는 본 발명에 따른 제1 실시예의 단일형 트랜지스터를 포함하는 논리 회로의 회로도이다.
도 11는 도 10에 도시된 논리 회로의 파형도이다.
도 12는 본 발명에 따른 제2 실시예의 단일형 트랜지스터를 포함하는 논리 회로의 회로도이다.
도 13는 본 발명에 따른 제3 실시예의 단일형 트랜지스터를 포함하는 논리 회로의 회로도이다.
도 14는 도 13에 도시된 논리 회로의 파형도이다.
도 15는 본 발명에 따른 제4 실시예의 단일형 트랜지스터를 포함한 논리 회로의 회로도이다.
도 16는 도 15에 도시된 논리 회로의 파형도이다.
도 17은 본 발명에 따른 제5 실시예의 단일형 트랜지스터를 포함하는 논리 회로의 회로도이다.
도 18는 다수 레벨의 도 10에 도시된 논리 회로를 포함하는 버퍼 회로도이다.
도 19는 도 10에 도시된 논리 회로를 포함하는 버퍼 회로도이다.
본 발명은 논리 회로에 관한 것으로, 특히 단일형 트랜지스터를 포함하는 논리 회로 및 이를 이용한 회로에 관한 것이다.
도 1 내지 도 2를 참조하면, 도 1은 단일형 트랜지스터를 포함하는 종래의 논리 회로(10)의 회로도이고, 도 2는 논리 회로(10)의 등가 회로를 보여주는 도면이다. 논리 회로(10)는 제1 P형 MOS 트랜지스터(이하 PMOST)(12)와, 제1 PMOST(12)에 직렬 연결된 제2 PMOST(14)와, 제1 PMOST(12) 및 제2 PMOST(14)에 연결된 출력 콘덴서(16)를 포함한다. 논리 회로(10)는 하나의 인버터(inverter)이다.
논리 회로(10)의 동작 과정은 다음과 같다. 도 3을 참조하면, 도 3은 논리 회로(10)의 파형도이다. 논리 회로(10)의 입력단(IN)에 인가되는 입력 전압(Vin)이 논리 저전압(logic low)(LOW)인 경우에, 논리 회로(10)의 출력단(OUT)상의 출력 전압(Vout)은 VDD*R2/(R1+R2)와 같게 된다. 여기에서 R1은 제1 PMOST(12)의 동작 저항(operation impedance)이고, R2는 제2 PMOST(14)의 동작 저항이다，등가 면에서, 제1 PMOST(12) 및 제2 PMOST(14)는 공통으로 하나의 분압 회로(voltage divider)를 구성한다. 다른 한 측면에서, 입력 전압(Vin)이 논리 고전압(logic high)(HIGH)인 경우에, 출력 전압(Vout)은 Vth와 같게 된다. 여기에서, Vth는 제2 PMOST(14)의 임계 전압(threshold voltage)이다.
논리 회로(10)가 등가 면에서 하나의 분압 회로를 구성하므로, 입력 전압(Vin)이 논리 저전압(LOW)인 경우에 출력 전압(Vout)으로 하여금 가능한 VDD(이상적인 고수준값)에 도달하도록 하기 위해서는 제1 PMOST(12)의 동작 저항(R1)을 제2 PMOST(14)의 동작 저항(R2)보다 훨씬 작은 값을 취하도록 해야 한다. 즉, 제1 PMOST(12)의 가로 세로비(breadth length ratio)(W/L)1은 제2 PMOST(14)의 가로 세로비(W/L)2보다 훨씬 커야 한다. 이렇게 되면 논리 회로(10)의 크기는 상당히 크게 된다.
또한, 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에, 논리 회로(10)의 출력 전압(Vout)은 Vt와 같게 되는데 이는 영보다 큰 값이다(이상적인 저수준값). 이러 한 출력 전압(Vout)은 논리 회로(10) 이후의 기타 논리 회로를 정확하게 구동시키는데 어려움을 조성하게 된다.
마지막으로, 입력 전압(Vin)이 논리 저전압(LOW)인 경우에, 논리 회로(10)의 제1 PMOST(12) 및 제2 PMOST(14)간에는 연속적으로 직류 전류가 흐르게 된다. 즉, 논리 회로(10)는 입력 전압(Vin)이 논리 저전압(LOW)인 경우에 상당한 전기 에너지를 소모하게 된다.
도 4 내지 도 7을 참조하면, 도 4는 다른 하나의 종래의 논리 회로(20)의 회로도이고, 도 5는 논리 회로(20)의 입력단(IN)상의 입력 전압(Vin)이 논리 저전압(LOW)인 경우에 논리 회로(20)의 등가 회로를 보여주는 도면이다. 도 6은 논리 회로(20)의 입력단(IN)상의 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 논리 회로(20)의 등가회로를 보여주는 도면이고, 도 7은 논리 회로(20)의 파형도이다. 이 논리 회로(20) 역시 하나의 인버터이다.
논리 회로(10)가 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 상기 이상적인 저수준값을 출력할 수 없는 단점을 해결하기 위해, 논리 회로(20)는 제1 PMOST(12), 제2 PMOST(14) 및 출력 콘덴서(16)를 포함하는 외에, 제3 PMOST(22) 및 커플링 콘덴서(26)를 더 포함한다.
논리 회로(20)의 입력 전압(Vin)이 논리 저전압(LOW)인 경우에, 논리 회로(10)의 출력 전압(Vout) 역시 VDD*R2/(R1+R2)와 같게 된다. 이 경우, 도 5와 같이 커플링 콘덴서(26)의 제1 단자(24)상의 전압 역시 VDD*R2/(R1+R2)와 같게 되며, 커플링 콘덴서(26)의 제2 단자(28)상의 전압은 Vth와 같게 된다. 다른 한 측면에 서, 입력 전압(Vin)이 논리 저전압(LOW)으로부터 논리 고전압(HIGH)으로 전환할 때, 제1 PMOST(12)은 도통되지 않는다. 이 경우, 제2 PMOST(14)가 여전히 도통 상태에 처하므로, 커플링 콘덴서(26)의 제1 단자(24)상의 전압은 Vth로 감소된다. 그러나, 커플링 콘덴서(26)의 제1 단자(24) 및 제2 단자(28)간의 전위차로 인해 여전히 VDD*R2/(R1+R2)-Vth로 유지된다. 따라서, 커플링 콘덴서(26)의 제2 단자(28)상의 전압(Vx)은 Vth- VDD*R2/(R1+R2)로 갑자기 떨어지게 된다. 이렇게 되면, 도 6 및 도 7에서 보여준 바와 같이 논리 회로(20)는 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 상기 이상적인 저수준의 출력 전압(Vout)을 출력하게 된다.
다만, 상기 이상적인 고수준의 값을 가진 출력 전압(Vout)을 출력하기 위해서는 논리 회로(20)의 제1 PMOST(12)의 가로 세로비(W/L)1 역시 제2 PMOST(14)의 가로 세로비(W/L)2보다 훨씬 커야 한다. 또한, 논리 회로(20)는 여전히 직류 전류 문제가 존재한다.
단일형 트랜지스터를 포함하는 종래의 논리 회로에서, 상기 논리 회로(10, 20)와 같은 인버터 외에도 낸드 게이트(NAND) 및 노아 게이트(NOR)에도 상술한 문제점이 존재한다.
도 8 및 도 9를 참조하면, 도 8은 단일형 트랜지스터를 포함하는 종래의 낸드 게이트(30)를 보여주는 회로도이고, 도 9는 낸드 게이트(30)의 파형도이다. 낸드 게이트(30)는 제4 PMOST(32), 제4 PMOST(32)에 직렬 연결되는 제5 PMOST(34), 제5 PMOST(34)에 직렬 연결되는 제6 PMOST(36)와, 제5 PMOST(34) 및 제6 PMOST(36) 에 연결되는 출력 콘덴서(38)를 포함한다.
상기와 같이, 낸드 게이트(30)에도 크기가 너무 큰 문제점(그 이유는, 제4 PMOST(32)의 가로 세로비(W/L)4 와 제5 PMOST(34)의 가로 세로비(W/L)5는 모두 제6 PMOST(36)의 가로 세로비(W/L)6보다 훨씬 커야 하기 때문이다)과, 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에 출력 전압(Vout)이 그 이상적인 저수준값보다 큰 문제점(도 9와 같이 입력 전압(Vin)이 논리 고전압(HIGH)인 경우에, 출력 전압(Vout)은 VSS+제5 PMOST(34)의 임계 전압(Vth5)과 같게 된다)과, 여전히 직류 전류가 존재하여 상당한 전기 에너지를 소모하게 되는 문제점이 존재한다.
본 발명의 주된 목적은 종래 기술에 존재하는 단점을 해결하기 위해, 단일형 트랜지스터를 포함하는 논리 회로 및 이를 이용한 관련 회로를 제공하는데 있다.
본 발명에 따른, 단일형 트랜지스터를 포함하는 논리 회로는,
제1 전압원과 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;
상기 제1 전압원과 연결되는 전원단과 상기 제1 논리 유닛의 입력단과 연결되는 입력 단자를 갖춘, 제2 논리 유닛과;
상기 제1 논리 유닛의 출력 단자에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며 상기 제1 논리 유닛의 출력단 전압을 변화시키기 위한, 승강압 유닛(boost element)과;
상기 승강압 유닛의 출력단에 연결되는 입력단과, 상기 제2 논리 유닛의 출력단에 연결되는 출력단을 갖춘, 저항 유닛과;
상기 제1 논리 유닛의 전원단에 연결되는 제1 전원단과, 상기 제2 전압원에 연결되는 제2 전원단과, 상기 제1 논리 유닛의 입력단에 연결되는 입력단과, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며, 전체 논리 진폭 신호를 발생하기 위한, 전체 진폭 버퍼(full swing buffer)를 포함한다.
본 발명에 따른, 단일형 트랜지스터를 포함하는 다른 하나의 논리 회로는,
제1 전압원에 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;
상기 제1 논리 유닛의 출력단에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제2 논리 유닛과;
상기 제1 논리 유닛의 출력단에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며, 상기 제1 논리 유닛의 출력단의 전압을 변화시키기 위한, 승강압 유닛과;
상기 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 논리 유닛의 출력단에 연결되는 출력단을 갖춘, 저항 유닛과;
상기 제1 논리 유닛의 전원단에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 논리 유닛의 입력단에 연결되는 입력단, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며, 전체 논리 진폭 신호를 발생하 기 위한, 전체 진폭 버퍼를 포함한다.
본 발명에 따른, 단일형 트랜지스터를 포함하는 버퍼는 제1 인버터 및 제2 인버터를 포함한다. 상기 제1 인버터의 입력단은 신호를 입력하며, 상기 제2 인버터의 입력단은 상기 제1 인버터의 출력단에 연결된다.
상기 제1 인버터는,
제1 전압원에 연결되는 소스 전극과 신호를 입력하기 위한 그리드 전극을 갖춘, 제1 트랜지스터와;
상기 제1 전압원에 연결되는 소스 전극과 상기 제1 트랜지스터의 그리드 전극에 연결되는 그리드 전극을 갖춘, 제2 트랜지스터와;
상기 제1 트랜지스터의 드레인 전극에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며 상기 제1 트랜지스터의 드레인 전극의 전압을 변화시키기 위한, 제1 승강압 유닛과;
상기 제1 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 트랜지스터에 드레인 전극에 연결되는 출력단을 갖춘, 제1 저항 유닛과;
상기 제1 트랜지스터의 소스 전극에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 트랜지스터의 그리드 전극에 연결되는 입력단, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며 전체 논리 진폭 신호를 발생하기 위한, 제1 전체 진폭 버퍼를 포함한다.
상기 제2 인버터는,
상기 제1 전압원에 연결되는 소스 전극과 상기 제1 인버터의 제1 전체 진폭 버퍼의 출력단에 연결되는 그리드 전극을 갖추고 상기 제1 전체 논리 진폭 신호를 수신하기 위한, 제3 트랜지스터와;
상기 제3 트랜지스터의 드레인 전극에 연결되는 소스 전극과 상기 제3 트랜지스터의 그리드 전극에 연결되는 그리드 전극을 갖춘, 제4 트랜지스터와;
상기 제1 트랜지스터의 드레인 전극에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 상기 제1 트랜지스터의 드레인 전극의 전압을 변화시키기 위한, 제2 승강압 유닛과;
상기 제2 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 트랜지스터의 드레인 전극에 연결되는 출력단을 갖춘, 제2 저항 유닛과;
상기 제1 트랜지스터의 소스 전극에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 트랜지스터의 그리드 전극에 연결되는 입력단, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며 제2 전체 논리 진폭 신호를 발생하기 위한, 제2 전체 진폭 버퍼를 포함한다.
아래 도면과 결부하여 본 발명의 실시예를 상세하게 설명하기로 한다.
도 10을 참조하면, 도 10은 본 발명에 따른 제1 실시예의 단일형 트랜지스터를 포함하는 논리 회로(50)를 보여주는 회로도이다. 논리 회로(50)는 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(boost Element)(56), 저항 유닛(58) 및 전체 진폭 버퍼(full swing buffer)(60)를 포함한다.
제1 논리 유닛(52)의 전원단(62)은 제1 전압원(VDD)에 연결되고, 입력단(64)은 신호 즉 제1 입력 신호(IN1)를 입력하는데 이용된다. 제1 논리 유닛(52)에는 동 일 형태의 트랜지스터를 포함한다. 구체적으로, 본 발명에 따른 제1 실시예에서 제1 논리 유닛(52)은 제1 PMOST(68)를 포함하는데, 그 소스 전극(70)은 제1 전압원(VDD)에 연결되고, 그리드 전극(72)은 제1 입력 신호(IN1)를 입력하는데 이용된다. 제2 논리 유닛(54)은 제1 논리 유닛(52)과 동일한 바, 다시 말하면 제2 논리 유닛(54) 역시 제2 PMOST(76)를 포함한다. 제2 논리 유닛(54)의 전원단(84)은 제1 논리 유닛(52)의 출력단(66), 즉 제1 PMOST(68)의 드레인 전극(74)에 연결되고, 입력단(86)은 제1 논리 유닛(52)의 입력단(64), 즉 제1 PMOST(68)의 그리드 전극(72)에 연결된다. 이와 유사하게, 제2 PMOST(76)의 소스 전극(78)은 제1 PMOST(68)의 드레인 전극(74)에 연결되고, 그리드 전극(80)은 제1 PMOST(68)의 그리드 전극(72)에 연결된다. 승강압 유닛(56)의 입력단(90)은 제1 논리 유닛(52)의 출력단(66)에 연결되고, 전원단(92)은 제2 전압원(VSS)에 연결된다. 상기 승강압 유닛(56)은 제1 논리 유닛(52)의 출력단(66)상의 전압을 변화시키는 작용을 한다. 승강압 유닛(56)에 포함된 트랜지스터의 형태는 제1 논리 유닛(52)에 포함된 트랜지스터의 형태와 동일하다. 구체적으로, 본 발명에 따른 제1 실시예에서, 승강압 유닛(56)은 제5 PMOST(96), 제6 PMOST(98) 및 승강압 콘덴서(100)를 포함한다. 제5 PMOST(96)의 소스 전극(102)은 제1 논리 유닛(52)의 출력단(66), 즉 제1 PMOST(68)의 드레인 전극(74)에 연결되며, 승강압 콘덴서(100)의 제1 단자(114)는 제5 PMOST(96)의 소스 전극(102)에 연결되고 제2 단자(116)는 제5 PMOST(96)의 그리드 전극(104)에 연결된다. 제6 PMOST(98)의 소스 전극(108)은 승강압 콘덴서(1000의 제2 단자(116)에 연결되고, 그리드 전극(110)은 제2 전압원(VSS)에 연결 되며 드레인 전극(112)은 제6 PMOST(98)의 그리드 전극(110)에 연결된다. 저항 유닛(58)의 입력단(118)은 승강압 유닛(56)의 출력단(94)에 연결되고, 출력단(120)은 제2 논리 유닛(54)의 출력단(88)에 연결된다. 저항 유닛(58)에 포함된 트랜지스터의 형태는 제1 논리 유닛(52)에 포함된 트랜지스터의 형태와 동일하다. 구체적으로, 본 발명의 제1 실시예에서, 저항 유닛(58)은 제4 PMOST(122)를 포함하는데, 그 소스 전극(124)은 승강압 유닛(56)의 출력단(94), 즉 제5 PMOST(96)의 그리드 전극(104)에 연결되고, 그리드 전극(126)은 제4 PMOST의 소스 전극(124)에 연결되며, 드레인 전극(128)은 제2 논리 유닛(54)의 출력단(88), 즉 제2 PMOST(76)의 드레인 전극(82)에 연결된다. 전체 진폭 버퍼(60)의 제1 전원단(130)은 제1 전압원(VDD)에 연결되며, 등가면에서, 제1 전원단(130)은 제1 논리 유닛(52)의 전원단(62)에 연결되고, 제2 전원단(132)은 제2 전압원(VSS)에 연결된다. 등가면에서, 제2 전원단(132)은 승강압 유닛(56)의 전원단(92)에 연결되고, 입력단(134)은 제1 논리 유닛(52)의 입력단(64)에 연결되며, 제어단(136)은 저항 유닛(58)의 출력단(120)에 연결된다. 전체 진폭 버퍼(60)는 전체 논리 진폭(full logic swing) 신호를 발생하기 위한 것으로, 전체 진폭 버퍼(60)에 포함된 트랜지스터의 형태도 제1 논리 유닛(52)에 포함된 트랜지스터의 형태와 동일하다. 구체적으로, 본 발명의 제1 실시예에서, 전체 진폭 버퍼(60)는 제7 PMOST(138) 및 제7 PMOST(138)에 직렬 연결된 제3 PMOST(146)를 포함한다. 제3 PMOST(146)의 그리드 전극(150)은 저항 유닛(58)의 출력단(120), 즉 제4 PMOST(122)의 드레인 전극(128)에 연결되고, 드레인 전극(152)은 제2 전압원(VSS)에 연결된다. 등가면에서, 제4 PMOST(146)의 드레인 전 극(152)은 승강압 유닛(56)의 제6 PMOST(98)의 드레인 전극(112)에 연결되고, 제7 PMOST(138)의 소스 전극(140)은 제1 전압원(VDD)에 연결된다. 등가면에서, 제7 PMOST(138)의 소스 전극(140)은 제1 PMOST(68)의 소스 전극(70)에 연결되고, 그리드 전극(142)은 제2 논리 유닛(54)의 입력단(86), 즉 제2 PMOST(76)의 그리드 전극(80)에 연결되며, 드레인 전극(144)은 제3 PMOST(146)의 소스 전극(148)에 연결된다. 제7 PMOST(138)는 제1 논리 유닛(52)(또는 제2 논리 유닛(54))과 동일한 제3 논리 유닛(154)으로 볼 수 있는 바, 그 전원단(156)은 제1 전압원(VDD)에 연결되고, 입력단(158)은 제1 논리 유닛(52)의 입력단(64)에 연결됨으로써 제1 입력 신호(IN1)를 입력하며, 출력단(160)은 제3 PMOST(146)의 소스 전극(148)에 연결된다. 전체 진폭 버퍼(60)가 발생한 전체 논리 진폭 신호는 출력단(160)에 출력된다.
논리 회로(50)의 동작 과정은 다음과 같다.
도 11을 참조하면, 도 11은 논리 회로(50)의 파형도을 보여준다. 논리 회로(50)의 입력단(64)에 입력된 제1 입력 신호(IN1)가 논리 저전압(LOW)인 경우에, 제1 , 제2 및 제7 PMOST(68, 76 및 138)은 모두 도통되며, 또한 제6, 제5 및 제4 PMOST(98, 96 및 122) 역시 도통되고 있는 이유로, 제1 논리 유닛(52)의 출력단(66), 제2 논리 유닛(54)의 출력단(88) 및 승강압 콘덴서(100)의 제2 단자(116)상의 제1 전압(V1), 제2 전압(V2) 및 제3 전압(V3)은 도 11의 제1 부분 1에 표시된 바와 같이 모두 VDD보다 작다. 그러나, 제3 PMOST(146)의 그리드 전극(150)상의 제2 전압(V2)이 논리 고전압(HIGH)에 근접한 이유로 제3 PMOST(146)가 도통되지 않기 때문에, 논리 회로(50)의 출력단(160)상의 출력 전압(OUT)은 VDD와 같게 된다. 다 른 한 측면에서, 제1 입력 신호(IN1)가 논리 저전압(LOW)으로부터 논리 고전압(HIGH)으로 전환된 경우에, 제1 , 제2 및 제7 PMOST(68, 76 및 138)는 모두 도통되지 않는다. 이 경우에, 제6, 제5 및 제4 PMOST(98, 96 및 122)는 여전히 도통되기 때문에, 승강압 콘덴서(100)의 제2 단자(116)상의 제3 전압(V3)은 갑자기 떨어지게 된다. 이렇게 되면, 도 11의 제2 부분 2에서 보여준 바와 같이 제3 PMOST(146)는 충분하게 도통되어 논리 회로(50)의 출력단(160)에서 상기 이상적인 저수준값에 근접하는 출력 전압(OUT)을 출력할 수 있다.
간략하게 말하면, 논리 회로(50)에서 제1 논리 유닛(52)의 입력단(64)에 입력된 신호의 전압이 논리 고전압(HIGH)과 같은 경우, 출력단(160)에서 출력된 전체 논리 진폭 신호의 전압은 논리 저전압(LOW)과 같게 되며, 제1 논리 유닛(52)의 입력단(64)에 입력된 신호의 전압이 논리 저전압(LOWH)과 같은 경우, 출력단(160)에서 출력된 전체 논리 진폭 신호의 전압은 논리 고전압(HIGH)과 같게 된다.
본 발명의 제1 실시예에서, 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56) 및 저항 유닛(58)의 주된 임무는 제3 논리 유닛(154)의 제3 PMOST(146)가 제3 전압(V3)을 충분하게 도통시킬 수 있도록 확보하는 것이나, 도 11의 제2 부분 2에 표시된 바와 같이 논리 회로(50) 이후의 기타 논리 회로를 구동시키는 실제 중책은 제3 논리 유닛(154)이 감당하게 된다. 따라서 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56) 및 저항 유닛(58)의 크기는 아주 작아도 된다. 이렇게 되면 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56) 및 저항 유닛(58) 사이에 흐르는 직류 전류는 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유 닛(56) 및 저항 유닛(58) 모두가 작은 크기 및 높은 저항을 갖고 있는 이유로 아주 작게 되며, 논리 회로(50)는 단지 소량의 전기 에너지만을 소모하게 된다.
본 발명의 제1 실시예에서, 논리 회로(50)에 포함된 모든 트랜지스터는 PMOST이나, 본 발명에 따른 단일형 트랜지스터를 포함하는 논리 회로는 NMOS 트랜지스터를 포함할 수도 있다.
도 12를 참조하면, 도 12는 본 발명에 따른 제2 실시예의 단일형 트랜지스터를 포함하는 논리 회로(250)를 보여주는 회로도이다. 논리 회로(250)는 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56), 저항 유닛(258) 및 전체 진폭 버퍼(60)를 포함한다. 상기와 유사하게, 저항 유닛(258)의 입력단(218)은 승강압 유닛(56)의 출력단(94)에 연결되고, 출력단(220)은 제2 논리 유닛(54)의 출력단(88)에 연결된다.
논리 회로(50)에서 제2 논리 유닛(54)의 전원단(84)이 제1 논리 유닛(52)의 출력단(66)에 연결되는 것과 달리, 논리 회로(250)의 제2 논리 유닛(54)의 전원단(84)은 제1 전압원(VDD)에 연결된다. 제1 입력 전압(IN1)이 논리 저전압(LOW)인 경우에 제1 논리 유닛(52)의 출력단(66)상의 전압은 VDD와 같게 된다. 이와 같은 이유로, 제2 논리 유닛(54)의 전원단(84) 역시 제1 논리 유닛(52)의 출력단(66)에 연결되지 않고, 제1 전압원(VDD)에 직접 연결된다. 또한, 논리 회로(50)의 저항회로(58)의 제4 PMOST(122)가 단지 저항으로만 이용되므로, 논리 회로(250)의 저항회로(258)는 제4 PMOST(58)를 포함하지 않으며 대신 저항(222)을 포함한다. 저항(222)의 제1 단자(224)도 승강압 유닛(56)의 출력단(94)에 연결되고, 제2 단 자(228)도 제2 논리 유닛(54)의 출력단(88)에 연결된다.
도 12에 표시된 논리 회로(250)의 동작 방식은 도 10에 표시된 논리 회로(50)의 동작 방식과 동일하므로 더 설명하지 않겠다. 한편, 논리 회로(250)의 직류 전류를 아주 작게 하려면 저항(222)의 저항값을 아주 크게 하여야 한다는 점을 주의해야 한다.
도 13을 참조하면, 도 13은 본 발명에 따른 제3 의 실시예의 단일형 트랜지스터를 포함하는 논리 회로(350)의 회로도이다. 논리 회로(350)는 제4 논리 유닛(352), 제5 논리 유닛(354), 승강압 유닛(56), 저항 유닛(258) 및 전체 진폭 버퍼(360)를 포함한다. 논리 회로(350)에서 제4 논리 유닛(352), 제5 논리 유닛(354), 승강압 유닛(56), 저항 유닛(258) 및 전체 진폭 버퍼(360)간의 연결 방식은 논리 회로(50)의 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56), 저항 유닛(58) 및 전체 진폭 버퍼(60) 간의 연결 방식과 유사하므로 더 설명하지 않겠다.
논리 회로(50)의 제1 논리 유닛(52)이 제1 PMOST(68)만을 포함하는 것과 달리, 논리 회로(350)의 제4 논리 유닛(352)은 제1 PMOST(68)를 포함하는 외에, 제1 PMOST(68)에 직렬 연결된 제11의 PMOST(368)를 더 포함한다. 그 소스 전극(370)은 제1 PMOST(68)의 드레인 전극(74)에 연결되고, 그리드 전극(372)은 제2 입력 신호(IN2)를 입력하며, 드레인 전극(374)은 승강압 유닛(56)의 입력단(90)에 연결된다. 등가면에서 제4 논리 유닛(352)은 낸드 게이트(NAND)이다.
논리 회로(350)에서, 제5 논리 유닛(354)과 전체 진폭 버퍼(360)내의 제6 논 리 유닛(454)이 제4 논리 유닛(352)과 동일해야 하므로, 제5 논리 유닛(354)은 제2 PMOST(76)외에 제2 PMOST(76)에 직렬 연결되는 제12 PMOST(376)를 더 포함한다. 그리고, 제6 논리 유닛(454)은 제7 PMOST(138)외에 제7 PMOST(138)에 직렬 연결되는 제17 PMOST(438)를 더 포함한다. 여기에서 제12 PMOST(376) 및 제17 PMOST(438)의 그리드 전극(380, 442)은 모두 제11 PMOST(368)의 그리드 전극(372)에 연결되며 역시 제2 입력 신호(IN2)를 수신하는 작용을 한다.
도 14를 참조하면, 도 14는 논리 회로(350)의 파형도을 보여주는 도면이다. 제4 논리 유닛(352), 제5 논리 유닛(354) 및 전체 진폭 버퍼(360)내의 제6 논리 유닛(454)이 등가면에서 하나의 낸드 게이트를 구성하므로, 논리 회로(350)의 출력단(160)은 제1 입력 신호(IN1) 및 제2 입력 신호(IN2)가 모두 논리 저전압(LOW)인 경우에만 논리 고전압(HIGH)을 출력한다.
도 15를 참조하면, 도 15는 본 발명에 따른 제4 실시예의 단일형 트랜지스터를 포함하는 논리 회로(550)의 회로도이다. 논리 회로(550)는 제7 논리 유닛(552), 제8 논리 유닛(554), 승강압 유닛(56), 저항 유닛(258) 및 전체 진폭 버퍼(560)를 포함한다. 논리 회로(550)에서 제7 논리 유닛(552), 제8 논리 유닛(554), 승강압 유닛(56), 저항 유닛(258) 및 전체 진폭 버퍼(560) 간의 연결 방식은 논리 회로(50)의 제1 논리 유닛(52), 제2 논리 유닛(54), 승강압 유닛(56), 저항 유닛(58) 및 전체 진폭 버퍼(60) 간의 연결 방식과 유사하므로 더 설명하지 않겠다.
논리 회로(50)의 제1 논리 유닛(52)이 제1 PMOST(68)만을 포함하는 것과 달 리, 논리 회로(550)의 제7 논리 유닛(552)은 제1 PMOST(68)를 포함하는 외에 제1 PMOST(68)에 병렬 연결된 제14 PMOST(568)를 포함한다. 그 소스 전극(570)은 제1 PMOST(68)의 소스 전극(70)에 연결되고, 그리드 전극(572)은 제2 입력 신호(IN2)를 입력하며, 드레인 전극(574)은 승강압 유닛(56)의 입력단(90)에 연결된다. 등가면에서 제7 논리 유닛(552)은 노아 게이트(NOR)이다.
논리 회로(550)에서, 제8 논리 유닛(554)과 전체 진폭 버퍼(560) 중 제9 논리 유닛(654)이 반드시 제7 논리 유닛(552)과 같아야 하는 이유로, 제8 논리 유닛(554)은 제2 PMOST(76)를 포함하는 외에, 제2 PMOST(76)에 병렬 연결된 제15 PMOST(576)를 더 포함한다. 그리고, 제6 논리 유닛(654)은 제7 PMOST(138)를 포함하는 외에 제7 PMOST(138)에 병렬 연결된 제16 PMOST(638)를 더 포함한다. 여기에서 제15 PMOST(576) 및 제16 PMOST(638)의 그리드 전극(580, 642)은 모두 제14 PMOST(568)의 그리드 전극(572)에 연결되며 마찬가지로 제2 입력 신호(IN2)를 수신하는 작용을 한다.
도 16을 참조하면, 도 16은 논리 회로(550)의 파형도이다. 제7 논리 유닛(552), 제8 논리 유닛(554) 및 전체 진폭 버퍼(560)의 제9 논리 유닛(654)이 등가면에서 노아 게이트를 구성하므로, 논리 회로(550)의 출력단(160)은 제1 입력 신호(IN1) 또는 제2 입력 신호(IN2)가 논리 저전압(LOW)인 경우에 모두 논리 고전압(HIGH)을 출력할 수 있다.
본 발명에 따른 제1 실시예 내지 제4 실시예에서, 저항 유닛(58)(저항 유닛(258)도 마찬가지임)은 모두 승강압 유닛(56) 외측에 설치되었으나, 본 발명에 따른 논리 회로의 저항 유닛(58)은 승강압 유닛(56)내에 설치할 수도 있다. 도 17을 참조하면, 도 17은 본 발명에 따른 제5 실시예의 논리 회로(750)의 회로도이다. 논리 회로(750)는 제1 논리 유닛(52), 제2 논리 유닛(54), 전체 진폭 버퍼(60)를 포함하는 외에 승강압 유닛(756)을 더 포함한다.
본 발명에 따른 제5 실시예에서, 승강압 유닛(756)은 제5 PMOST(96), 제6 PMOST(98), 승강압 콘덴서(100) 외에 저항 유닛(58)(또는 저항 유닛(258))을 더 포함하며, 저항 유닛(58)의 입력단(118)은 여전히 제6 PMOST(98)의 소스 전극(108)에 연결된다. 다만, 제5 PMOST(96)의 그리드 전극(104)은 제6 PMOST(98)의 소스 전극(108)에 연결되던 원래의 형식(도 10 참조)으로부터 저항 유닛(58)의 출력단(120)에 연결되는 형식으로 변화되었다. 또한, 승강압 유닛(56)의 출력단(94)은 저항 유닛(58)의 입력단(118)에 연결되던 원래 형식(도 10 참조)으로부터 전체 진폭 버퍼(60)의 제어단(136)에 직접 연결되는 형식으로 변화되었다. 본 발명에 따른 제5 실시예의 논리 회로(750)의 동작 과정은 제1 실시예에 따른 논리 회로(50)의 동작 과정과 유사하므로 더 설명하지 않겠다.
본 발명에 따른 논리 회로는 여러가지 실제 회로에 이용할 수 있다. 도 18을 참조하면, 도 18은 N급으로 직렬 연결된 논리 회로(50)를 포함하는 버퍼(850) 회로도이다. 버퍼(850)는 N을 변화시키고 논리 회로(50)의 전체 진폭 버퍼(60) 크기를 변화시키는 방식으로 적절한 위상과 구동 능력을 제공한다. 본 발명의 논리 회로는 래치 회로(latch circuit) 및 시프트 레지스터(Shift Register)에 이용할 수 있는 것은 물론이다.
상기 실시예에서, 논리 회로(50, 250, 350, 550, 750)는 모두 전체 진폭 버퍼(60, 360, 560)를 포함하나, 전체 진폭 버퍼(60)는 도 19에 도시된 버퍼(850)와 같이 그 어떤 버퍼의 형식도 가능하다.
선행기술에 비하여, 본 발명에 따른 단일형 트랜지스터를 포함하는 논리 회로는 제1 논리 유닛, 제2 논리 유닛, 승강압 유닛, 저항 유닛 및 전체 진폭 버퍼를 포함한다. 본 발명에 따른 논리 회로에서 상기 제1 논리 유닛, 제2 논리 유닛, 승강압 유닛 및 상기 저항 유닛의 주된 임무는 상기 전체 진폭 버퍼 내의 제3 논리 유닛의 트랜지스터가 전압을 충분하게 도통할 수 있도록 확보하는 것이나, 실제로 상기 논리 회로 이후의 기타 논리 회로를 구동시키는 중책은 상기 제3 논리 유닛이 감당하게 된다. 따라서, 상기 제1 논리 유닛, 제2 논리 유닛, 승강압 유닛 및 상기 저항 유닛의 크기는 아주 작아도 된다. 이렇게 되면, 상기 제1 논리 유닛, 제2 논리 유닛, 승강압 유닛 및 상기 저항 유닛 사이에 흐르는 직류 전류는 상기 제1 논리 유닛, 제2 논리 유닛, 승강압 유닛 및 상기 저항 유닛 모두가 작은 크기 및 높은 저항을 갖고 있는 이유로 아주 작아지며, 상기 논리 회로는 단지 소량의 전기 에너지만을 소모하게 된다. 또한, 상기 전체 진폭 버퍼의 설치는 상기 논리 회로가 전체 논리 진폭 신호를 출력할 수 있도록 한다.
상기는 본 발명의 바람직한 실시예에 불과하며, 본 발명의 특허 청구 범위에서 진행한 모든 균등 변화는 모두 본 발명의 보호 범위에 해당된다.

Claims (27)

  1. 제1 전압원과 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;
    상기 제1 전압원과 연결되는 전원단과 상기 제1 논리 유닛의 입력단과 연결되는 입력 단자를 갖춘, 제2 논리 유닛과;
    상기 제1 논리 유닛의 출력 단자에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며 상기 제1 논리 유닛의 출력단 전압을 변화시키기 위한, 승강압 유닛(boost element)과;
    상기 승강압 유닛의 출력단에 연결되는 입력단과, 상기 제2 논리 유닛의 출력단에 연결되는 출력단을 갖춘, 저항 유닛과;
    상기 제1 논리 유닛의 전원단에 연결되는 제1 전원단과, 상기 제2 전압원에 연결되는 제2 전원단과, 상기 제1 논리 유닛의 입력단에 연결되는 입력단과, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며, 전체 논리 진폭 신호를 발생하기 위한, 전체 진폭 버퍼(full swing buffer)
    를 포함하는 것을 특징으로 하는, 단일형 트랜지스터를 포함하는 논리 회로.
  2. 제1항에 있어서,
    상기 제1 논리 유닛, 상기 제2 논리 유닛, 상기 승강압 유닛, 상기 저항 유닛과 상기 전체 진폭 버퍼는 단일형 트랜지스터로 구성되는 것을 특징으로 하는 논 리 회로.
  3. 제1항에 있어서,
    상기 전체 진폭 버퍼는,
    상기 제1 논리 유닛의 전원단에 연결되는 전원단과, 상기 제1 논리 유닛의 입력단에 연결되는 입력단과, 상기 전체 논리 진폭 신호를 출력하기 위한 출력단을 갖춘, 제3 논리 유닛과;
    상기 저항 유닛의 출력단에 연결되는 그리드 전극과, 상기 제3 논리 유닛의 출력단에 연결되는 소스 전극과, 상기 제2 전압원에 연결되는 드레인 전극을 갖춘 제3 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.
  4. 제1항에 있어서,
    상기 제1 논리 유닛의 입력단에 입력되는 신호의 전압이 상기 제1 전압원의 전압과 동일한 경우, 상기 전체 논리 진폭 신호의 전압은 상기 제2 전압원의 전압과 동일하게 되는 것을 특징으로 하는 논리 회로.
  5. 제1항에 있어서,
    상기 제1 논리 유닛의 입력단에 입력되는 신호의 전압이 상기 제2 전압원의 전압과 동일한 경우, 상기 전체 논리 진폭 신호의 전압은 상기 제1 전압원의 전압과 동일하게 되는 것을 특징으로 하는 논리 회로.
  6. 제1항에 있어서,
    상기 제1 논리 유닛은,
    상기 제1 전압원과 연결되는 소스 전극, 신호를 입력하기 위한 그리드 전극, 상기 승강압 유닛의 입력단과 연결되는 드레인 전극을 갖춘, 제1 MOS 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.
  7. 제6항에 있어서,
    상기 제1 논리 유닛은, 상기 제1 전압원과 연결되는 소스 전극, 신호를 입력하기 위한 그리드 전극, 상기 승강압 유닛의 입력단과 연결되는 드레인 전극을 갖춘, 제2 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 논리 회로.
  8. 제1항에 있어서,
    상기 제1 논리 유닛은,
    상기 제1 전압원에 연결되는 소스 전극과 신호가 입력되는 그리드 전극을 갖춘 제1 MOS 트랜지스터; 및
    상기 제1 MOS 트랜지스터의 드레인 전극에 연결되는 소스 전극, 신호가 입력되는 그리드 전극, 상기 승강압 유닛의 입력단에 연결되는 드레인 전극을 갖춘 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.
  9. 제1항에 있어서,
    상기 저항 유닛은,
    상기 승강압 유닛의 출력단에 연결되는 제1 단자와 상기 제2 논리 유닛의 출력단에 연결되는 제2 단자를 갖춘, 저항을 포함하는 것을 특징으로 하는 논리 회로.
  10. 제1항에 있어서,
    상기 저항 유닛은,
    상기 승강압 유닛의 출력단에 연결되는 소스 전극，제4 트랜지스터의 소스 전극에 연결되는 그리드 전극, 상기 제2 논리 유닛의 출력단에 연결되는 드레인 전극을 갖춘, 제4 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.
  11. 제1 전압원에 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;
    상기 제1 논리 유닛의 출력단에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제2 논리 유닛과;
    상기 제1 논리 유닛의 출력단에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며, 상기 제1 논리 유닛의 출력단의 전압을 변화시키기 위한, 승강압 유닛과;
    상기 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 논리 유닛의 출력 단에 연결되는 출력단을 갖춘, 저항 유닛과;
    상기 제1 논리 유닛의 전원단에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 논리 유닛의 입력단에 연결되는 입력단, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며, 전체 논리 진폭 신호를 발생하기 위한, 전체 진폭 버퍼
    를 포함하는 것을 특징으로 하는, 단일형 트랜지스터를 포함하는 논리 회로.
  12. 제11항에 있어서,
    상기 제1 논리 유닛, 상기 제2 논리 유닛, 상기 승강압 유닛, 상기 저항 유닛과 상기 전체 진폭 버퍼는 단일형 트랜지스터로 구성되는 것을 특징으로 하는 논리 회로.
  13. 제11항에 있어서,
    상기 전체 진폭 버퍼는,
    상기 제1 논리 유닛의 전원단에 연결되는 전원단, 상기 제1 논리 유닛의 입력단에 연결되는 입력단, 상기 전체 논리 진폭 신호를 출력하기 위한 출력단을 갖춘, 제3 논리 유닛과;
    상기 저항 유닛의 출력단에 연결되는 그리드 전극, 상기 제3 논리 유닛의 출력단에 연결되는 소스 전극, 상기 제2 전압원에 연결되는 드레인 전극을 갖춘, 제3 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.
  14. 제11항에 있어서,
    상기 제1 논리 유닛의 입력단에 입력된 신호의 전압이 상기 제1 전압원의 전압과 동일한 경우, 상기 전체 논리 진폭 신호의 전압은 상기 제2 전압원의 전압과 동일한 것을 특징으로 하는 논리 회로.
  15. 제11항에 있어서,
    상기 제1 논리 유닛의 입력단에 입력된 신호의 전압이 상기 제2 전압원의 전압과 동일한 경우, 상기 전체 논리 진폭 신호의 전압은 상기 제1 전압원의 전압과 동일한 것을 특징으로 하는 논리 회로.
  16. 제11항에 있어서,
    상기 제1 논리 유닛은,
    상기 제1 전압원과 연결되는 소스 전극, 신호를 입력하기 위한 그리드 전극, 상기 승강압 유닛의 입력단에 연결되는 드레인 전극을 갖춘, 제1 MOS 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.
  17. 제16항에 있어서,
    상기 제1 논리 유닛은, 상기 제1 전압원에 연결되는 소스 전극, 신호를 입력하기 위한 그리드 전극, 상기 승강압 유닛의 입력단에 연결되는 드레인 전극을 갖 춘, 제2 MOS 트랜지스터를 더 포함하는 것을 특징으로 하는 논리 회로.
  18. 제11항에 있어서,
    상기 제1 논리 유닛은,
    상기 제1 전압원에 연결되는 소스 전극과 신호를 입력하기 위한 그리드 전극을 갖춘, 제1 MOS 트랜지스터; 및
    상기 제1 MOS 트랜지스터의 드레인 전극에 연결되는 소스 전극, 신호를 입력하기 위한 그리드 전극, 상기 승강압 유닛의 입력단에 연결되는 드레인 전극을 갖춘, 제2 MOS 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.
  19. 제11항에 있어서,
    상기 저항 유닛은,
    상기 승강압 유닛의 출력 단자에 연결되는 제1 단자와 상기 제2 논리 유닛의 출력단에 연결되는 제2 단자를 갖춘, 저항을 포함하는 것을 특징으로 하는 논리 회로.
  20. 제11항에 있어서,
    상기 저항 유닛은,
    상기 승강압 유닛의 출력단에 연결되는 소스 전극, 제4 트랜지스터의 소스 전극에 연결되는 그리드 전극, 상기 제2 논리 유닛의 출력단에 연결되는 드레인 전 극을 갖춘, 제4 트랜지스터를 포함하는 것을 특징으로 하는 논리 회로.
  21. 제1 전압원에 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;
    상기 제1 전압원에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제2 논리 유닛과;
    상기 제1 논리 유닛의 출력단에 연결되는 소스 전극을 갖춘, 제5 트랜지스터와;
    상기 제5 트랜지스터의 소스 전극에 연결되는 제1 단자와，상기 제5 트랜지스터의 그리드 전극에 연결되는 제2 단자를 갖춘, 승강압 콘덴서와;
    제6 트랜지스터로서, 상기 승강압 콘덴서의 제2 단자에 연결되는 소스 전극, 제2 전압원에 연결되는 그리드 전극, 상기 제6 트랜지스터의 그리드 전극에 연결되는 드레인 전극을 갖춘, 상기 제6 트랜지스터와;
    제4 트랜지스터로서, 상기 승강압 콘덴서의 제2 단자에 연결되는 소스 전극, 상기 제4 트랜지스터의 소스 전극에 연결되는 그리드 전극, 상기 제2 논리 유닛의 출력단에 연결되는 드레인 전극을 갖춘, 상기 제4 트랜지스터와;
    상기 제1 논리 유닛의 전원단에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제3 논리 유닛과;
    상기 제3 논리 유닛의 출력단에 연결되는 소스 전극, 상기 제4 트랜지스터의 드레인 전극에 연결되는 그리드 전극, 상기 제5 트랜지스터의 드레인 전극에 연결되는 드레인 전극을 갖춘, 제3 트랜지스터
    를 포함하는 것을 특징으로 하는 단일형 트랜지스터를 포함하는 논리 회로.
  22. 제21항에 있어서,
    상기 제1 논리 유닛, 상기 제2 논리 유닛, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제4 트랜지스터, 상기 제3 논리 유닛과 상기 제3 트랜지스터는 단일형 트랜지스터로 구성되는 것을 특징으로 하는 논리 회로.
  23. 제1 전압원에 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;
    상기 제1 논리 유닛의 출력 소스에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제2 논리 유닛과;
    상기 제1 논리 유닛의 출력단에 연결되는 소스 전극을 갖춘, 제5 트랜지스터와;
    상기 제5 트랜지스터의 소스 전극에 연결되는 제1 단자와 상기 제5 트랜지스터의 그리드 전극에 연결되는 제2 단자를 갖춘, 승강압 콘덴서와;
    제6 트랜지스터로서, 상기 승강압 콘덴서의 제2 단자에 연결되는 소스 전극, 제2 전압원에 연결되는 그리드 전극, 상기 제6 트랜지스터의 그리드 전극에 연결되는 드레인 전극을 갖춘, 상기 제6 트랜지스터와;
    제4 트랜지스터로서, 상기 승강압 콘덴서의 제2 단자에 연결되는 소스 전극, 상기 제4 트랜지스터의 소스 전극에 연결되는 그리드 전극, 상기 제2 논리 유닛의 출력단에 연결되는 드레인 전극을 갖춘, 상기 제4 트랜지스터와;
    상기 제1 논리 유닛의 전원단에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제3 논리 유닛과;
    상기 제3 논리 유닛의 출력단에 연결되는 소스 전극, 상기 제4 트랜지스터의 드레인 전극에 연결되는 그리드 전극, 상기 제5 트랜지스터의 드레인 전극에 연결되는 드레인 전극을 갖춘, 제3 트랜지스터
    를 포함하는 것을 특징으로 하는 단일형 트랜지스터를 포함하는 논리 회로.
  24. 제23항에 있어서,
    상기 제1 논리 유닛, 상기 제2 논리 유닛, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제4 트랜지스터, 상기 제3 논리 유닛과 상기 제3 트랜지스터는 단일형 트랜지스터로 구성된 것을 특징으로 하는 논리 회로.
  25. 신호를 입력하기 위한 입력단을 갖춘 제1 인버터와;
    상기 제1 인버터의 출력단에 연결되는 입력단을 갖춘 제2 인버터
    를 포함하고,
    상기 제1 인버터는,
    제1 전압원에 연결되는 소스 전극과 신호를 입력하기 위한 그리드 전극을 갖춘, 제1 트랜지스터와;
    상기 제1 전압원에 연결되는 소스 전극과 상기 제1 트랜지스터의 그리드 전극에 연결되는 그리드 전극을 갖춘, 제2 트랜지스터와;
    상기 제1 트랜지스터의 드레인 전극에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며 상기 제1 트랜지스터의 드레인 전극의 전압을 변화시키기 위한, 제1 승강압 유닛과;
    상기 제1 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 트랜지스터의 드레인 전극에 연결되는 출력단을 갖춘, 제1 저항 유닛과;
    상기 제1 트랜지스터의 소스 전극에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 트랜지스터의 그리드 전극에 연결되는 입력단, 상기 제1 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며 전체 논리 진폭 신호를 발생하기 위한, 제1 전체 진폭 버퍼
    를 포함하며,
    상기 제2 인버터는,
    상기 제1 전압원에 연결되는 소스 전극과 상기 제1 인버터의 제1 전체 진폭 버퍼의 출력단에 연결되는 그리드 전극을 갖추고 상기 제1 전체 논리 진폭 신호를 수신하기 위한, 제3 트랜지스터와;
    상기 제3 트랜지스터의 드레인 전극에 연결되는 소스 전극과 상기 제3 트랜지스터의 그리드 전극에 연결되는 그리드 전극을 갖춘, 제4 트랜지스터와;
    상기 제1 트랜지스터의 드레인 전극에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 상기 제1 트랜지스터의 드레인 전극의 전압을 변화시키기 위한, 제2 승강압 유닛과;
    상기 제2 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 트랜지스터의 드레인 전극에 연결되는 출력단을 갖춘, 제2 저항 유닛과;
    상기 제1 트랜지스터의 소스 전극에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 트랜지스터의 그리드 전극에 연결되는 입력단, 상기 제2 저항 유닛의 출력단에 연결되는 제어단을 갖추고 있으며 제2 전체 논리 진폭 신호를 발생하기 위한, 제2 전체 진폭 버퍼
    를 포함하는 것을 특징으로 하는 버퍼.
  26. 제25항에 있어서,
    상기 제2 트랜지스터, 상기 제1 승강압 유닛, 상기 제1 저항 유닛, 상기 제1 전체 진폭 버퍼, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제2 승강압 유닛, 상기 제2 저항 유닛 및 상기 제2 전체 진폭 버퍼 내에 포함되는 트랜지스터의 형태는 상기 제1 트랜지스터 형태와 동일한 것을 특징으로 하는 버퍼.
  27. 제1 전압원에 연결되는 전원단과 신호를 입력하기 위한 입력단을 갖춘, 제1 논리 유닛과;
    상기 제1 전압원에 연결되는 전원단과 상기 제1 논리 유닛의 입력단에 연결되는 입력단을 갖춘, 제2 논리 유닛과;
    상기 제1 논리 유닛의 출력단에 연결되는 입력단과 제2 전압원에 연결되는 전원단을 갖추고 있으며, 상기 제1 논리 유닛의 출력단 전압을 변화시키기 위한, 승강압 유닛과;
    상기 승강압 유닛의 출력단에 연결되는 입력단과 상기 제2 논리 유닛의 출력단에 연결되는 출력단을 갖춘, 저항 유닛과;
    상기 제1 논리 유닛의 전원단에 연결되는 제1 전원단, 상기 제2 전압원에 연결되는 제2 전원단, 상기 제1 논리 유닛의 입력단에 연결되는 입력단, 상기 저항 유닛의 출력단에 연결되는 제어단을 갖추며, 전체 논리 진폭 신호를 발생하기 위한, 전체 진폭 버퍼
    를 포함하는 것을 특징으로 하는 논리 회로.
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