KR100719678B1 - 레벨 쉬프터 - Google Patents

Abstract

본 발명의 실시예에 의한 레벨 쉬프터는, 반전된 입력전압(INb) 및 입력전압(IN)을 각각 제공받고, 각각의 게이트를 통해 제 1부스팅 회로부 및 제 2부스팅 회로부와 연결된 제 1 및 제 2 트랜지스터(T1, T2)와; 상기 제 1 트랜지스터(T1)와 연결되고, 게이트를 통해 상기 제 2트랜지스터(T2)의 드레인과 연결된 제 3트랜지스터(T3) 및 상기 제 2트랜지스터(T2)와 연결되고, 게이트를 통해 상기 제 1트랜지스터(T1)의 드레인과 연결된 제 4트랜지스터(T4)로 구성되는 래치 회로가 포함됨을 특징으로 한다.

이와 같은 본 발명에 의하면, 캐패시터 커플링 효과를 이용한 전압 부스팅(boosting) 동작을 통해 short circuit 전류를 크게 줄여 저 소비 전력 회로를 구현하고, 입력전압이 인가되는 트랜지스터의 사이즈를 적게 구현할 수 있게 되어 기생 캐패시턴스 증가를 방지하고, 입력전압 천이 시의 발생되는 기울기(slope) 감소를 방지할 수 있다는 장점이 있다.

Description

레벨 쉬프터{level shifter}

도 1a 및 도 1b는 종래의 레벨 쉬프터 구조를 나타내는 회로도.

도 2는 본 발명의 실시예에 의한 레벨 쉬프터의 회로도.

도 3a 및 도 3b는 도 2에 도시된 레벨 쉬프터 회로의 동작을 설명하기 위한 도면.

도 4a 및 도 4b는 도 2에 도시된 레벨 쉬프터 회로의 동작 특성을 나타내는 도면.

도 5a 내지 도 5d는 본 발명의 다른 실시예에 의한 레벨 쉬프터의 회로도.

본 발명은 레벨 쉬프터에 관한 것으로, 특히 소비전력 및 전파지연(propagation delay) 문제를 극복하는 레벨 쉬프터에 관한 것이다.

도 1a 및 도 1b는 종래의 레벨 쉬프터 구조를 나타내는 회로도이다.

단, 도 1a는 레벨 업 쉬프터(level up shifter)에 대한 회로도이고, 도 1b는 레벨 다운 쉬프터(level down shifter)에 대한 회로도이다.

여기서, 도 1a에 도시된 VDDH는 레벨 업 쉬프터의 공급 전압이고, 도 1b에 도시된 VDDL 및 VSS는 레벨 다운 쉬프터의 공급 전압이며, IN은 레벨 업/다운 쉬프터의 입력전압, OUT는 출력전압을 나타낸다.

이하, 도 1a를 참조하여 레벨 업 쉬프터의 구조 및 동작을 설명하도록 한다.

도 1a를 참조하면 종래의 레벨 업 쉬프터는 입력전압(IN) 및 반전된 입력전압(INb)를 제공받는 제 1 및 제 2 N채널 트랜지스터(NM1, NM2)와; 상기 입력전압을 승압(level up) 하기 위한 래치 회로로 구성되며, 상기 래치 회로는 제 1 및 제 2 P채널 트랜지스터(PM1, PM2)로 구성된다.

상기 NM1, NM2는 각각 게이트가 입력전압(IN) 및 반전된 입력전압(INb)과 연결되고, 소스는 접지 전압(GND)와 연결되며, 드레인은 각각 제 1 및 제 2노드(A, B)에 접속되어 상기 래치 회로에 연결된다. 단, 상기 제 2노드(B)는 출력전압(OUT)과 연결된다.

상기 래치 회로를 구성하는 PM1, PM2의 게이트 및 드레인은 각각 상기 제 1 및 제 2노드 사이에 교차되어 연결되며, 소스는 레벨 업 쉬프터의 공급 전압인 VDDH에 연결된다.

상기 구조를 갖는 종래의 레벨 업 쉬프터의 경우 예컨대 입력전압(IN)이 0V~5V의 범위를 갖고 출력전압 OUT이 0V~10V의 범위를 갖는다면 IN이 하이 레벨 즉, 5V일 때 INb는 로우 레벨 즉, 0V가 되고 IN이 로우 레벨(0V) 일 때 INb는 하이 레벨(5V)이 된다.

상기 IN이 5V일 경우 IN이 인가되는 NM1은 턴 온되고 INb가 인가되는 NM2는 턴 오프된다. 이에 따라 상기 턴 온된 NM1을 통해 PM2가 턴 온 되고 출력전압(OUT) 은 상기 공급전압 VDDH에 의해 승압(level up) 되어 10V가 된다.

반면, IN이 0V일 경우 INb이 인가되는 NM2가 턴 온되고 IN이 인가되는 NM1은 턴 오프되어 출력전압(OUT)은 0V가 된다.

도 1b에 도시된 레벨 다운 쉬프터의 경우에도 상기 설명한 레벨 업 쉬프터와 같은 원리로 동작된다.

상기 종래의 레벨 업 쉬프터의 동작을 보다 상세히 설명하면 다음과 같다

먼저 상기 입력전압(IN)이 로우 레벨(0V)에서 하이 레벨(5V)로 천이하면, 상기 NM1은 턴 온되고, 상기 NM2는 턴 오프된다. 상기 NM1이 턴 온됨에 따라 제 1 노드(A)가 로우 레벨로 되고, 상기 PM2가 턴 온된다. 따라서, 상기 제 2 노드(B)는 하이 레벨로 되고, 상기 PM1은 턴 오프된다.

이에 상기 제 2 노드(B)의 전압 레벨은 상기 PM2를 통한 승압전압 즉, VDDH와 동일하고, 이 전압(10V)은 출력전압(OUT)으로 제공된다.

반면, 상기 입력전압(IN)이 하이 레벨(5V)에서 로우 레벨(0V)로 천이하면, 상기 NM1은 턴 오프 되고, 상기 NM2는 턴 온된다. 상기 NM2가 턴 온 됨에 따라 상기 제 2 노드(B)가 로우 레벨로 되고, 상기 PM1이 턴 온 된다. 따라서, 상기 제 1 노드(A)는 하이 레벨이 되고, 상기 PM2는 턴 오프 된다.

이에 상기 제 2 노드(B)의 전압 레벨은 상기 NM2의 턴 온에 의해 로우레벨(0V)이 되고, 이 전압(0V)은 출력전압(OUT)으로 제공된다.

그러나, 이와 같은 종래의 레벨 쉬프터 구조에서는 상기 입력전압(IN)이 하이 레벨에서 로우 레벨로 천이하는 시점에서 상기 PM2는 턴 온 상태이고, 상기 NM2 는 턴 오프 상태에서 턴 온 상태로 천이하므로, 상기 구간 동안 상기 PM2와 상기 NM2모두가 턴 온 상태를 유지하여 상기 PM2, NM2 사이에 전류 통로가 형성된다.

반대로, 상기 입력전압(IN)이 로우 레벨에서 하이 레벨로 천이하는 시점에는 상기 PM1과 상기 NM1 모두가 턴 온 상태를 유지하여 상기 PM1, NM1 사이에 전류 통로가 형성되며, 이때 발생하는 short circuit 전류는 회로의 소비 전력을 증가시키는 단점이 된다.

또한, 종래의 레벨 쉬프터 구조의 경우 입력전압이 로우 레벨에서 하이 레벨로 천이할 경우 출력 전압이 생성될 때 2 단계(phase)가 필요하나, 입력전압이 하이 레벨에서 로우 레벨로 천이할 경우에는 출력 전압이 생성될 때 1 단계(phase)가 필요하게 된다. 즉, 출력 전압 생성시 동작 단계가 달라 출력 파형에 있어서 항상 상승 전파지연(rising propagation delay)과 하강 전파지연(falling propagation delay)이 서로 다르다는 문제가 있다.

또한, 종래의 레벨 쉬프터 구조의 경우 언제나 입력전압이 인가되는 트랜지스터(NM1, NM2)가 cross coupled 된 트랜지스터(PM1, PM2) 보다 전류구동 능력이 더 커야만 회로가 동작한다는 특성이 있으며, 이는 NM1, NM2의 width가 상당히 커야 하는 단점을 갖게 된다.

이와 같이 입력전압이 인가되는 트랜지스터(NM1, NM2)의 W(Width)/L(Length) 즉, 사이즈(size)가 커질 경우 입력신호가 바라 보는 캐패시턴스의 값이 커져 입력전압이 로우 레벨(0V)에서 하이 레벨로(5V)로, 또는 하이 레벨(5V)에서 로우 레벨(0V)로 천이되는 기울기가 더 작아지게 된다. 즉, 구조적으로 대칭되는 반대편 cross coupled된 트랜지스터(PM1, PM2)가 턴 온 될 때까지 상기 PM1, PM2 및 이에 대응되는 NM1, NM2가 각각 둘 다 턴 온 되어 앞서 설명한 short circuit 전류가 많이 발생하는 단점을 갖게 되므로 앞서 언급한 short circuit 전류는 더욱 크게 증가되고 따라서 소비전력이 매우 크게 된다는 단점이 있다.

본 발명은 캐패시터와 상기 캐패시터의 충전을 초기화하는 트랜지스터를 포함하여 구성됨으로써, 캐패시터 커플링 효과를 이용한 전압 부스팅(boosting) 동작을 통해 short circuit 전류를 크게 줄여 저 소비 전력 회로를 구현하고, 입력전압이 인가되는 트랜지스터의 사이즈를 적게 구현할 수 있게 되어 기생 캐패시턴스 증가를 방지하고, 입력전압 천이 시의 발생되는 기울기(slope) 감소를 방지할 수 있도록 하는 레벨 쉬프터를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 레벨 쉬프터는, 반전된 입력전압(INb) 및 입력전압(IN)을 각각 제공받고, 각각의 게이트를 통해 제 1부스팅 회로부 및 제 2부스팅 회로부와 연결된 제 1 및 제 2 트랜지스터(T1, T2)와; 상기 제 1 트랜지스터(T1)와 연결되고, 게이트를 통해 상기 제 2트랜지스터(T2)의 드레인과 연결된 제 3트랜지스터(T3) 및 상기 제 2트랜지스터(T2)와 연결되고, 게이트를 통해 상기 제 1트랜지스터(T1)의 드레인과 연결된 제 4트랜지스터(T4)로 구성되는 래치 회로가 포함됨을 특징으로 한다.

여기서, 상기 제 1부스팅 회로부는, 제 1전원(VDDL)과 연결되고 다이오드 커 낵션(diode connection)된 제 5 트랜지스터(T5)와; 제 3노드(N3) 및 입력전압(IN) 단자 사이에 연결되는 제 1캐패시터(C1)와; 상기 제 3노드(N3)와 연결되어 상기 제 1캐패시터(C1)를 초기화하는 제 6트랜지스터(T6)를 포함하여 구성되며, 상기 제 3노드(N3)는 상기 제 1트랜지스터(T1)의 게이트와 연결됨을 특징으로 한다.

또한, 상기 제 2부스팅 회로부는, 제 1전원(VDDL)과 연결되고 다이오드 커낵션(diode connection)된 제 7 트랜지스터(T7)와; 제 4노드(N4) 및 반전된 입력전압(INb) 단자 사이에 연결되는 제 2캐패시터(C2)와; 상기 제 4노드(N4)와 연결되어 상기 제 2캐패시터(C2)를 초기화하는 제 8트랜지스터(T8)를 포함하여 구성되며, 상기 제 4노드(N4)는 상기 제 2트랜지스터(T2)의 게이트와 연결됨을 특징으로 한다.

또한, 상기 제 1 및 제 2트랜지스터(T1, T2)는 각각 게이트가 상기 제 1 및 제 2부스팅 회로부에 연결되고, 소스는 각각 반전된 입력전압(INb) 및 입력전압(IN)에 연결되며, 드레인은 각각 제 1 및 제 2노드(N1, N2)에 접속되어 상기 래치 회로에 연결됨을 특징으로 한다.

또한, 상기 래치 회로를 구성하는 제 3트랜지스터(T3) 및 제 4트랜지스터(T4)의 게이트 및 드레인은 각각 상기 제 1 및 제 2노드(N1, N2) 사이에 교차되어 연결되며, 소스는 제 2전원(VDDH)에 연결된다.

또한, 상기 제 1 및 제 2트랜지스터(T1, T2)는 N채널 트랜지스터이고, 제 3 및 제 4트랜지스터(T3, T4)는 P채널 트랜지스터임을 특징으로 한다.

또한, 본 발명의 다른 실시예에 의한 레벨 쉬프터는, 반전된 입력전압(INb) 및 입력전압(IN)을 각각 제공받고, 각각의 게이트를 통해 제 1부스팅 회로부 및 제 2부스팅 회로부와 연결된 제 1 및 제 2 트랜지스터(T1, T2)와; 상기 입력전압을 레벨 다운(level down) 하기 위해 제 3 및 제 4 트랜지스터(T3, T4)가 포함되는 래치 회로로 구성되며,

상기 제 1 부스팅 회로부는, 접지전압(GND) 단자와 연결되고 다이오드 커낵션(diode connection)된 제 5 트랜지스터(T5)와; 제 3노드(N3) 및 입력전압(IN) 단자 사이에 연결되는 제 1캐패시터(C1)와; 상기 제 3노드(N3)와 연결되어 상기 제 1캐패시터(C1)를 초기화하는 제 6트랜지스터(T6)로 구성되고,

상기 제 2부스팅 회로부는 접지전압(GND) 단자와 연결되고 다이오드 커낵션(diode connection)된 제 7 트랜지스터(T7)와; 제 4노드(N4) 및 반전된 입력전압(INb) 단자 사이에 연결되는 제 2캐패시터(C2)와; 상기 제 4노드(N4)와 연결되어 상기 제 2캐패시터(C2)를 초기화하는 제 8트랜지스터(T8)로 구성됨을 특징으로 한다.

여기서, 상기 제 1 및 제 2트랜지스터(T1, T2)는 P채널 트랜지스터이고, 제 3 및 제 4트랜지스터(T3, T4)는 N채널 트랜지스터임을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.

도 2는 본 발명의 실시예에 의한 레벨 쉬프터의 회로도이다.

단, 이는 레벨 업 쉬프터(level up shifter)에 대한 회로도이며, 도 2에 도시된 제 1전원(VDDL) 및 제 2전원(VDDH)는 레벨 업 쉬프터의 공급 전압이고, IN 및 INb는 레벨 업 쉬프터의 입력전압 및 반전된 입력전압, OUT는 출력전압을 나타낸 다.

이하, 도 2를 참조하여 본 발명의 실시예에 의한 레벨 업 쉬프터의 구조 및 동작을 설명하도록 한다.

도 2를 참조하면, 본 발명의 실시예에 의한 레벨 업 쉬프터는, 반전된 입력전압(INb) 및 입력전압(IN)을 각각 제공받고, 각각의 게이트를 통해 제 1부스팅 회로부(20) 및 제 2부스팅 회로부(30)와 연결된 제 1 및 제 2 트랜지스터(T1, T2)와; 상기 입력전압을 승압(level up) 하기 위한 래치 회로로 구성되며, 상기 래치 회로는 제 3 및 제 4 트랜지스터(T3, T4)로 구성된다.여기서, 상기 제 1부스팅 회로부(20)는, 제 1전원(VDDL)과 연결되고 다이오드 커낵션(diode connection)된 제 5 트랜지스터(T5)와; 제 3노드(N3) 및 입력전압(IN) 단자 사이에 연결되는 제 1캐패시터(C1)와; 상기 제 3노드(N3)와 연결되어 상기 제 1캐패시터(C1)를 초기화하는 제 6트랜지스터(T6)를 포함하여 구성되며, 이 때 상기 제 3노드(N3)는 상기 제 1트랜지스터(T1)의 게이트와 연결된다.

또한, 상기 제 2부스팅 회로부(30)는, 상기 제 1부스팅 회로부와 동일한 구성으로 이루어지는 것으로, 즉 제 1전원(VDDL)과 연결되고 다이오드 커낵션(diode connection)된 제 7 트랜지스터(T7)와; 제 4노드(N4) 및 반전된 입력전압(INb) 단자 사이에 연결되는 제 2캐패시터(C2)와; 상기 제 4노드(N4)와 연결되어 상기 제 2캐패시터(C2)를 초기화하는 제 8트랜지스터(T8)를 포함하여 구성되며, 이 때 상기 제 4노드(N4)는 상기 제 2트랜지스터(T2)의 게이트와 연결된다.여기서, 상기 제 5 및 제 7트랜지스터(T5, T7)는 소스를 통해 제 1전원(VDDL)이 연결되어 있으며, 게 이트와 드레인이 서로 연결된 다이오드 커낵션(diode connection) 구조를 이루고 있고, 상기 드레인은 각각 제 3 및 제 4노드(N3, N4)에 연결된다.

도 2에서는 상기 제 5 및 제 7트랜지스터(T5, T7)가 다이오드 커낵션된 P채널로 도시되어 있으나, 이는 하나의 실시예로서 상기 T5, T7이 다이오드 커낵션된 N채널로 이루어질 수도 있다.

또한, 상기 제 6 및 제 8트랜지스터(T6, T8)는 게이트로 리셋 펄스가 인가되고, 소스는 접지전압(GND)에, 드레인은 각각 상기 제 3노드(N3) 및 제 4노드(N4)에 연결되도록 구성된다.

이에 따라 상기 제 6 및 제 8트랜지스터(T6, T8)는 게이트에 인가되는 리셋(rsset) 펄스에 의해 턴 온 되어, 소스에 연결된 접지전압(GND)이 상기 제 3 및 제 4노드(N1, N4)에 전달됨으로써 상기 제 3 및 제 4노드(N3, N4)에 연결된 제 1 및 제 2캐패시터(C1, C2)가 상기 접지전압(GND)으로 초기화시키는 역할을 한다. 단, 상기 리셋 펄스는 본 발명의 실시예에 의한 레벨 업 쉬프터가 동작 함에 있어한번 인가되는 것으로 이를 통해 상기 캐패시터는 접지전압 즉, 0V로 초기화된다.

또한, 상기 제 1 및 제 2트랜지스터(T1, T2)는 각각 게이트가 상기 제 1 및 제 2부스팅 회로부(20, 30)에 연결되고, 소스는 각각 반전된 입력전압(INb) 및 입력전압(IN)에 연결되며, 드레인은 각각 제 1 및 제 2노드(N1, N2)에 접속되어 상기 래치 회로에 연결된다. 단, 상기 제 2노드(N2)는 출력전압(OUT) 단자와 연결된다.

상기 래치 회로를 구성하는 제 3트랜지스터(T3) 및 제 4트랜지스터(T4)의 게이트 및 드레인은 각각 상기 제 1 및 제 2노드(N1, N2) 사이에 교차되어 연결되며, 소스는 레벨 업 쉬프터의 공급 전압인 제 2전원(VDDH)에 연결된다.

본 발명의 실시예의 경우 상기 제 1 및 제 2트랜지스터(T1, T2)는 N채널 트랜지스터이고, 제 3 및 제 4트랜지스터(T3, T4)는 P채널 트랜지스터이다.

이와 같은 본 발명에 의한 레벨 쉬프터 회로는, 캐패시터와 상기 캐패시터의 충전을 초기화하는 트랜지스터를 포함하여 부스팅 회로부(20, 30)를 구성하고, 상기 부스팅 회로부의 출력이 풀 다운 트랜지스터로서의 제 1 및 제 2트랜지스터(T1, T2)의 게이트에 제공됨으로써, 캐패시터 커플링 효과를 이용한 전압 부스팅(boosting) 동작을 통해 short circuit 전류를 크게 줄여 저 소비 전력 회로를 구현하고, 입력전압이 인가되는 상기 제 1 및 제 2트랜지스터(T1, T2)의 사이즈를 적게 구현할 수 있게 되어 기생 캐패시턴스 증가를 방지하고, 입력전압 천이 시의 발생되는 기울기(slope) 감소를 방지할 수 있도록 함을 특징으로 한다.

이 때, 상기 제 2전원(VDDH)는 캐패시터(C)를 충전하는데 사용되는 제 1전원(VDDL)보다 높음을 특징으로 한다.

바람직하게는 상기 제 2전원(VDDH)는 상기 제 1전원(VDDL)에 비해 2배 높게 제공된다. 도 3a 및 도 3b는 도 2에 도시된 레벨 쉬프터 회로의 동작을 설명하기 위한 도면이다.

도 3a 및 도 3b를 참조하여, 본 발명의 실시예에 의한 레벨 쉬프터 회로의 동작을 설명하면 다음과 같다.

단, 동작의 설명에 있어, 상기 입력전압(IN)은 0V~5V, 출력전압(OUT)은 0V~10V, 제 1전원(VDDL)은 5V, 제 2전원(VDDH)은 10V인 경우를 예로 하여 설명하도 록 한다.

먼저 도 3a를 참조하면, 상기 입력신호(IN)가 로우 레벨 즉, 0V로 인가되면, 상기 제 1부스팅 회로부(20)에 있어서 상기 제 3노드(N3)는 다이오드 커낵션된 제 5트랜지스터(T5)에 의해 VDDL-Vth 즉, 5V-Vth가 되어 상기 제 1캐패시터(C1) 양단에는 5V-Vth가 충전(charging) 된다. 여기서, 상기 Vth는 제 5트랜지스터(T5)의 문턱전압이다.

단, 상기 입력신호(IN)가 입력됨에 있어상기 제 1캐패시터(C1)는 제 6트랜지스터(T6)의 턴 온에 의해 접지전압(GND) 값으로 초기화된다.

이 때, 상기 다이오드 커낵션된 제 5트랜지스터(T5)의 드레인이 5V-Vth가 되므로 이와 연결된 게이트 또한 5V-Vth가 인가되어 상기 제 5트랜지스터(T5)의 게이트와 소스 간의 전압차이는 0V가 되어 상기 제 5트랜지스터(T5)은 턴 오프 된다.

즉, 상기 제 3노드(N3)에 5V-Vth가 충전되어 있으므로, 상기 제 3노드(N3)에 게이트가 연결된 제 1트랜지스터(T1)는 게이트와 소스 간의 전압 차이가 0V가 되며, 이에 상기 제 1트랜지스터(T1)가 도시된 바와 같이 N채널로 구현되기 때문에 상기 제 1트랜지스터(T1)는 턴 오프된다.

반면에 상기 입력신호(IN)가 최초 로우 레벨(0V)이 인가되므로 반전된 입력신호(INb)는 하이 레벨(5V)이 된다.

이에 상기 제 2부스팅 회로부(30)에 있어서 상기 제 4노드(N4)의 전압은 다이오드 커낵션된 제 7트랜지스터(T7)에 의해 VDDL-Vth 즉, 5V-Vth가 된다.여기서, 상기 Vth는 제 7트랜지스터(T7)의 문턱전압이다.

단, 상기 제 2캐패시터(C2)는 제 4노드(N4)와 반전된 입력신호(INb) 단자 사이에 연결되기 때문에 상기 제 2캐패시터(C2)에는 상기 제 8트랜지스터(T8)에 의해 접지전압(GND)로 초기화된 이후 상기 제 4노드(N4)와 반전된 입력신호(INb) 간의 전압차인 즉, -Vth가 충전된다.

이 때, 상기 다이오드 커낵션된 제 7트랜지스터(T7)의 드레인이 5V-Vth가 되므로 이와 연결된 게이트 또한 5V-Vth가 인가되어 상기 제 7트랜지스터(T7)의 게이트와 소스 간의 전압 차이는 0V가 되어 상기 제 7트랜지스터(T7)는 턴 오프 된다.

즉, 상기 제 4노드(N4)에 5V-Vth가 충전되어 있으므로, 상기 제 4노드(N4)에 게이트가 연결된 제 2트랜지스터(T2)는 게이트와 소스 간의 전압 차이가 5V-Vth가 되며, 이에 상기 제 2트랜지스터(T2)가 도시된 바와 같이 N채널로 구현되기 때문에 상기 제 2트랜지스터(T2)는 턴 온된다.

즉, 상기 제 2트랜지스터(T2)가 턴 온 됨에 따라 상기 제 2노드(N2)가 로우 레벨로 되고, 상기 제 3트랜지스터(T3)가 턴 온 된다. 따라서, 상기 제 1노드(N1)는 하이 레벨이 되고, 이에 상기 제 4트랜지스터(T4)는 턴 오프 된다.

결과적으로 상기 제 2노드(N2)의 전압 레벨은 상기 제 2트랜지스터(T2)의 턴 온에 의해 로우 레벨(0V)이 되고, 이 전압(0V)은 출력전압(OUT)으로 제공된다.

또한, 도 3b에 도시된 바와 같이, 상기 입력신호(IN)가 로우 레벨(0V)에서 하이 레벨(5V)로 천이되어 입력되면 상기 제 1부스팅 회로부(20)의 경우 캐패시터 커플링(capacitor coupling) 효과에 의해 상기 제 3노드(N3)의 전압은 IN+ VDDL-Vth 즉, 10V-Vth로 부스팅(boosting)하게 된다.

이 때, 상기 제 3노드(N3)는 턴 오프된 제 5트랜지스터(T5)의 드레인에서 소스로 바뀌게 되고 따라서 게이트와 소스 간의 전압의 차이가 0V가 되어 상기 제 5트랜지스터(T5)은 턴 오프하게 된다. 이에 따라 캐패시터 커플링(capacitor coupling) 효과에 의해 나타날 수 있는 역 전류(reverse current)를 억제하여 제 3노드(N3)의 부스팅된 전압을 유지할 수 있도록 한다.

즉, 상기 제 3노드(N3)에 10V-Vth가 충전되어 있으므로, 상기 제 3노드(N3)에 게이트가 연결된 제 1트랜지스터(T1)는 게이트와 소스 간의 전압 차이가 10V-Vth가 되며, 이에 상기 제 1트랜지스터(T1)는 턴 온 된다.

반면에 상기 제 2부스팅 회로부(30)에 있어서는 상기 반전된 입력신호(INb)가 하이 레벨(5V)에서 로우 레벨(0V)로 천이 되는 경우이므로 캐패시터 커플링(capacitor coupling) 효과에 의해 제 4노드(N4)는 -Vth가 되고, 이에 따라 상기 제 4노드(N4)에 게이트가 연결된 제 2트랜지스터(T2)는 게이트와 소스 간의 전압 차이가 -Vth-5V 가 되며, 이에 상기 제 2트랜지스터(T2)는 턴 오프된다.

단, 이 경우 상기 다이오드 커낵션된 제 7트랜지스터(T7)는 소스로 입력되는 제 1전원(VDDL)에 의해 상기 드레인이 -Vth+VDDL 즉, 5V-Vth가 될 때까지 턴 온되고, 상기 드레인 즉, 제 4노드(N4)가 5V-Vth가 되면 드레인에서 소스로 바뀌게 되고 따라서 게이트와 소스 간의 전압의 차이가 0V가 되어 상기 제 7트랜지스터(T7)은 턴 오프하게 된다. 이에 따라 캐패시터 커플링(capacitor coupling) 효과에 의해 나타날 수 있는 역 전류(reverse current)를 억제하여 제 4노드(N4)의 부스팅된 전압을 유지할 수 있도록 한다.

또한, 상기 제 4노드(N4)가 5V-Vth가 된 경우에도 상기 제 4노드(N4)에 게이트가 연결된 제 2트랜지스터(T2)는 게이트와 소스 간의 전압 차이가 -Vth가 되므로 상기 제 2트랜지스터(T2)는 턴 오프된다. 이와 같이 상기 제 1트랜지스터(T1)이 턴 온 됨에 따라 제 1 노드(N1)가 로우 레벨로 되고, 상 제 4트랜지스터(T4)가 턴 온 된다. 따라서, 상기 제 2 노드(N2)는 하이 레벨로 되고, 상기 제 3트랜지스터(T3)는 턴 오프된다.

이에 상기 제 2 노드(N2)의 전압 레벨은 상기 제 4트랜지스터(T4)에 의해 인가되는 제 2전원(VDDH)과 동일하고, 이 전압(10V)은 출력전압(OUT)으로 제공된다.

이와 같은 본 발명에 의한 레벨 쉬프터 회로의 경우 캐패시터와 상기 캐패시터의 충전을 초기화하는 트랜지스터를 포함하여 제 1 및 제 2부스팅 회로부(20, 30)를 구성하고, 상기 제 1 및 제 2부스팅 회로부(20, 30)의 출력이 풀 다운 트랜지스터로서의 제 1 및 제 2트랜지스터(T1, T2)의 게이트에 제공됨으로써, 캐패시터 커플링 효과를 이용한 전압 부스팅(boosting) 동작을 통해 short circuit 전류를 크게 줄여 저 소비 전력 회로를 구현하고, 입력전압이 인가되는 상기 제 1 및 제 2트랜지스터(T1, T2)의 사이즈를 적게 구현할 수 있게 되어 기생 캐패시턴스 증가를 방지하고, 입력전압 천이 시의 발생되는 기울기(slope) 감소를 방지할 수 있도록 한다.

도 4a 및 도 4b는 도 2에 도시된 레벨 쉬프터 회로의 동작 특성을 나타내는 도면이다.

즉, 도 4a는 도 2에 도시된 레벨 쉬프터 회로의 출력 파형을 나타내는 시뮬 레이션 도이고, 도 4b는 전원으로부터 공급되는 전류 파형을 나타내는 시뮬레이션 도이다.

먼저 도 4a에 도시된 바와 같이 본 발명의 실시예에 의한 레벨 쉬프터의 출력 파형이 종래의 레벨 쉬프터 출력 파형에 비해 균일한 상승 전파지연(rising propagation delay)과 하강 전파지연(falling propagation delay)을 보이며, 그 지연(delay) 또한 작음을 확인 할 수 있다.

또한, 도 4b를 참조하면, 본 발명의 실시예에 의한 레벨 쉬프터가 종래의 레벨 쉬프터에 비해 short circuit 전류가 작음을 확인 할 수 있다.

도 5a 내지 도 5d는 본 발명의 다른 실시예에 의한 레벨 쉬프터의 회로도이다.

단, 이는 레벨 다운 쉬프터(level down shifter)에 대한 회로도이며, 도 2에 도시된 레벨 업 쉬프터와 비교할 때 그 구성에 있어서 다이오드 커낵션된 트랜지스터의 방향이 반대이고, 공급전압으로서의 제 3전원(VSS)이 음의 전압 레벨이라는 점에서 차이가 있다.

이 때, 제 3전원(VSS)는 레벨 다운 쉬프터의 공급 전압이고, IN 및 INb는 레벨 다운 쉬프터의 입력전압 및 반전된 입력전압, OUT는 출력전압을 나타낸다.

도 5a 내지 도 5d를 참조하면, 본 발명의 실시예에 의한 레벨 다운 쉬프터는, 반전된 입력전압(INb) 및 입력전압(IN)을 각각 제공받고, 각각의 게이트를 통해 제 1부스팅 회로부(50) 및 제 2부스팅 회로부(60)와 연결된 제 1 및 제 2 트랜지스터(T1, T2)와; 상기 입력전압을 레벨 다운(level down) 하기 위한 래치 회로로 구성되며, 상기 래치 회로는 제 3 및 제 4 트랜지스터(T3, T4)로 구성된다.

여기서, 상기 제 1부스팅 회로부(50)는, 접지전압(GND) 또는 제 3전원(VSS) 단자와 연결되고 다이오드 커낵션(diode connection)된 제 5 트랜지스터(T5)와; 제 3노드(N3) 및 입력전압(IN) 단자 사이에 연결되는 제 1캐패시터(C1)와; 상기 제 3노드(N3) 및 접지전압(GND) 또는 제 3전원(VSS) 사이에연결되어 상기 제 1캐패시터(C1)를 초기화하는 제 6트랜지스터(T6)를 포함하여 구성되며, 이 때 상기 제 3노드(N3)는 상기 제 1트랜지스터(T1)의 게이트와 연결된다.

또한, 상기 제 2부스팅 회로부(60)는 상기 제 1부스팅 회로부(50)와 동일한 구성으로 이루어지는 것으로, 즉 접지전압(GND) 또는 제 3전원(VSS) 단자와 연결되고 다이오드 커낵션(diode connection)된 제 7 트랜지스터(T7)와; 제 4노드(N4) 및 반전된 입력전압(INb) 단자 사이에 연결되는 제 2캐패시터(C2)와; 상기 제 4노드(N4) 및 접지전압(GND) 또는 제 3전원(VSS) 사이에 연결되어 상기 제 2캐패시터(C2)를 초기화하는 제 8트랜지스터(T8)를 포함하여 구성되며, 이 때 상기 제 4노드(N4)는 상기 제 2트랜지스터(T2)의 게이트와 연결된다.

여기서, 상기 제 5 및 제 7트랜지스터(T5, T7)는 소스를 통해 접지전압(GND) 또는 제 3전원(VSS)이 인가되며, 게이트와 드레인이 서로 연결된 다이오드 커낵션(diode connection) 구조를 이루고 있고, 상기 드레인은 각각 제 3 및 제 4노드(N3, N4)에 연결된다.

도 2에서는 상기 제 5 및 제 7트랜지스터(T5, T7)가 다이오드 커낵션된 N채널로 도시되어 있으나, 이는 하나의 실시예로서 상기 T5, T7이 다이오드 커낵션된 P채널로 이루어질 수도 있다.

또한, 상기 제 6 및 제 8트랜지스터(T6, T8)는 게이트로 리셋 펄스가 인가되고, 소스는 접지전압(GND) 또는 제 3전원(VSS)에, 드레인은 각각 상기 제 3노드(N3) 및 제 4노드(N4)에 연결되도록 구성된다.

이에 따라 상기 제 6 및 제 8트랜지스터(T6, T8)는 게이트에 인가되는 리셋(rsset) 펄스에 의해 턴 온 되어, 소스에 연결된 접지전압(GND) 또는 제 3전원(VSS)이 상기 제 3 및 제 4노드(N1, N4)에 전달됨으로써 상기 제 3 및 제 4노드(N3, N4)에 연결된 제 1 및 제 2캐패시터(C1, C2)가 상기 접지전압(GND) 또는 제 3전원(VSS)으로 초기화시키는 역할을 한다. 단, 상기 리셋 펄스는 본 발명의 실시예에 의한 레벨 다운 쉬프터가 동작함에 있어 한번 인가되는 것으로 이를 통해 상기 캐패시터는 접지전압 또는 제 3전원(VSS)으로 초기화된다.

또한, 상기 제 1 및 제 2트랜지스터(T1, T2)는 각각 게이트가 상기 제 1 및 제 2부스팅 회로부에 연결되고, 소스는 각각 반전된 입력전압(INb) 및 입력전압(IN)에 연결되며, 드레인은 각각 제 1 및 제 2노드(N1, N2)에 접속되어 상기 래치 회로에 연결된다. 단, 상기 제 2노드(N2)는 출력전압(OUT) 단자와 연결된다.

상기 래치 회로를 구성하는 제 3트랜지스터(T3) 및 제 4트랜지스터(T4)의 게이트 및 드레인은 각각 상기 제 1 및 제 2노드(N1, N2) 사이에 교차되어 연결되며, 소스는 레벨 다운 쉬프터의 공급 전압인 제 3전원(VSS)에 연결된다.

본 발명의 실시예의 경우 상기 제 1 및 제 2트랜지스터(T1, T2)는 P채널 트랜지스터이고, 크로스 커플(cross couple)된 제 3 및 제 4트랜지스터(T3, T4)는 N 채널 트랜지스터이다.

단, 도 5a에 도시된 실시예의 경우에는 제 1부스팅 회로부(50)의 제 5트랜지스터(T5) 및 제 6트랜지스터(T6)와, 제 2부스팅 회로부(60)의 제 7트랜지스터(T7) 및 제 8트랜지스터(T8)의 소스에 각각 접지전압(GND)이 인가되고,

도 5b에 도시된 실시예의 경우에는 제 1부스팅 회로부(50)의 제 5트랜지스터(T5) 및 제 6트랜지스터(T6)와, 제 2부스팅 회로부(60)의 제 7트랜지스터(T7) 및 제 8트랜지스터(T8)의 소스에 각각 접지전압(GND) 및 제 3전원(VSS)이 인가되고,

도 5c에 도시된 실시예의 경우에는 제 1부스팅 회로부(50)의 제 5트랜지스터(T5) 및 제 6트랜지스터(T6)와, 제 2부스팅 회로부(60)의 제 7트랜지스터(T7) 및 제 8트랜지스터(T8)의 소스에 각각 제 3전원 및 접지전압(GND)이 인가되며,

도 5d에 도시된 실시예의 경우에는 제 1부스팅 회로부(50)의 제 5트랜지스터(T5) 및 제 6트랜지스터(T6)와, 제 2부스팅 회로부(60)의 제 7트랜지스터(T7) 및 제 8트랜지스터(T8)의 소스에 각각 제 3전원(VSS)이 인가된다.

상기 도 5a 내지 도 5d에 도시된 각 실시예는 입력신호의 천이에 따라 입력신호를 제 3전원(VSS) 부터 입력신호(IN) 까지 레벨 다운 하여 출력하게 되며, 이와 같은 구성의 레벨 다운 쉬프터의 동작은 앞서 도 2 및 도 3을 통해 설명한 레벨 업 쉬프터의 동작과 같은 원리로 동작되므로 그 상세한 설명은 생략토록 한다.

이와 같은 본 발명에 의하면, 캐패시터 커플링 효과를 이용한 전압 부스팅(boosting) 동작을 통해 short circuit 전류를 크게 줄여 저 소비 전력 회로를 구 현하고, 입력전압이 인가되는 트랜지스터의 사이즈를 적게 구현할 수 있게 되어 기생 캐패시턴스 증가를 방지하고, 입력전압 천이 시의 발생되는 기울기(slope) 감소를 방지할 수 있다는 장점이 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.

Claims (18)

1. 제 1전원(VDDL)과 연결되고 다이오드 커낵션(diode connection)된 제 5 트랜지스터(T5)와; 제 3노드(N3) 및 입력전압(IN) 단자 사이에 연결되는 제 1캐패시터(C1)와; 상기 제 3노드(N3)와 연결되어 상기 제 1캐패시터(C1)를 초기화하는 제 6트랜지스터(T6)를 포함하는 제 1부스팅 회로부와;

   제 1전원(VDDL)과 연결되고 다이오드 커낵션(diode connection)된 제 7 트랜지스터(T7)와; 제 4노드(N4) 및 반전된 입력전압(INb) 단자 사이에 연결되는 제 2캐패시터(C2)와; 상기 제 4노드(N4)와 연결되어 상기 제 2캐패시터(C2)를 초기화하는 제 8트랜지스터(T8)를 포함하는 제 2부스팅 회로부와;

   반전된 입력전압(INb) 및 입력전압(IN)을 각각 제공받고, 각각의 게이트를 통해 상기 제 1부스팅 회로부 및 제 2부스팅 회로부와 각각 연결된 제 1 및 제 2 트랜지스터(T1, T2)와;

   제 2전원(VDDH)과 상기 제 1트랜지스터(T1) 사이에 구비되고, 게이트를 통해 상기 제 2트랜지스터(T2)의 드레인과 연결되는 제 3트랜지스터(T3)와; 상기 제 2전원(VDDH)과 상기 제 1트랜지스터(T2) 사이에 구비되고, 게이트를 통해 상기 제 1트랜지스터(T1)의 드레인과 연결되는 제 4트랜지스터(T4)로 구성되는 래치회로가 포함됨을 특징으로 하는 레벨 쉬프터.
2. 삭제
3. 제 1항에 있어서,

   상기 제 3노드(N3)는 상기 제 1트랜지스터(T1)의 게이트와 연결됨을 특징으로 하는 레벨 쉬프터.
4. 제 1항에 있어서

   상기 제 5 트랜지스터(T5)는 다이오드 커낵션된 P채널 또는 다이오드 커낵션된 N채널로 구현됨을 특징으로 하는 레벨 쉬프터.
5. 제 1항에 있어서

   상기 제 6 트랜지스터(T6)는 게이트로 리셋 펄스가 인가되고, 소스는 접지전압(GND)에, 드레인은 상기 제 3노드(N3)에 연결됨을 특징으로 하는 레벨 쉬프터.
6. 삭제
7. 제 1항에 있어서

   상기 제 4노드(N4)는 상기 제 2트랜지스터(T2)의 게이트와 연결됨을 특징으로 하는 레벨 쉬프터.
8. 제 1항에 있어서

   상기 제 7트랜지스터(T7)는 다이오드 커낵션된 P채널 또는 다이오드 커낵션된 N채널로 구현됨을 특징으로 하는 레벨 쉬프터.
9. 제 1항에 있어서

   상기 제 8트랜지스터(T8)는 게이트로 리셋 펄스가 인가되고, 소스는 접지전압(GND)에, 드레인은 상기 제 4노드(N4)에 연결됨을 특징으로 하는 레벨 쉬프터.
10. 삭제
11. 삭제
12. 삭제
13. 제 1항에 있어서,

    상기 제 1전원(VDDL)은 상기 제 2전원(VDDH)의 1/2의 크기를 갖는 양의 전압임을 특징으로 하는 레벨 쉬프터.
14. 반전된 입력전압(INb) 및 입력전압(IN)을 각각 제공받고, 각각의 게이트를 통해 제 1부스팅 회로부 및 제 2부스팅 회로부와 연결된 제 1 및 제 2 트랜지스터(T1, T2)와;

    상기 입력전압을 레벨 다운(level down) 하기 위해 제 3 및 제 4 트랜지스터(T3, T4)가 포함되는 래치 회로로 구성되며,

    상기 제 1 부스팅 회로부는, 접지전압(GND) 또는 제 3전원(VSS) 단자와 연결되고 다이오드 커낵션(diode connection)된 제 5 트랜지스터(T5)와; 제 3노드(N3) 및 입력전압(IN) 단자 사이에 연결되는 제 1캐패시터(C1)와; 상기 제 3노드(N3) 및 접지전압(GND) 또는 제 3전원(VSS) 사이에 연결되어 상기 제 1캐패시터(C1)를 초기화하는 제 6트랜지스터(T6)로 구성되고,

    상기 제 2부스팅 회로부는 접지전압(GND) 또는 제 3전원(VSS) 단자와 연결되고 다이오드 커낵션(diode connection)된 제 7 트랜지스터(T7)와; 제 4노드(N4) 및 반전된 입력전압(INb) 단자 사이에 연결되는 제 2캐패시터(C2)와; 상기 제 4노드(N4) 및 접지전압(GND) 또는 제 3전원(VSS) 사이에 연결되어 상기 제 2캐패시터(C2)를 초기화하는 제 8트랜지스터(T8)로 구성됨을 특징으로 하는 레벨 쉬프터.
15. 제 14항에 있어서,

    상기 제 3노드(N3)는 상기 제 1트랜지스터(T1)의 게이트와 연결되고, 상기 제 4노드(N4)는 상기 제 2트랜지스터(T2)의 게이트와 연결됨을 특징으로 하는 레벨 쉬프터.
16. 제 14항에 있어서,

    상기 제 1 및 제 2트랜지스터(T1, T2)는 각각 게이트가 상기 제 1 및 제 2부스팅 회로부에 연결되고, 소스는 각각 반전된 입력전압(INb) 및 입력전압(IN)에 연결되며, 드레인은 각각 제 1 및 제 2노드(N1, N2)에 접속되어 상기 래치 회로에 연결됨을 특징으로 하는 레벨 쉬프터.
17. 제 16항에 있어서,

    상기 래치 회로를 구성하는 제 3트랜지스터(T3) 및 제 4트랜지스터(T4)의 게이트 및 드레인은 각각 상기 제 1 및 제 2노드(N1, N2) 사이에 교차되어 연결되며, 소스는 제 3전원(VSS)에 연결됨을 특징으로 하는 레벨 쉬프터.
18. 제 14항에 있어서,

    상기 제 1 및 제 2트랜지스터(T1, T2)는 P채널 트랜지스터이고, 제 3 및 제 4트랜지스터(T3, T4)는 N채널 트랜지스터임을 특징으로 하는 레벨 쉬프터.

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