JP2003069033A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ基板を用いた場合においても、集積度
を劣化させることなく、しきい値電圧を安定化させ、高
速化も図る。 【解決手段】 ソース／ドレイン不純物層７とサファイ
ア基板１との間隔Ｄｓを、０．１〜０．２μｍ程度に設
定する。
を劣化させることなく、しきい値電圧を安定化させ、高
速化も図る。 【解決手段】 ソース／ドレイン不純物層７とサファイ
ア基板１との間隔Ｄｓを、０．１〜０．２μｍ程度に設
定する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、ＳＯＩ基板を用いた半導体装
置に適用して好適なものである。
の製造方法に関し、特に、ＳＯＩ基板を用いた半導体装
置に適用して好適なものである。
【０００２】
【従来の技術】従来、ＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｓａｐｐｈｉｒｅ）基板上に形成されたＭＯＳ構造とし
て、ソース／ドレイン不純物層がサファイア面から完全
に離れた構造と、ソース／ドレイン不純物層がサファイ
ア面に密接した構造とがあった。
Ｓａｐｐｈｉｒｅ）基板上に形成されたＭＯＳ構造とし
て、ソース／ドレイン不純物層がサファイア面から完全
に離れた構造と、ソース／ドレイン不純物層がサファイ
ア面に密接した構造とがあった。
【０００３】図３は、従来のＳＯＳ基板上に形成された
ＭＯＳトランジスタの構成を示す断面図であり、図３
（ａ）は、ソース／ドレイン不純物層がサファイア面か
ら完全に離れた構造、図３（ｂ）は、ソース／ドレイン
不純物層がサファイア面に密接した構造を示す。図３
（ａ）において、サファイア基板１１上には単結晶シリ
コン層１２が形成され、サファイア基板１１と単結晶シ
リコン層１２との界面には、再結合中心１９が形成され
ている。
ＭＯＳトランジスタの構成を示す断面図であり、図３
（ａ）は、ソース／ドレイン不純物層がサファイア面か
ら完全に離れた構造、図３（ｂ）は、ソース／ドレイン
不純物層がサファイア面に密接した構造を示す。図３
（ａ）において、サファイア基板１１上には単結晶シリ
コン層１２が形成され、サファイア基板１１と単結晶シ
リコン層１２との界面には、再結合中心１９が形成され
ている。
【０００４】また、単結晶シリコン層１２上には、ゲー
ト絶縁膜１３を介して多結晶シリコンゲート１４が形成
され、多結晶シリコンゲート１４の側壁にはサイドウォ
ール１６が形成されている。また、単結晶シリコン層１
２内には、ソース／ドレイン不純物層１７が形成される
とともに、サイドウォール１６下部にはＬＤＤ領域１５
が形成されている。
ト絶縁膜１３を介して多結晶シリコンゲート１４が形成
され、多結晶シリコンゲート１４の側壁にはサイドウォ
ール１６が形成されている。また、単結晶シリコン層１
２内には、ソース／ドレイン不純物層１７が形成される
とともに、サイドウォール１６下部にはＬＤＤ領域１５
が形成されている。
【０００５】ここで、ソース／ドレイン不純物層１７
は、サファイア基板１１から完全に離れるように形成さ
れ、ソース／ドレイン不純物層１７界面のソース／ドレ
イン空乏層１８は、サファイア基板１１に達することは
ない。このため、ソース／ドレイン不純物層１７がサフ
ァイア基板１１から完全に離れた構造では、ボディ電位
の固定化が可能となり、しきい値電圧Ｖｔｈを安定化さ
せることが可能となるとともに、ソース／ドレイン間の
耐圧の低下を防止することができる。
は、サファイア基板１１から完全に離れるように形成さ
れ、ソース／ドレイン不純物層１７界面のソース／ドレ
イン空乏層１８は、サファイア基板１１に達することは
ない。このため、ソース／ドレイン不純物層１７がサフ
ァイア基板１１から完全に離れた構造では、ボディ電位
の固定化が可能となり、しきい値電圧Ｖｔｈを安定化さ
せることが可能となるとともに、ソース／ドレイン間の
耐圧の低下を防止することができる。
【０００６】一方、図３（ｂ）において、サファイア基
板２１上には単結晶シリコン層２２が形成され、サファ
イア基板２１と単結晶シリコン層２２との界面には、再
結合中心２９が形成されている。また、単結晶シリコン
層２２上には、ゲート絶縁膜２３を介して多結晶シリコ
ンゲート２４が形成され、多結晶シリコンゲート２４の
側壁にはサイドウォール２６が形成されている。
板２１上には単結晶シリコン層２２が形成され、サファ
イア基板２１と単結晶シリコン層２２との界面には、再
結合中心２９が形成されている。また、単結晶シリコン
層２２上には、ゲート絶縁膜２３を介して多結晶シリコ
ンゲート２４が形成され、多結晶シリコンゲート２４の
側壁にはサイドウォール２６が形成されている。
【０００７】また、単結晶シリコン層２２内には、ソー
ス／ドレイン不純物層２７が形成されるとともに、サイ
ドウォール２６下部にはＬＤＤ領域２５が形成されてい
る。ここで、ソース／ドレイン不純物層２７は、サファ
イア基板２１に完全に密着するように形成され、ソース
／ドレイン不純物層２７界面のソース／ドレイン空乏層
２８は、サファイア基板２１との境界面に形成されるこ
とはない。
ス／ドレイン不純物層２７が形成されるとともに、サイ
ドウォール２６下部にはＬＤＤ領域２５が形成されてい
る。ここで、ソース／ドレイン不純物層２７は、サファ
イア基板２１に完全に密着するように形成され、ソース
／ドレイン不純物層２７界面のソース／ドレイン空乏層
２８は、サファイア基板２１との境界面に形成されるこ
とはない。
【０００８】このため、ソース／ドレイン不純物層１７
がサファイア基板１１に完全に密着した構造では、接合
容量が小さくなり、高速化を図ることが可能となる。
がサファイア基板１１に完全に密着した構造では、接合
容量が小さくなり、高速化を図ることが可能となる。
【０００９】
【発明が解決しようとする課題】しかしながら、図３
（ａ）のソース／ドレイン不純物層１７がサファイア基
板１１から完全に離れた構造では、ソース／ドレイン不
純物層１７がサファイア基板１１側で剥き出しとなり、
ソース／ドレイン不純物層１７界面に形成される接合容
量が増加するため、高速化に不利になるという問題があ
った。
（ａ）のソース／ドレイン不純物層１７がサファイア基
板１１から完全に離れた構造では、ソース／ドレイン不
純物層１７がサファイア基板１１側で剥き出しとなり、
ソース／ドレイン不純物層１７界面に形成される接合容
量が増加するため、高速化に不利になるという問題があ
った。
【００１０】また、図３（ｂ）のソース／ドレイン不純
物層２７がサファイア基板２１に完全に密着した構造で
は、ボディ領域が孤立化し、ホットキャリアの蓄積によ
り、しきい値電圧Ｖｔｈが変動したり、ソース／ドレイ
ン間の耐圧が低下したりするという問題があった。一
方、ソース／ドレイン不純物層２７がサファイア基板２
１に完全に密着している場合においても、ボディ電位を
安定化させるために、ボディコンタクト技術を用いる方
法があるが、この方法では、集積度が劣化するととも
に、パターン設計が複雑化するという問題があった。
物層２７がサファイア基板２１に完全に密着した構造で
は、ボディ領域が孤立化し、ホットキャリアの蓄積によ
り、しきい値電圧Ｖｔｈが変動したり、ソース／ドレイ
ン間の耐圧が低下したりするという問題があった。一
方、ソース／ドレイン不純物層２７がサファイア基板２
１に完全に密着している場合においても、ボディ電位を
安定化させるために、ボディコンタクト技術を用いる方
法があるが、この方法では、集積度が劣化するととも
に、パターン設計が複雑化するという問題があった。
【００１１】そこで、本発明の目的は、ＳＯＩ基板を用
いた場合においても、集積度を劣化させることなく、し
きい値電圧を安定化させ、高速化も図ることが可能な半
導体装置およびその製造方法を提供することである。
いた場合においても、集積度を劣化させることなく、し
きい値電圧を安定化させ、高速化も図ることが可能な半
導体装置およびその製造方法を提供することである。
【００１２】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１記載の半導体装置によれば、ＳＯＩ基
板と、前記ＳＯＩ基板上にゲート絶縁膜を介して形成さ
れたゲート電極と、前記ＳＯＩ基板の単結晶シリコン層
に形成され、前記ＳＯＩ基板の絶縁層から離れたまま
で、前記単結晶シリコン層との界面に形成される空乏層
が前記ＳＯＩ基板の絶縁層に到達するソース／ドレイン
不純物層とを備えることを特徴とする。
ために、請求項１記載の半導体装置によれば、ＳＯＩ基
板と、前記ＳＯＩ基板上にゲート絶縁膜を介して形成さ
れたゲート電極と、前記ＳＯＩ基板の単結晶シリコン層
に形成され、前記ＳＯＩ基板の絶縁層から離れたまま
で、前記単結晶シリコン層との界面に形成される空乏層
が前記ＳＯＩ基板の絶縁層に到達するソース／ドレイン
不純物層とを備えることを特徴とする。
【００１３】これにより、ソース／ドレイン不純物層が
ＳＯＩ基板の絶縁層から離れている場合においても、ソ
ース／ドレイン不純物層界面の空乏層の広がりを抑制し
て、ソース／ドレイン不純物層界面に形成される接合容
量を低減することができる。一方、ソース／ドレイン不
純物層がＳＯＩ基板の絶縁層から離れているため、ソー
ス／ドレイン不純物層とＳＯＩ基板の絶縁層との間の隙
間を通して、ボディ領域のホットキャリアを拡散させる
ことが可能となるとともに、そのホットキャリアをＳＯ
Ｉ基板の絶縁層と単結晶シリコン層との界面に形成され
ている再結合中心にトラップさせることが可能となる。
ＳＯＩ基板の絶縁層から離れている場合においても、ソ
ース／ドレイン不純物層界面の空乏層の広がりを抑制し
て、ソース／ドレイン不純物層界面に形成される接合容
量を低減することができる。一方、ソース／ドレイン不
純物層がＳＯＩ基板の絶縁層から離れているため、ソー
ス／ドレイン不純物層とＳＯＩ基板の絶縁層との間の隙
間を通して、ボディ領域のホットキャリアを拡散させる
ことが可能となるとともに、そのホットキャリアをＳＯ
Ｉ基板の絶縁層と単結晶シリコン層との界面に形成され
ている再結合中心にトラップさせることが可能となる。
【００１４】このため、ボディコンタクト技術を用いる
ことなく、ボディ電位を安定化させることが可能とな
り、高集積度を維持しつつ、しきい値電圧を安定化させ
ることが可能となるとともに、接合容量を低減して、高
速化も図ることが可能となる。また、請求項２記載の半
導体装置によれば、前記ＳＯＩ基板は、ＳＯＳ基板であ
ることを特徴とする。
ことなく、ボディ電位を安定化させることが可能とな
り、高集積度を維持しつつ、しきい値電圧を安定化させ
ることが可能となるとともに、接合容量を低減して、高
速化も図ることが可能となる。また、請求項２記載の半
導体装置によれば、前記ＳＯＩ基板は、ＳＯＳ基板であ
ることを特徴とする。
【００１５】これにより、サファイア層と単結晶シリコ
ン層との界面に、再結合中心を大量に形成することがで
き、ボディ領域のホットキャリアを効率よくトラップさ
せることが可能となる。また、請求項３記載の半導体装
置によれば、前記ＳＯＩ基板の絶縁層と前記ソース／ド
レイン不純物層との間隔は、０．１〜０．２μｍである
ことを特徴とする。
ン層との界面に、再結合中心を大量に形成することがで
き、ボディ領域のホットキャリアを効率よくトラップさ
せることが可能となる。また、請求項３記載の半導体装
置によれば、前記ＳＯＩ基板の絶縁層と前記ソース／ド
レイン不純物層との間隔は、０．１〜０．２μｍである
ことを特徴とする。
【００１６】これにより、ソース／ドレイン不純物層を
ＳＯＩ基板の絶縁層から離したまま、ソース／ドレイン
不純物層界面の空乏層がＳＯＩ基板の絶縁層に到達する
ようにすることができ、ソース／ドレイン不純物層界面
の空乏層の広がりを抑制して、高速化を図ることが可能
となるとともに、集積度を劣化させることなく、しきい
値電圧を安定化させ、かつ、ソース／ドレイン耐圧を向
上させることができる。
ＳＯＩ基板の絶縁層から離したまま、ソース／ドレイン
不純物層界面の空乏層がＳＯＩ基板の絶縁層に到達する
ようにすることができ、ソース／ドレイン不純物層界面
の空乏層の広がりを抑制して、高速化を図ることが可能
となるとともに、集積度を劣化させることなく、しきい
値電圧を安定化させ、かつ、ソース／ドレイン耐圧を向
上させることができる。
【００１７】また、請求項４記載の半導体装置の製造方
法によれば、ＳＯＩ基板上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て、前記ＳＯＩ基板の絶縁層に到達しないように、前記
ＳＯＩ基板の単結晶シリコン層に不純物をイオン注入す
る工程と、前記ＳＯＩ基板の絶縁層と前記イオン注入さ
れた不純物層との間隔が０．１〜０．２μｍになるよう
に、熱処理を行う工程とを備えることを特徴とする。
法によれば、ＳＯＩ基板上にゲート絶縁膜を介してゲー
ト電極を形成する工程と、前記ゲート電極をマスクとし
て、前記ＳＯＩ基板の絶縁層に到達しないように、前記
ＳＯＩ基板の単結晶シリコン層に不純物をイオン注入す
る工程と、前記ＳＯＩ基板の絶縁層と前記イオン注入さ
れた不純物層との間隔が０．１〜０．２μｍになるよう
に、熱処理を行う工程とを備えることを特徴とする。
【００１８】これにより、インプラ条件や熱処理条件の
単なる変更により、ソース／ドレイン不純物層がＳＯＩ
基板の絶縁層から離れたままで、ＳＯＩ基板の絶縁層と
ソース／ドレイン不純物層との間の間隔を狭くすること
ができ、製造工程を複雑化させることなく、ＳＯＩ基板
上に形成されたＭＯＳ構造の高集積度を維持し、かつ、
しきい値電圧を安定化させ、さらに、高速化を図ること
も可能となる。
単なる変更により、ソース／ドレイン不純物層がＳＯＩ
基板の絶縁層から離れたままで、ＳＯＩ基板の絶縁層と
ソース／ドレイン不純物層との間の間隔を狭くすること
ができ、製造工程を複雑化させることなく、ＳＯＩ基板
上に形成されたＭＯＳ構造の高集積度を維持し、かつ、
しきい値電圧を安定化させ、さらに、高速化を図ること
も可能となる。
【００１９】
【発明の実施の形態】以下、本発明の実施形態に係る半
導体装置およびその製造方法について図面を参照しなが
ら説明する。図１は、本発明の一実施形態に係る半導体
装置の構成を示す断面図である。図１において、サファ
イア基板１上には単結晶シリコン層２が形成され、サフ
ァイア基板１と単結晶シリコン層２との界面には、サフ
ァイア基板１と単結晶シリコン層２との格子定数などの
違いに起因して、再結合中心９が形成されている。
導体装置およびその製造方法について図面を参照しなが
ら説明する。図１は、本発明の一実施形態に係る半導体
装置の構成を示す断面図である。図１において、サファ
イア基板１上には単結晶シリコン層２が形成され、サフ
ァイア基板１と単結晶シリコン層２との界面には、サフ
ァイア基板１と単結晶シリコン層２との格子定数などの
違いに起因して、再結合中心９が形成されている。
【００２０】また、シリコン層２上には、ゲート絶縁膜
３を介して多結晶シリコンゲート４が形成され、多結晶
シリコンゲート４の側壁にはサイドウォール６が形成さ
れている。また、単結晶シリコン層２内には、ソース／
ドレイン不純物層７が形成されるとともに、サイドウォ
ール６下部にはＬＤＤ領域５が形成されている。
３を介して多結晶シリコンゲート４が形成され、多結晶
シリコンゲート４の側壁にはサイドウォール６が形成さ
れている。また、単結晶シリコン層２内には、ソース／
ドレイン不純物層７が形成されるとともに、サイドウォ
ール６下部にはＬＤＤ領域５が形成されている。
【００２１】ここで、ソース／ドレイン不純物層７は、
サファイア基板１から所定間隔Ｄｓだけ離れるように形
成され、この所定間隔Ｄｓは、ソース／ドレイン不純物
層７界面のソース／ドレイン空乏層８が、サファイア基
板１に達するように設定される。例えば、ソース／ドレ
イン不純物層７とサファイア基板１との間の間隔Ｄｓ
は、０．１〜０．２μｍであることが好ましい。
サファイア基板１から所定間隔Ｄｓだけ離れるように形
成され、この所定間隔Ｄｓは、ソース／ドレイン不純物
層７界面のソース／ドレイン空乏層８が、サファイア基
板１に達するように設定される。例えば、ソース／ドレ
イン不純物層７とサファイア基板１との間の間隔Ｄｓ
は、０．１〜０．２μｍであることが好ましい。
【００２２】これにより、ソース／ドレイン不純物層７
がサファイア基板１から離れている場合においても、ソ
ース／ドレイン不純物層７界面の空乏層８の広がりを抑
制して、ソース／ドレイン不純物層７界面に形成される
接合容量を低減することができる。一方、ソース／ドレ
イン不純物層７がサファイア基板１から離れているた
め、ソース／ドレイン不純物層７とサファイア基板１と
の間の隙間を通して、ボディ領域のホットキャリアｈ+
を拡散させることが可能となるとともに、そのホットキ
ャリアｈ+をサファイア基板１と単結晶シリコン層２と
の界面に形成されている再結合中心９にトラップさせる
ことが可能となる。
がサファイア基板１から離れている場合においても、ソ
ース／ドレイン不純物層７界面の空乏層８の広がりを抑
制して、ソース／ドレイン不純物層７界面に形成される
接合容量を低減することができる。一方、ソース／ドレ
イン不純物層７がサファイア基板１から離れているた
め、ソース／ドレイン不純物層７とサファイア基板１と
の間の隙間を通して、ボディ領域のホットキャリアｈ+
を拡散させることが可能となるとともに、そのホットキ
ャリアｈ+をサファイア基板１と単結晶シリコン層２と
の界面に形成されている再結合中心９にトラップさせる
ことが可能となる。
【００２３】このため、接合容量を低減して、高速化を
図ることが可能となるだけでなく、ボディコンタクト技
術を用いることなく、ボディ電位を安定化させることが
可能となり、高集積度を維持しつつ、しきい値電圧を安
定化させ、かつ、ソース／ドレイン間の耐圧を向上させ
ることが可能となる。この結果、電源電圧が高い分野で
の高速ＬＳＩへの適用を容易に行うことが可能となる。
図ることが可能となるだけでなく、ボディコンタクト技
術を用いることなく、ボディ電位を安定化させることが
可能となり、高集積度を維持しつつ、しきい値電圧を安
定化させ、かつ、ソース／ドレイン間の耐圧を向上させ
ることが可能となる。この結果、電源電圧が高い分野で
の高速ＬＳＩへの適用を容易に行うことが可能となる。
【００２４】なお、多結晶シリコンゲート４は、タング
ステンシリサイドゲートやモリブデンシリサイドゲート
などでもよく、これらの積層構造でもよい。図２は、本
発明の一実施形態に係る半導体装置の製造工程を示す断
面図である。図２（ａ）において、シリコンのエピタキ
シャル成長をサファイア基板１上に行うことにより、サ
ファイア基板１上に単結晶シリコン層２を形成する。こ
こで、単結晶シリコン層２の厚みＴは、例えば、０．３
μｍ程度とすることができる。
ステンシリサイドゲートやモリブデンシリサイドゲート
などでもよく、これらの積層構造でもよい。図２は、本
発明の一実施形態に係る半導体装置の製造工程を示す断
面図である。図２（ａ）において、シリコンのエピタキ
シャル成長をサファイア基板１上に行うことにより、サ
ファイア基板１上に単結晶シリコン層２を形成する。こ
こで、単結晶シリコン層２の厚みＴは、例えば、０．３
μｍ程度とすることができる。
【００２５】そして、単結晶シリコン層２の熱酸化など
により、単結晶シリコン層２上に酸化珪素膜を形成する
とともに、ＣＶＤなどの方法により、高濃度ｎ型多結晶
シリコン層を形成する。そして、フォトリソグラフィー
技術により、これらの酸化珪素膜および多結晶シリコン
層をパターニングすることにより、ゲート絶縁膜３およ
び多結晶シリコンゲート４を形成する。
により、単結晶シリコン層２上に酸化珪素膜を形成する
とともに、ＣＶＤなどの方法により、高濃度ｎ型多結晶
シリコン層を形成する。そして、フォトリソグラフィー
技術により、これらの酸化珪素膜および多結晶シリコン
層をパターニングすることにより、ゲート絶縁膜３およ
び多結晶シリコンゲート４を形成する。
【００２６】ここで、ゲート絶縁膜３の厚みは、例え
ば、１００Å、多結晶シリコンゲート４の厚みは、例え
ば、３０００Åとすることができる。次に、図２（ｂ）
に示すように、多結晶シリコンゲート４をマスクとし
て、燐などのｎ型不純物のイオン注入ＩＰ１を行うこと
により、ＬＤＤ領域５を形成する。ここで、ＬＤＤ領域
５の接合深さＸ１は、例えば、０．１μｍとすることが
できる。また、イオン注入ＩＰ１の条件として、例え
ば、燐のドーズ量を３Ｅ＋１３、エネルギーを３０Ｋｅ
Ｖとすることができる。
ば、１００Å、多結晶シリコンゲート４の厚みは、例え
ば、３０００Åとすることができる。次に、図２（ｂ）
に示すように、多結晶シリコンゲート４をマスクとし
て、燐などのｎ型不純物のイオン注入ＩＰ１を行うこと
により、ＬＤＤ領域５を形成する。ここで、ＬＤＤ領域
５の接合深さＸ１は、例えば、０．１μｍとすることが
できる。また、イオン注入ＩＰ１の条件として、例え
ば、燐のドーズ量を３Ｅ＋１３、エネルギーを３０Ｋｅ
Ｖとすることができる。
【００２７】次に、図２（ｃ）に示すように、ＣＶＤな
どの方法により、酸化珪素膜を全面に形成し、ＲＩＥな
どの異方性エッチングを行うことにより、多結晶シリコ
ンゲート４の側壁にサイドウォール６を形成する。ここ
で、サイドウォール６のスペーサ長Ｈは、例えば、０．
１μｍ程度とすることができる。そして、このサイドウ
ォール６および多結晶シリコンゲート４をマスクとし
て、砒素などのｎ型不純物のイオン注入ＩＰ２を行うこ
とにより、ソース／ドレイン不純物層７を形成する。こ
こで、ソース／ドレイン不純物層７の熱処理前の接合深
さＸ２は、例えば、０．１５μｍとすることができる。
また、イオン注入ＩＰ２の条件として、例えば、砒素の
ドーズ量を５Ｅ＋１５、エネルギーを１５０ＫｅＶとす
ることができる。
どの方法により、酸化珪素膜を全面に形成し、ＲＩＥな
どの異方性エッチングを行うことにより、多結晶シリコ
ンゲート４の側壁にサイドウォール６を形成する。ここ
で、サイドウォール６のスペーサ長Ｈは、例えば、０．
１μｍ程度とすることができる。そして、このサイドウ
ォール６および多結晶シリコンゲート４をマスクとし
て、砒素などのｎ型不純物のイオン注入ＩＰ２を行うこ
とにより、ソース／ドレイン不純物層７を形成する。こ
こで、ソース／ドレイン不純物層７の熱処理前の接合深
さＸ２は、例えば、０．１５μｍとすることができる。
また、イオン注入ＩＰ２の条件として、例えば、砒素の
ドーズ量を５Ｅ＋１５、エネルギーを１５０ＫｅＶとす
ることができる。
【００２８】次に、図２（ｄ）に示すように、ソース／
ドレイン不純物層７の形成されたＳＯＳ基板の熱処理を
行うことにより、ソース／ドレイン不純物層７の熱処理
後の接合深さＸ３を０．２μｍ程度とし、ソース／ドレ
イン不純物層７とサファイア基板１との間隔Ｄｓを０．
１μｍ程度にする。ここで、熱処理は、例えば、ランプ
アニールなどのＲＴＰ（Ｒａｐｉｄ ｔｈｅｒｍａｌ
Ｐｒｏｃｅｓｓ）を用いることができ、ランプアニール
の条件として、例えば、１０００℃、３０秒とすること
ができる。
ドレイン不純物層７の形成されたＳＯＳ基板の熱処理を
行うことにより、ソース／ドレイン不純物層７の熱処理
後の接合深さＸ３を０．２μｍ程度とし、ソース／ドレ
イン不純物層７とサファイア基板１との間隔Ｄｓを０．
１μｍ程度にする。ここで、熱処理は、例えば、ランプ
アニールなどのＲＴＰ（Ｒａｐｉｄ ｔｈｅｒｍａｌ
Ｐｒｏｃｅｓｓ）を用いることができ、ランプアニール
の条件として、例えば、１０００℃、３０秒とすること
ができる。
【００２９】これにより、熱処理を行うだけで、ソース
／ドレイン不純物層７がサファイア基板１から離れてい
る状態を保ったまま、ソース／ドレイン不純物層７とサ
ファイア基板１との間隔を狭くすることができ、ソース
／ドレイン不純物層７界面のソース／ドレイン空乏層８
が、サファイア基板１に達するようすることができる。
／ドレイン不純物層７がサファイア基板１から離れてい
る状態を保ったまま、ソース／ドレイン不純物層７とサ
ファイア基板１との間隔を狭くすることができ、ソース
／ドレイン不純物層７界面のソース／ドレイン空乏層８
が、サファイア基板１に達するようすることができる。
【００３０】なお、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板として、ＳＯＳ基板を例にとっ
て説明したが、ＳＯＩ基板なら何でもよく、例えば、Ｓ
ＩＭＯＸ基板や貼り合わせ基板などでもよい。
ｎｓｕｌａｔｏｒ）基板として、ＳＯＳ基板を例にとっ
て説明したが、ＳＯＩ基板なら何でもよく、例えば、Ｓ
ＩＭＯＸ基板や貼り合わせ基板などでもよい。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
ＳＯＩ基板の絶縁層とソース／ドレイン不純物層との間
の間隔を狭くすることにより、高集積度を維持しつつ、
しきい値電圧を安定化させることが可能となるととも
に、接合容量を低減して、高速化も図ることが可能とな
る。
ＳＯＩ基板の絶縁層とソース／ドレイン不純物層との間
の間隔を狭くすることにより、高集積度を維持しつつ、
しきい値電圧を安定化させることが可能となるととも
に、接合容量を低減して、高速化も図ることが可能とな
る。
【図１】本発明の一実施形態に係る半導体装置の構成を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
【図３】従来のＳＯＳ基板上に形成されたＭＯＳトラン
ジスタの構成を示す断面図である。
ジスタの構成を示す断面図である。
１ サファイア基板
２ 単結晶シリコン層
３ ゲート絶縁膜
４ 多結晶シリコンゲート
５ ＬＤＤ領域
６ サイドウォール
７ ソース／ドレイン不純物層
８ ソース／ドレイン空乏層
９ 再結合中心
ＩＰ１、ＩＰ２ イオン注入
Claims (4)
- 【請求項１】 ＳＯＩ基板と、 前記ＳＯＩ基板上にゲート絶縁膜を介して形成されたゲ
ート電極と、 前記ＳＯＩ基板の単結晶シリコン層に形成され、前記Ｓ
ＯＩ基板の絶縁層から離れたままで、前記単結晶シリコ
ン層との界面に形成される空乏層が前記ＳＯＩ基板の絶
縁層に到達するソース／ドレイン不純物層とを備えるこ
とを特徴とする半導体装置。 - 【請求項２】 前記ＳＯＩ基板は、ＳＯＳ基板であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ＳＯＩ基板の絶縁層と前記ソース／
ドレイン不純物層との間隔は、０．１〜０．２μｍであ
ることを特徴とする請求項１または２記載の半導体装
置。 - 【請求項４】 ＳＯＩ基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極をマスクとして、前記ＳＯＩ基板の絶縁
層に到達しないように、前記ＳＯＩ基板の単結晶シリコ
ン層に不純物をイオン注入する工程と、 前記ＳＯＩ基板の絶縁層と前記イオン注入された不純物
層との間隔が０．１〜０．２μｍになるように、熱処理
を行う工程とを備えることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260432A JP2003069033A (ja) | 2001-08-29 | 2001-08-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260432A JP2003069033A (ja) | 2001-08-29 | 2001-08-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003069033A true JP2003069033A (ja) | 2003-03-07 |
Family
ID=19087627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001260432A Pending JP2003069033A (ja) | 2001-08-29 | 2001-08-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003069033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663189B2 (en) | 2004-12-20 | 2010-02-16 | Oki Semiconductor Co., Ltd. | Silicon-on-sapphire semiconductor device with shallow lightly-doped drain |
-
2001
- 2001-08-29 JP JP2001260432A patent/JP2003069033A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663189B2 (en) | 2004-12-20 | 2010-02-16 | Oki Semiconductor Co., Ltd. | Silicon-on-sapphire semiconductor device with shallow lightly-doped drain |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040730 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041008 |
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| A02 | Decision of refusal |
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