JP2002531951A

JP2002531951A - Ｄｒａｍ−セル装置及びその製造方法

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Publication number: JP2002531951A
Application number: JP2000585935A
Authority: JP
Inventors: ゲーベルベルント; ベルタニョーリエメリッヒ
Original assignee: インフィネオンテクノロジースアクチエンゲゼルシャフト
Priority date: 1998-12-02
Filing date: 1999-12-01
Publication date: 2002-09-24
Anticipated expiration: 2019-12-01
Also published as: KR20010081063A; US6586795B2; TW469599B; KR100444791B1; WO2000033383A1; EP1145320A1; JP3702180B2; US20020017671A1

Abstract

(57)【要約】メモリセルはそれぞれ１つのトランジスタ及び１つのキャパシタからなる。キャパシタのメモリノード（Ｓｐ）は第１の凹陥部（Ｖ）中に配置され、トランジスタのゲート電極は第２の凹陥部中に配置されている。トランジスタの上方のソース／ドレイン領域（ＳＤｏ）、チャンネル領域（ＫＡ）及び下方のソース／ドレイン領域（ＳＤｕ）は相互に重なって配置されており、それぞれ第１の側面（Ｆａ）に接しており、キャパシタ誘電体（Ｋａ、Ｋｂ）を備えており、これは下方のソース／ドレイン領域（ＳＤｕ）の領域内で切欠部を有し、その際、メモリノード（Ｓｐ）は下方のソース／ドレイン領域（ＳＤｕ）に接している。第１のメモリセルの第２の凹陥部は、第２のメモリセルの第１の凹陥部（Ｖ）内に配置されているメモリノード（Ｓｐ）に接している。第２の凹陥部は絶縁トレンチを横断する方向に延在するワードライントレンチ（ＧＷ）の一部であることができる。切欠部の上方には有利に第１の凹陥部（Ｖ）中の絶縁構造体（Ｉａ）が配置され、これは相互に隣り合う２つの絶縁トレンチに接している。ビットライン（Ｂ）はコンタクト（Ｋ）によって上方のソース／ドレイン領域（ＳＤｏ）と接続している。

Description

【発明の詳細な説明】

【０００１】本発明はＤＲＡＭ−セル装置、特にダイナミックランダムアクセスメモリセル
装置及びその製造方法に関する。

【０００２】ＤＲＡＭ−セル装置のメモリセルとして、現在では、ほとんどもっぱら、１つ
のトランジスタ及び１つのキャパシタからなるいわゆる１−トランジスタ−メモ
リセルを使用している。メモリセルの情報はキャパシタの電荷の形に対応してい
る。ワードラインを介したトランジスタの制御の際にキャパシタの電荷をビット
線を介して読み出せるようにキャパシタはトランジスタと接続している。

【０００３】一般に、高実装密度を示すＤＲＡＭ−セル装置を作成することに努められてい
る。

【０００４】米国特許第５２０８６５７号明細書には、メモリセルが１つのトランジスタと
１つのキャパシタとからなるＤＲＡＭ−セル装置を記載している。実装密度を高
めるために、トランジスタは１つの凹陥部の４つの側面に配置されており、前記
の凹陥部内にキャパシタのメモリノードが配置されている。この凹陥部は、メモ
リセルの１つのワードラインと１つのビットラインとが交差する領域の下方に配
置される。前記のトランジスタはバーティカルトランジスタとして構成されてお
り、前記トランジスタのゲート電極は凹陥部内でメモリノードの上方に配置され
ている。メモリセルの所要スペースは少なくとも６．２５Ｆであり、その際、Ｆ
は使用した技術において製造可能な最小の構造サイズである。

【０００５】本発明の根底をなす課題は、メモリセルが、ＤＲＡＭ−セル装置の実装密度を
低下させることなく、先行技術と比較して改善された電気的特性を有するトラン
ジスタ及びキャパシタを有するＤＲＡＭ−セル装置を提供することであった。さ
らに、前記のようなＤＲＡＭ−セル装置を製造する方法を提供することであった
。

【０００６】前記の課題は、それぞれ少なくとも１つのバーティカルトランジスタと１つの
トランジスタとからなるＤＲＡＭ−セル装置により解決される。トランジスタの
上方のソース／ドレイン領域、チャンネル領域及び下方のソース／ドレイン領域
は、相互に重なって配置されており、かつこれらの領域は第１の凹陥部の第１の
側面にも、第２の凹陥部にも接している。第１の凹陥部の第１側面の少なくとも
１部はキャパシタのキャパシタ誘電体を備えており、このキャパシタ誘電体は下
方のソース／ドレイン領域の領域内で切欠部を有している。第１の凹陥部内にキ
ャパシタのメモリノードが配置されており、このメモリノードは切欠部において
下方のソース／ドレイン領域に接している。第２の凹陥部内にトランジスタのゲ
ート電極が配置されている。このメモリセルはワードラインと、及び前記ワード
ラインに対して横断する方向に延在するビットラインと接続している。

【０００７】さらに、前記の課題は、それぞれ１つのバーティカルトランジスタ及び１つの
キャパシタを有するメモリセルを作成するＤＲＡＭ−セル装置の製造方法により
解決される。トランジスタの一部として、サブストレート内に下方のソース／ド
レイン領域、チャンネル領域及び上方のソース／ドレイン領域を、相互に重なっ
て配置されるように作成する。サブストレート内に、第１の側面で下方のソース
／ドレイン領域、チャンネル領域及び上方のソース／ドレイン領域に接する第１
の凹陥部を作成する。第１の凹陥部はキャパシタのキャパシタ誘電体を備えてい
る。このキャパシタ誘電体は、下方のソース／ドレイン領域の領域内で第１の凹
陥部の第１の側面に接して切欠部を備えている。この第１の凹陥部内にキャパシ
タのメモリノードを作成し、このメモリノードは切欠部において下方のソース／
ドレイン領域に接続している。上方のソース／ドレイン領域、チャンネル領域及
び下方のソース／ドレイン領域に接する第２の凹陥部を作成する。この第２の凹
陥部内にトランジスタのゲート電極を作成する。ワードライン及び前記ワードラ
インに対して横断する方向に延在するビットラインを作成し、メモリセルに接続
する。

【０００８】メモリセルの第２の凹陥部はメモリセルの第１の凹陥部の外側にある。

【０００９】このＤＲＡＭ−セル装置は、トランジスタがバーティカルトランジスタとして
構成されており、メモリノードが凹陥部中に配置されており、かつメモリノード
と下方のソース／ドレイン領域との間の接続を付加的所要スペースを必要としな
いキャパシタ誘電体の切欠部を通して可能にしているため、高い実装密度を有す
ることができる。

【００１０】トランジスタのゲート電極が作成されるチャンネル領域の境界層の品質は、一
般にトランジスタの電気的特性に著しい影響を及ぼす。従って、この境界層を特
に注意して製造するのが有利である。キャパシタ用とトランジスタ用とに別個の
凹陥部を設計し、チャンネル領域の境界層が第１の凹陥部の作成のためのプロセ
ス工程により影響を及ぼされないために、米国特許第５２０８６５７号明細書と
比較して改善された電気特性を有するトランジスタを製造できる。

【００１１】２つの異なる凹陥部の設計はさらに、キャパシタ誘電体が作成された面の形状
にチャンネル領域の境界層の形状が依存しないという利点を有する。チャンネル
領域の境界層は有利に平坦であるため、この境界層はサブストレートの結晶格子
に関して限定された配向を有し、それによりゲート誘電体が均質に成長できる。
キャパシタ誘電体が作成される面はそれに対して有利に湾曲しており、その結果
、前記のキャパシタ誘電体は電界歪みがリーク電流を引き起こすことがある縁部
を有していない。トランジスタ並びにキャパシタは特に良好な電気的特性を有す
ることができる。

【００１２】第１の凹陥部の平面方向の断面は例えば円形又は楕円形である。

【００１３】実装密度の向上のために、メモリセルの第１の凹陥部と第２の凹陥部とは、第
１のメモリセルの第２の凹陥部が第２のメモリセルの第１の凹陥部中に配置され
ているメモリノードに接するように配置される。これらのメモリセルは相互に直
接境界をなしているか又はオーバーラップしている。

【００１４】プロセスの簡素化のために、、少なくともまず最初にメモリノードが少なくと
も第１の凹陥部の第１の側面に向かい合う、第１の凹陥部の第２の側面でもう１
つの切欠部の範囲内でサブストレートに接するようにメモリノードを作成する場
合が有利である。

【００１５】例えば第１の凹陥部の作成後に、第１の凹陥部の面を覆うが、この場合に第１
の凹陥部を充填しないようにキャパシタ誘電体をほぼコンフォーマルに析出させ
る。引き続き第１の凹陥部を導電性材料で充填する。導電性材料を下方の高さに
までエッチバックする。引き続きキャパシタ誘電体の露出する部分を除去する。
さらに導電性材料を析出させることにより、第１の凹陥部は再び充填される。引
き続き導電性材料を、前記の下方の高さの上方にある上方の高さにまでエッチバ
ックする。こうして第１の凹陥部の第１の側面で下方の高さと上方の高さとの間
にキャパシタ誘電体の切欠部が生じるだけでなく、第１の凹陥部の第２の側面で
もキャパシタ誘電体のもう１つの切欠部が生じる。第１の凹陥部が他の側面で上
方の高さと下方の高さとの間でサブストレートに接する場合には、これらの側面
でも切欠部が作成される。導電性材料からメモリノードが作成される。

【００１６】導電性材料は例えばドープされたシリコンである。

【００１７】メモリノードを作成する他の方法は、キャパシタ誘電体の析出後に第１の凹陥
部を導電性材料で充填し、導電性材料を上方の高さにまでエッチバックすること
よりなる。引き続き、等方性エッチングによりキャパシタ誘電体の露出する部分
並びに上方の高さと下方の高さとの間に配置されているキャパシタ誘電体の部分
を除去する。導電性材料の析出及びエッチバックにより、導電性材料とサブスト
レートとの間の空隙が埋められる。他の導電性材料として特にドープされたアモ
ルファスシリコンが適している。それというのもこのアモルファスシリコンは良
好にコンフォーマルに析出し、隣接するサブストレート内に欠陥を生じさせない
ためである。

【００１８】下方のソース／ドレイン領域の作成のために熱処理工程が実施され、その際に
少なくとも切欠部の領域内でドーパントがメモリノードからサブストレート内へ
拡散する。

【００１９】また、下方のソース／ドレイン領域はサブストレートのドープされた層を構造
化することによっても作成される。

【００２０】第１の導電型にドープされた中央の層は、第１の導電型とは反対の第２の導電
型にドープされた２つの層の間に配置されている。これらの層はインサイトゥ（
in situ）ドープエピタキシー又は注入により作成することができる。中央の層
からチャンネル領域が、他の層から上方のソース／ドレイン領域及び下方のソー
ス／ドレイン領域が作成される。これはトランジスタのチャンネル長さを正確に
調節できるという利点を有する、それというのも層の厚さに関するプロセス精度
は特にエピタキシーの場合に悪いためである。注入を実施する場合には、凹陥部
の作成後に行うこともできる。

【００２１】リーク電流の減少のために、下方のソース／ドレイン領域の低ドープ部分をド
ープ層の構造化により作成し、かつ下方のソース／ドレイン領域の高ドープ部分
をメモリノードからのドーパントの外方拡散により作成するのが有利である。高
ドープ部分がサブストレートともチャンネル領域とも接しないように低ドープ部
分が高ドープ部分を取り囲む。このようなＤＲＡＭ−セル装置はソフトなｐｎ接
合及び従って弱いリーク電流を示す、それというのも下方のソース／ドレイン領
域の低ドープ部分だけがチャンネル領域及びサブストレートに接しているためで
ある。

【００２２】高ドープ部分はチャンネル領域には接するがサブストレートには接しないか又
はサブストレートには接するがチャンネル領域には接しない場合が本発明の範囲
内である。

【００２３】実装密度の向上のために、第１の凹陥部の第２の側面ではメモリノードがサブ
ストレートに接しない場合が有利である。これは、所属するメモリノード間にリ
ーク電流を生じさせずに、相互に隣り合う第１の凹陥部間の間隔を短縮すること
を可能にする。

【００２４】このようなメモリノードの作成のために、キャパシタ誘電体の露出する部分の
除去の前に第２の側面を覆うマスクを設置することにより他の切欠部の形成を阻
止することは本発明の範囲内である。

【００２５】それに対して、プロセスの簡素化のためには、メモリノードが第１の凹陥部の
第２の側面でもサブストレートに接するようにメモリノードをまず最初に作成す
る場合が有利である。第２の凹陥部はその底部が切欠部の下方の縁部よりも深く
にあるように作成される。第２のメモリセルの第１の凹陥部の第２の側面では第
２の凹陥部が第２のメモリセルのメモリノードをサブストレートから隔てる。従
って他の切欠部を阻止するためのマスクの作成は行わず、その際、同時に高い実
装密度が達成される。

【００２６】第１の凹陥部間の間隔がわずかな場合、外方拡散の際に作成されるドープ領域
の合体が行われ、その結果、下方のソース／ドレイン領域は、まず第１のメモリ
セルの第１の凹陥部から第２のメモリセルの第１の凹陥部へと延びる層の形に作
成される。第２の凹陥部の作成により下方のソース／ドレイン領域は、もはや第
２のメモリセルの第１の凹陥部に接しなく、それによりもはや第２のメモリセル
のメモリノードにも接しないように構造化される。

【００２７】メモリノードの上方の面が切欠部の範囲内で、例えば切欠部の上方の縁部にあ
り、かつ、第１の凹陥部内でメモリノード上に絶縁構造体が配置されている場合
が有利である。メモリノードは高くにまで達していない、例えばサブストレート
の面にまで達していないため、メモリノードと上方のトランジスタのソース／ド
レイン領域もしくはチャンネル領域もしくは下方のソース／ドレイン領域との間
のキャパシティは回避される。さらに、前記の絶縁構造体は第２のメモリセルの
メモリノードと第１のメモリセルの第２の凹陥部との間の界面を減少させること
ができ、その結果、第１のメモリセルのゲート電極又は第１のメモリセルの第２
の凹陥部内に部分的に配置されているワードラインと、第２のメモリセルのメモ
リノードとの間のキャパシティも減少する。このことは、ゲート電極の作成前に
第２の凹陥部にゲート誘電体を設置し、かつ第２の凹陥部中の界面の大部分でそ
の他にキャパシティを減少させる別のより厚い絶縁構造体が配置されていない場
合に特に有利である。

【００２８】第１のメモリセルの第２の凹陥部は第２のメモリセルの第１の凹陥部に関して
ラテラルにずらされており、その結果第１のメモリセルの第２の凹陥部が部分的
に第２のメモリセルの凹陥部内にかつ部分的にサブストレート中に配置されてい
る場合が有利である。この場合、絶縁構造体の幅は少なくとも、第２のメモリセ
ルのトランジスタが第１のメモリセルのゲート電極により及び／又は第１のメモ
リセルの第２の凹陥部中に部分的に配置されているワードラインによって制御さ
れるのを回避する程度大きい。第２のメモリセルのオーバーラップにより、高い
実装密度を有するＤＲＡＭ−セル装置が製造可能である。第１の凹陥部並びに第
２の凹陥部はマスクを用いて作成することができ、このマスクはＦの幅を有する
だけであり、その際、Ｆは使用された技術において製造可能な最小の構造体サイ
ズである。第１の凹陥部の間隔はＦであることができ、同じメモリセルの第２の
凹陥部と第１の凹陥部との間隔はＦより小さいことができる。

【００２９】このようなＤＲＡＭ−セル装置の作成のために、まず少なくとも第１のメモリ
セルのチャンネル領域及び下方のソース／ドレイン領域を、第１のメモリセルの
第２の凹陥部の作成の前に第１のメモリセルの第１の凹陥部及び第２のメモリセ
ルの第１の凹陥部に接するように作成することができる。キャパシタ誘電体の作
成及び導電性材料の析出の後に、第１の凹陥部の第１の側面の上方に配置されか
つ第１の凹陥部の第２の側面を覆わないマスクを作成する。このマスクを用いて
この第２の凹陥部を作成し、その際、少なくともサブストレート並びに導電性材
料はエッチングされる。この導電性材料は第２の凹陥部により構造化されて、メ
モリノードが作成される。第２の凹陥部の作成の前に、上方のソース／ドレイン
領域が第１のメモリセルの第１の凹陥部と及び第２のメモリセルの第１の凹陥部
とに接する場合が本発明の範囲内にある。

【００３０】第１のメモリセルの第２の凹陥部がサブストレート中に配置されかつ第２のメ
モリセルの第１の凹陥部の外側に配置され、かつ第２のメモリセルの第１の凹陥
部の第２の側面に接する場合に本発明の範囲内にある。このために、第２の凹陥
部の作成の際に、第１の凹陥部の第１の側面の上方に配置されたマスクを用いて
サブストレートをエッチングする。

【００３１】この場合、キャパシタ誘電体は仕上がったＤＲＡＭ−セル装置中に他の切欠部
も有することができるため、第１のメモリセルの第２の凹陥部は他の切欠部の領
域内で第２のメモリセルのメモリノードに接する。

【００３２】このようなＤＲＡＭ−セル装置の作成のために、まず作成すべき第１の凹陥部
を覆うマスクを作成することができる。マスクの側面にスペーサを作成し、サブ
ストレートをマスク及びスペーサに対して選択的にエッチングすることにより、
作成すべき第１の凹陥部の間にトレンチを作成する。このトレンチを絶縁材料で
充填する。引き続き、材料を析出させ、エッチバックして、材料をマスクの部分
の間に配置する。サブストレートを材料に対して選択的にエッチングすることに
より、前記のマスクを除去し、第１の凹陥部を作成する。このサブストレートを
絶縁材料で覆う。第１のメモリセルの第１の凹陥部の第１の側面に接するサブス
トレートの一部を露出させる。このサブストレートを等方性にエッチングし、そ
の際、絶縁材料で充填されたトレンチが側面のエッチストップとして機能するた
め、サブストレート中に第１のメモリセルの第１の凹陥部の第１の側面に接する
切欠部が作成される。この切欠部を絶縁材料で充填する。絶縁材料及び絶縁構造
体をエッチバックし、材料を析出させ、第２のメモリセルの第１の凹陥部の第２
の側面とトレンチとに接するサブストレートの部分が露出するまで平坦化するこ
とにより、絶縁材料及び絶縁構造体は部分的に第２の凹陥部のためのマスクによ
り置き換えられる。前記のマスクを用いて、サブストレートを材料に対して選択
的にエッチングすることにより第２の凹陥部を作成する。この方法に関して、相
互に隣り合う第１の凹陥部の間の間隔が単にＦである場合に、チャンネル平面に
対して垂直方向のサブストレートの面積が正確に調節できることが特に有利であ
る。この面積はトランジスタの閾値電圧を決定する。この面積は、相互に隣り合
うスペーサの間にトレンチが作成されるためにスペーサの幅により決定され、か
つエッチストップとして機能するトレンチは、第２の凹陥部用のマスクが覆う領
域の大きさを決定する。

【００３３】第１のメモリセルの第２の凹陥部が第２のメモリセルの第１の凹陥部中に配置
されかつ第２のメモリセルの第１の凹陥部と第２のメモリセルの第１の凹陥部の
第２の側面の一部を共有する場合が本発明の範囲内にある。この場合、チャンネ
ル平面に対して垂直方向のサブストレートの面積は、第１の凹陥部の作成のため
に使用した第１のマスクにより決定される。

【００３４】第１の方法でこのようなＤＲＡＭ−セル装置を作成するには、第１の層をサブ
ストレート上に設置し、これを第１の凹陥部に対応して構造化する。絶縁層の作
成後に第２の層を設置し、この層が第１の凹陥部の第１の側面の上方に配置され
かつこの領域が第１の凹陥部の第１の側面と反対側の第２の側面の上方を覆うよ
うに構造化する。この第１の層及び第２の層は第２の凹陥部の作成の際にマスク
として機能し、その際、絶縁層及び導電性材料をエッチングする。第１の層及び
第２の層は絶縁構造体に対して選択的にエッチング可能な材料からなる。絶縁構
造体がＳｉＯ_２からなる場合、第１の層及び第２の層は例えば窒化ケイ素からな
ることができる。第１の層上に第２の層に対して選択的にエッチング可能な層を
作成する場合が有利である。この層上に第２の層を作成する。この層は第２の層
の構造化の際にエッチストップとして機能することができるため、第１の層は攻
撃されない。

【００３５】第２の方法でこのようなＤＲＡＭ−セル装置を作成するには、層をサブストレ
ート上に設置し、これを第１の凹陥部に対応して構造化する。第１の凹陥部の第
１の側面に接するようにスペーサを作成する。導電性材料を層に対して及びスペ
ーサに対して選択的にエッチングすることにより第２の凹陥部を作成する。この
スペーサは絶縁構造体であることができる。またその他に、スペーサは除去され
絶縁構造体に置き換えられる。両方の場合に第２の凹陥部の幅はスペーサの厚さ
により決定される。

【００３６】バックグラウンドノイズに基づいてメモリセルの情報を読み出すために必要な
キャパシタの最小キャパシティを減少させるために、ＤＲＡＭ−セル装置がいわ
ゆる折り返し型ビットラインを有する場合が有利である。折り返し型ビットライ
ンの場合、情報を読み出すビットラインの信号は、前記ビットラインに隣り合う
、バックグラウンドノイズを形成するビットラインの信号と比較される。こうし
てバックグラウンドノイズはフィルタすることができる。隣り合うビットライン
の信号がバックグラウンドノイズだけからなるようにするために、隣り合うビッ
トラインと接続するメモリセルは、読み出されるメモリセルと接続しているワー
ドラインと接続してはならない。

【００３７】高い実装密度と同時に折り返し型ビットラインを備えたＤＲＡＭ−セル装置を
可能にするために、第２の凹陥部がワードライントレンチの一部であり、前記の
ワードライントレンチ中に２つの異なるワードラインを配置する場合が有利であ
る。トランジスタのゲート電極はワードラインの一部である。ワードラインの作
成のために導電性材料を析出させ、エッチバックして、ワードライントレンチの
側面に接するスペーサの形でワードラインを作成できる。この場合のために、前
記したように、第２の凹陥部が部分的にサブストレート内に配置されかつ部分的
に第１の凹陥部内に配置されている場合が特に有利である。それというのも、第
２の凹陥部は高い実装密度と同時に少なくともＦの幅を有することができ、その
結果、２つのワードラインは同じワードライントレンチ中に位置するためである
。

【００３８】プロセスの簡素化のためにワードライントレンチ内に１つだけのワードライン
が配置されている場合が有利である。この場合、いわゆる開放型ビットラインに
相当する。

【００３９】キャパシタのキャパシタ電極を作成するために、メモリノードの作成の前にド
ーパントソースを第１の凹陥部中に作成し、前記のドーパントソースから熱処理
工程でドーパントをサブストレート内へ拡散させる。キャパシタ電極はサブスト
レート中のドープ領域であり、かつ第１の凹陥部の少なくとも１部を取り囲む。
ドーパントソースは例えばヒ素ガラスが適しており、これは第１の凹陥部の面を
覆うが、第１の凹陥部を充填しないように析出させる。引き続き第１の凹陥部を
ポリマー、例えばフォトレジストで充填し、これを作成すべき下方のソース／ド
レイン領域の下方の高さにある高さまでエッチバックする。引き続き露出したヒ
素ガラスを除去する。熱処理工程によりヒ素ガラスからヒ素をサブストレート内
へ拡散させる。相互に隣り合う第１の凹陥部の間の間隔が十分に小さい場合、相
互に隣り合うキャパシタ電極は合体し、共通のキャパシタ電極を形成する。

【００４０】キャパシタ電極はプラズマ浸漬（Plasmaimmersion）により作成することもで
きる。この場合、プラズマのイオンがサブストレート内へ拡散する。

【００４１】共通のキャパシタ電極はサブストレートのドープ層として第１の凹陥部の作成
前に作成することもできる。この層は例えばエピタキシーにより又は注入により
作成する。

【００４２】下方のソース／ドレイン領域を、例えばメモリノードからドーパントの外方拡
散により作成するか又はサブストレートのドープ層の構造化により作成し、かつ
ワードライントレンチを設置する場合、上方のソース／ドレイン領域、少なくと
もチャンネル領域の一部及び絶縁構造体をワードラインの方向に沿って２つの絶
縁体の間に配置するのが有利である。それにより、第１の凹陥部の第１の側面に
接する第１の凹陥部の側面の領域内で、第１のメモリセルのワードライントレン
チ中のワードラインが第２のメモリセルのトランジスタを制御することを阻止す
る。前記の絶縁体は上方のソース／ドレイン領域がワードライントレンチと接す
ることを阻止する。上方のソース／ドレイン領域、チャンネル領域及び下方のソ
ース／ドレイン領域はビットラインの方向に沿って第１の凹陥部と第２の凹陥部
との間に配置される。

【００４３】キャパシタ電極の作成の際にドーパントソースを使用する場合、絶縁体をメモ
リノードの作成後に作成し、それにより絶縁体はドーパントソースの除去の際に
攻撃されないのが有利である。このために第１の凹陥部の作成後に、相互にほぼ
平行でかつビットラインに対して平行に延在する絶縁トレンチを作成する。この
場合、第１の凹陥部は相互に隣り合う２つの絶縁トレンチにより切り欠かれる。
このため、サブストレート並びに第１の凹陥部中の材料、例えば絶縁構造体はエ
ッチングされる。第１の凹陥部を切り欠くことにより、絶縁体と第１の凹陥部と
の間にサブストレートは残留しないことが保証される。第２のメモリセルのトラ
ンジスタはもっぱら第２のメモリセルの第１の凹陥部の第１の側面に接するよう
に配置され、第１のメモリセルの第２の凹陥部のワードラインによっては制御さ
れることはない。この絶縁トレンチは絶縁材料の析出により絶縁体で充填される
。引き続き、少なくともサブストレート並びに絶縁体をエッチングすることによ
り相互にほぼ平行に延在するワードライントレンチを作成する。

【００４４】絶縁構造体は絶縁体の前、後又はそれと一緒に作成することができる。

【００４５】実装密度の向上のために、２つの絶縁体の間の間隔がＦである場合が有利であ
る。従って、絶縁体の位置調整の際に不正確であるにもかかわらず、２つの絶縁
体は第１の凹陥部を切り欠くことが保証され、２つの絶縁体間の間隔に対して平
行方向の第１の凹陥部の寸法はＦよりも大きい。

【００４６】実装密度を高めるために、まず絶縁体を、引き続き第１の凹陥部を作成するの
が有利である。第１の凹陥部と絶縁体との間にサブストレートが配置されていな
いことを保証するために、第１の凹陥部を有利に絶縁体に接して自己整合的に作
成する。このため、マスクのストライプが絶縁トレンチに対して横断する方向で
延在するストライプ状のマスクを用いてサブストレートを絶縁体に対して選択的
にエッチングする。この場合、絶縁体の間の間隔に対して平行方向の第１の凹陥
部の寸法はＦである。キャパシタ電極の作成のために使用されるドーパントソー
スの除去により絶縁体が攻撃されないようにするために、キャパシタ電極は有利
に外方拡散により作成しない。

【００４７】相互に隣り合うトランジスタの下方のソース／ドレイン領域の間のリーク電流
を回避するために、絶縁トレンチの底部を下方のソース／ドレイン領域よりも深
くする場合が有利である。それにより、下方のソース／ドレイン領域の２つの側
面は絶縁トレンチと境界をなしており、かつ残りの２つの側面は第１の凹陥部も
しくは第２の凹陥部と境界をなしている。同様のことが、従ってフローティング
ボディ（Floating-Body）であるチャンネル領域についても通用する。ゲート電
極が第２の凹陥部の側面に接するように有利にチャンネル領域の領域内だけに配
置されるため、ワードライントレンチを絶縁トレンチよりも浅くする場合が有利
である。

【００４８】プロセスの簡素化のために、ワードライントレンチ中にそれぞれ１つだけのワ
ードラインが配置されている場合が有利である。

【００４９】ワードラインはワードライントレンチから突出することもできる。これは、ワ
ードライントレンチの外側に配置されたワードラインの一部が金属から作成する
ことができ、その結果、ワードラインが高い導電性を有するために有利である。
さらに、このようなワードラインはＤＲＡＭ−セル装置の周辺素子のトランジス
タのゲート電極と一緒に構造化できるため、これはプロセスの簡素化に重要であ
る。このようなワードラインの作成のために、ワードライントレンチの作成後に
少なくとも１つの導電性材料、例えばドープされたポリシリコンを析出させ、こ
れをマスクのストライプがワードライントレンチに対してほぼ平行に延在しかつ
ワードラインの少なくとも一部を覆っていないストライプ状のマスクを用いて構
造化する。

【００５０】この場合、サブストレートが構造化の際に攻撃されないようにするために、サ
ブストレート上にエッチストップとして機能する、ゲート電極の作成の際に作成
される保護層が設置されている場合が有利である。

【００５１】ワードラインの導電性を高めるために、導電性材料の構造化の前に高い導電性
を有する材料、例えば金属又は金属ケイ化物を導電性材料上に析出させ、引き続
き導電性材料と一緒に構造化することができる。

【００５２】ビットラインがワードラインの上方に延在するようにビットラインを作成する
場合、ビットラインとワードラインとの短絡を回避するためにワードラインを隔
絶することが有利である。このために、絶縁材料、例えば窒化ケイ素を析出させ
、エッチバックして、ワードラインの突出する部分の側面に保護スペーサを作成
する。ワードラインの上方でも同様に、ワードラインの導電性材料を構造化する
前に絶縁材料を析出させ、導電性材料と一緒に構造化することにより絶縁材料で
覆うことができる。ワードライン間のスペースは平坦な表面の作成のために絶縁
材料で充填することができる。ビットライン用のコンタクトホールの作成のため
に、上方のソース／ドレイン領域の上方領域を覆わないマスクを用いて絶縁層を
絶縁材料に対して選択的にエッチングする。ワードラインは絶縁材料により隔絶
されているために、高い実装密度を有するＤＲＡＭ−セル装置が作成できる。マ
スクの簡単な脱位置調整によりワードラインとビットラインとの短絡は生じない
。コンタクトホール内にコンタクトが作成される。導電性材料を析出させ、マス
クのストライプがワードラインに対して横断する方向に延在しかつコンタクトを
少なくとも部分的に覆わないストライプ状のマスクを用いて構造化することによ
り、コンタクト及びビットラインが作成される。

【００５３】高いアスペクト比、つまり構造体の高さ対幅の比に基づき製造方法の際のトポ
ロジーの問題を回避するために、ワードラインがワードライントレンチより突出
しない場合が有利である。例えばワードライントレンチの作成後に、導電性材料
、例えばドープされたポリシリコンを析出させて、ワードライントレンチを充填
し、引き続きワードライントレンチの外側の導電性材料が除去されるまでエッチ
バックすることによりワードラインを作成する。

【００５４】相互に隣り合うメモリセルの、ワードライントレンチに接するメモリノードが
ワードライントレンチの第１の側面及び第２の側面に交互に接するように第１の
凹陥部が配置されている場合が本発明の範囲内である。第１のワードラインがワ
ードライントレンチの第１の側面に接し、かつ第２のワードラインがワードライ
ントレンチの第２の側面に接している場合、ＤＲＡＭ−セル装置は折り返し型ビ
ットラインを有する。第１のワードラインはそれぞれ２番目のメモリセルとだけ
接続している。第２のワードラインは残りのメモリセルと接続しているため、相
互に隣り合うビットラインと接続しているメモリセルは同じワードラインと接続
していない。

【００５５】第１の凹陥部の作成後に絶縁トレンチを作成する場合、ＤＲＡＭ−セル装置の
メモリセルは５〜６Ｆ^２の所要スペースを有することができる。

【００５６】相互に隣り合うメモリセルの、ワードライントレンチに接するメモリノードが
ワードライントレンチの同じ側面に接するように第１の凹陥部が配置されている
場合が本発明の範囲内である。相互に隣り合うワードライン間の間隔及び相互に
隣り合うビットライン間の間隔はＦであることができるため、メモリセルあたり
有効な所要スペースは４Ｆ^２であることができる。

【００５７】ワードラインとサブストレートとの間のキャパシティを減少させるために、ワ
ードラインとワードライントレンチの底部との間にゲート誘電体よりも厚い絶縁
構造体を配置するのが有利である。

【００５８】ワードラインのためにワードライントレンチは、ワードラインが第２の凹陥部
内に配置されている外側への折り返し部を有するように設計されていない場合が
本発明の範囲内である。

【００５９】ワードラインは第１のメモリセルの第２の凹陥部中に及び第２のメモリセルの
第２の凹陥部中に配置されている場合が本発明の範囲内である。

【００６０】サブストレートは単結晶シリコン及び／又はゲルマニウムからなる半導体サブ
ストレートであるのが有利である。サブストレートはＧａＡｓを有することもで
きる。サブストレートは半導体材料をエピタキシャル成長させた層からなること
もできる。

【００６１】次に本発明を図面を用いて実施例により詳説する。

【００６２】図面の尺度は正確ではない。

【００６３】全ての実施例においてＦ＝１５０ｎｍであり、この場合、Ｆは使用された技術
において製造可能な最小の構造体サイズである。

【００６４】第１の実施例において、大部分ｎ型ドープされたシリコンからなる第１のサブ
ストレートを有し、前記のサブストレートは約１μｍの厚さのｐ型ドープ層Ｐを
有し、前記の層は約１０^１８ｃｍ^- ^３のドーパント濃度を有する（図１参照）。

【００６５】フォトレジストからなる第１のマスク（図示されていない）を用いて、第１の
サブストレートＳ内へ約１０μｍの深さの凹陥部Ｖを作成する。エッチング剤と
して例えばＨＢｒ＋ＨＦが適している。凹陥部Ｖはそれぞれ２つの向かい合う平
らな側面を有する。さらに、前記の凹陥部Ｖは２つの別の向かい合う側面のを有
し、これらの側面は湾曲しているため、前記の凹陥部Ｖは縁部又は角部を有して
いない。

【００６６】ｙ−軸ｙは第１のサブストレートＳの表面ｆに対して平行でかつ凹陥部Ｖの平
らな側面に対して平行に延在している。ｘ−軸ｘはｙ−軸ｙに対して垂直でかつ
第１のサブストレートＳの平面ｆに対して平行に延在している。１つの凹陥部の
双方の平らな側面間の距離は約１９０ｎｍである。それぞれｘ−軸ｘに沿って相
互に隣り合っている凹陥部Ｖにより行が形成される。１つの行の２つの凹陥部Ｖ
間の距離は約１８５ｎｍである。ｘ−軸ｘ上のそれぞれ一つおきの行の投影図は
相互に合致している。ｘ−軸ｘ上の相互に隣り合う行の投影図は、ｘ−軸ｘ方向
に相互にずらされており、第１の行の１つの凹陥部Ｖは第１の行に隣り合う第２
の行の相互に隣り合う２つの凹陥部Ｖの間に配置されている。ｙ−軸ｙに関して
凹陥部Ｖの湾曲した側面間の距離は約３００ｎｍである。１つの行の１つの凹陥
部Ｖと次の次の行の１つの凹陥部Ｖとの間のｙ−軸ｙに対して平行の距離は約４
５０ｎｍである（図２ｃ参照）。

【００６７】フォトレジストからなる第１のマスクを除去する。引き続き、ヒ素ガラスを約
５０ｎｍの厚さで析出させて、凹陥部Ｖを充填させることなくヒ素ガラスで凹陥
部Ｖの面をカバーする（図示されていない）。引き続き、フォトレジストを約５
００ｎｍの厚さで析出させ、第１のサブストレートＳの表面ｆから約１．５μｍ
下方にある第１の高さ（図１参照）までエッチバックする。エッチング剤として
例えばＯ_２−プラズマが適している。引き続きヒ素ガラスの露出部分を例えばＨ
Ｆで除去する。フォトレジストを例えばＯ_２−プラズマで除去する。熱処理工程
によりヒ素ガラスからドーパントをサブストレートＳ内へ拡散させ、ｎ型ドープ
したキャパシタ電極Ｅを第１のサブストレートＳ中に作成し、このキャパシタ電
極Ｅはｐ型ドープ層Ｐ内に達するまで凹陥部Ｖの一部を取り囲み、かつ約１０^１ ^８ｃｍ^- ^３のドーパント濃度を有する（図１参照）。引き続きヒ素ガラスを例え
ばＨＦで除去する。

【００６８】キャパシタ誘電体の第１の部分Ｋａの作成のために、まず熱酸化を実施し、引
き続き窒化ケイ素を析出させ、かつ部分的に表面酸化させて、キャパシタ誘電体
の第１の部分Ｋａを約４ｎｍの厚さのＯＮＯ−層として作成する（図１参照）。

【００６９】引き続きインサイトゥ（in situ）ｎ型ドープしたポリシリコンを約５００ｎ
ｍの厚さで析出させて、凹陥部Ｖを充填する。化学機械研磨によりポリシリコン
を、第１のサブストレートＳの表面ｆが露出するまで平坦化する。引き続きポリ
シリコンを、第１の高さｈの下方にありかつ第１のサブストレートＳの表面から
約２μｍ下方にある第２の高さＨまでエッチバックする（図１参照）。エッチン
グ剤は例えばＣ_２Ｆ_６＋Ｏ_２が適している。

【００７０】キャパシタ誘電体の第２の部分Ｋｂの作成のためにＴＥＯＳ−法によりＳｉＯ _２を約２５ｎｍの厚さで析出させ、例えばＣＨＦ_３＋Ｏ_２を用いてエッチバック
して、凹陥部Ｖの側面にスペーサ状の構造体を作成する。

【００７１】引き続き、インサイトゥｎ型ドープしたポリシリコンを約５００ｎｍの厚さで
析出させ、化学機械研磨によりサブストレートＳの表面ｆが露出するまで平坦化
し、かつ第１の高さｈの上方にありかつ第１のサブストレートＳの表面ｆから約
４００ｎｍ下方にある上方の高さｏまでエッチバックする。引き続き、ＳｉＯ_２からなるスペーサ状の構造体を例えばＨＦを用いて、上方の高さｏから約８０ｎ
ｍ下方にある下方の高さｕまで除去する。下方の高さｕと上方の高さｏとの間の
スペーサ状の構造体の除去された部分は、アモルファスシリコンを約２０ｎｍの
厚さで析出させ、引き続き３０ｎｍ等方性エッチングすることによりアモルファ
スｎ型ドープしたシリコンで置き換える（図１参照）。スペーサ状の構造体の残
りの部分はキャパシタ誘電体の第２の部分Ｋｂを形成する。キャパシタ誘電体Ｋ
ａ、Ｋｂは下方の高さｕと上方の高さｏとの間の領域内で切欠部を有する。この
ポリシリコンとアモルファスシリコンとがメモリノードＳｐを形成し、このメモ
リノードＳｐはそれぞれ凹陥部Ｖ中に配置されておりかつ切欠部においてサブス
トレートＳに接している。

【００７２】第１の絶縁構造体Ｉａの作成のためにＴＥＯＳ−法でＳｉＯ_２を約２００ｎｍ
の厚さで析出させ、第１のサブストレートＳの表面ｆが露出するまで例えばＣＨ
Ｆ_３＋Ｏ_２でエッチバックする。この第１の絶縁構造体Ｉａは凹陥部Ｖ中でかつ
メモリノードＳｐ上に配置される（図２ａ及び２ｂ参照）。

【００７３】フォトレジストからなるストライプ状の第２のマスク（前記マスクのストライ
プは約１５０ｎｍの幅であり、相互に約２２５ｎｍの間隔を有し、ｘ−軸ｘに対
して平行に延在する）を用いて、絶縁トレンチＧＩを作成する。凹陥部Ｖがそれ
ぞれ相互に隣り合う２本の絶縁トレンチにより切り欠かれる。この場合、サブス
トレートＳ並びに第１の絶縁構造体Ｉａ、メモリノードＳｐ及びキャパシタ誘電
体の第２の部分Ｋｂがエッチングされる。絶縁トレンチＧＩは約８００ｎｍの深
さである。エッチング剤として例えばＮＦ_３＋Ａｒが適している（図２ｂ及び２
ｃ参照）。第２のマスクを除去する。

【００７４】引き続き、ＳｉＯ_２を約２００ｎｍの厚さで析出させ、化学機械研磨によりサ
ブストレートＳの表面ｆが露出するまで平坦化することにより、絶縁トレンチＧ
Ｉ内に絶縁体ＩＳを作成する。

【００７５】ｎ型ドープするイオンを注入することにより、第１のサブストレートＳの露出
する部分の表面ｆに接してトランジスタの上方のソース／ドレイン領域ＳＤｏが
作成される。熱処理工程により注入されたドーパントを活性化する。上方のソー
ス／ドレイン領域ＳＤｏは約１００ｎｍの深さでありかつ約５×１０^２０ｃｍ^-
^３のドーパント濃度を有する。熱処理工程により切欠部の領域内でメモリノード
Ｓｐから第１のサブストレートＳ内へドーパントが拡散して、トランジスタの下
方のソース／ドレイン領域ＳＤｕが作成され、前記のトランジスタはそれぞれ２
つの凹陥部Ｖの間及び２本の絶縁トレンチＧＩの間に配置されている。

【００７６】第１の層１の作成のためにＳｉＯ_２を約３０ｎｍの厚さで第１のサブストレー
トＳの表面ｆ上に析出させる。その上に第２の層２の作成のためにポリシリコン
を約３０ｎｍの厚さで析出させる。第２の層の上に、マスクのストライプが約２
２５ｎｍの幅であり、相互に約１５０ｎｍの間隔を有しかつｙ−軸ｙに対して平
行に延在するフォトレジストからなるストライプ状の第３のマスクＭｃを作成す
る（図３参照）。第３のマスクＭｃのストライプは第１のサブストレートＳを上
から見て上方のソース／ドレイン領域ＳＤｏ及び第１の絶縁構造体Ｉａをオーバ
ーラップする（図３ａ参照）。凹陥部Ｖの第１の側面Ｆａの領域内に配置された
上方のソース／ドレイン領域ＳＤｏの一部及び第１の絶縁構造体Ｉａの一部を第
３のマスクＭｃにより保護する。

【００７７】第３のマスクＭｃを用いてまず第２の層、第１の層及び引き続き第１のサブス
トレートＳ、第１の絶縁構造体Ｉａ及びキャパシタ誘電体の第２の部分Ｋｂをエ
ッチングし、並びにメモリノードＳｐ及び絶縁体ＩＳを構造化して、第３のマス
クＭｃのストライプ間にワードライントレンチＧＷを作成し、このワードライン
トレンチの底部は第１のサブストレートＳの表面ｆから約８００ｎｍ下方にある
（図４参照）。エッチング剤として例えばＮＦ_３＋Ａｒが適している。ワードラ
イントレンチＧＷは、凹陥部Ｖの第１の側面Ｆａに向かい合う第２の側面Ｆｂの
範囲内でメモリノードＳｐに接している。ワードライントレンチＧＷの底部はキ
ャパシタ誘電体Ｋａ、Ｋｂの切欠部よりも深く、かつ絶縁トレンチＧＩの底部よ
りも高い。第３のマスクＭｃを除去する。

【００７８】ワードライントレンチＧＷの底部を覆う第２の絶縁構造体Ｉｂの作成のために
、ＳｉＯ_２を約２００ｎｍの厚さで析出させ、約５００ｎｍ深くＣＨＦ_３＋Ｏ_２でエッチバックする（図４参照）。

【００７９】熱酸化により約４ｎｍの厚さのゲート誘電体Ｇｄを作成し、これは第２の層２
をも覆う。

【００８０】ワードラインＷの作成のために、インサイトゥｎ型ドープしたポリシリコンを
約５０ｎｍの厚さで析出させ、例えばＣ_２Ｆ_６＋Ｏ_２でワードラインＷがスペー
サの形で作成されるまでエッチバックし、このスペーサは第１のサブストレート
Ｓの表面ｆから約７０ｎｍ下方に配置されている。エッチバックの際にゲート誘
電体Ｇｄは第２の層２を保護する。第１のワードラインＷはワードライントレン
チＧＷの第１の側面に接し、第２のワードラインＷはワードライントレンチＧＷ
の第２の側面に接する。ワードラインＷは特にゲート誘電体Ｇｄ及び第２の絶縁
構造体ＩｂによりメモリノードＳｐから隔絶されている。

【００８１】第１のメモリセルのキャパシタのメモリノードＳｐは、所属する凹陥部Ｖの第
１の側面に接するキャパシタ誘電体Ｋａ、Ｋｂの切欠部の範囲内で第１のメモリ
セルのトランジスタの下方のソース／ドレイン領域ＳＤｕに接している。下方の
ソース／ドレイン領域ＳＤｕは２つの絶縁トレンチＧＩ、凹陥部Ｖ及び１つのワ
ードライントレンチＧＷが境界をなしている。ワードライントレンチＧＷは第１
のメモリセルに隣り合っている第２のメモリセルの凹陥部Ｖにより下方のソース
／ドレイン領域ＳＤｕと隔てられている。トランジスタの下方のソース／ドレイ
ン領域ＳＤｕと上方のソース／ドレイン領域ＳＤｏとの間に配置された第１のサ
ブストレートＳの一部はトランジスタのチャンネル領域ＫＡとして利用する（図
４参照）。ワードライントレンチＧＷ内に配置されておりかつゲート誘電体Ｇｄ
によってトランジスタのチャンネル領域ＫＡと隔絶されている一方のワードライ
ンＷの部分はトランジスタのゲート電極として機能する。相互に隣り合うメモリ
セルのワードライントレンチＧＷに接するメモリノードＳｐはワードライントレ
ンチＧＷの第１の側面と第２の側面とに交互に接している。キャパシタ誘電体Ｋ
ａ、Ｋｂは、所属する凹陥部Ｖの第１の側面Ｆａに接する切欠部を有するだけで
ある。それというのも残りの切欠部は絶縁トレンチＩＧにより及びワードライン
トレンチＧＷにより重なっているためである。

【００８２】第３の絶縁構造体Ｉｃの作成のために、ＳｉＯ_２を約２００ｎｍの厚さで析出
させ、約２００ｎｍ深くエッチバックする（図４参照）。この第３の絶縁構造体
ＩｃはワードライントレンチＧＷ内でワードラインＷの間に配置されている。Ｓ
ｉＯ_２のエッチバックの際に第２の層が第１の層及び絶縁体ＩＳを保護する。

【００８３】第４の絶縁構造体Ｉｄの作成のために、窒化ケイ素を約１００ｎｍの厚さで析
出させ、約１２０ｎｍ深く、例えばＣ_２Ｆ_６＋Ｏ_２を用いて表面ｆから２０ｎｍ
下方にエッチバックする。第４の絶縁構造体ＩｄはワードライントレンチＧＷ内
に配置され、ワードラインＷを覆う（図５ａ参照）。

【００８４】第５の絶縁構造体Ｉｅの作成のために、ＳｉＯ_２を約２００ｎｍの厚さで析出
させ、化学機械研磨により第１のサブストレートＳの表面ｆが露出するまで平坦
化する。それにより平坦な面が生じる。第２の層及び第１の層はこの場合除去さ
れる。

【００８５】この平坦な面は、この第４の絶縁構造体をエッチバックの代わりに化学機械研
磨することにより第４の絶縁構造体によって形成させることもできる。第５の絶
縁構造体Ｉｅは作成しなくてもよい。

【００８６】絶縁層Ｉの作成のために、ＳｉＯ_２を約２５０ｎｍの厚さで析出させる。

【００８７】一辺が約１５０ｎｍを有しかつ上方のソース／ドレイン領域ＳＤｏとオーバー
ラップする正方形の領域Ｑを覆わないフォトレジストからなる第４のマスクを用
いて、コンタクトホールを絶縁層Ｉ中へエッチングする（図５ｃ参照）。約１０
０ｎｍの厚さでタングステンを析出させ、絶縁層Ｉが露出するまで化学機械研磨
することにより、コンタクトホール中にコンタクトＫを作成する。

【００８８】引き続き、アルミニウムを約２００ｎｍの厚さで析出させ、マスクのストライ
プが約２２５ｎｍの幅であり、相互に約１５０ｎｍの間隔を有しかつｘ−軸ｘに
対して平行に延在する第５のストライプ状のフォトレジストからなるマスク（図
示されていない）を用いて構造化する。それにより、上方のソース／ドレイン領
域ＳＤｏと接続するビットラインＢを作成する（図５ａ、５ｂ及び５ｃ参照）。

【００８９】相互に隣り合うビットラインＢと接続する２つのメモリセルは、同じワードラ
インＷと接続していない。メモリセルを有するＤＲＡＭ−セル装置は従って折り
返し型ビットライン（Folded Bitleitungen）を有する。メモリセル１個あたり
の所要スペースは約６．２５Ｆ^２であり、その際Ｆ＝１５０ｎｍであり、これは
使用した技術において製造可能な最小構造体サイズである。

【００９０】メモリセルの情報の読み出しのために、所属するワードラインを制御し、所属
するキャパシタの電荷により決定される信号を所属するビットラインを介して読
み出す。バックグラウンドノイズをフィルタするためにこの信号はビットライン
Ｂに隣り合うビットラインＢの信号と比較される。

【００９１】情報をメモリセルに記憶させるために所属するワードラインＷを制御し、ビッ
トラインＢに電圧を印加し、前記電圧は記憶すべき情報に応じて例えば０Ｖ又は
１．８Ｖである。

【００９２】第２の実施例において、第１の実施例のサブストレートＳに相当する第２のサ
ブストレート１Ｓを準備する。

【００９３】第１の実施例と同様に、凹陥部１Ｖ、キャパシタ電極１Ｅ、キャパシタ誘電体
１Ｋａ、１Ｋｂ、メモリノード１Ｓｐ、第１の絶縁構造体１Ｉａ、絶縁体（図示
されていない）、上方のソース／ドレイン領域１ＳＤｏ、チャンネル領域１ＫＡ
、下方のソース／ドレイン領域１ＳＤｕ、第１の層（図示されていない）、第２
の層（図示されていない）、ワードライントレンチ１ＧＷ及び第２の絶縁構造体
１Ｉｂを作成する（図６参照）。第２の層を除去する。熱酸化によりゲート誘電
体１Ｇｄを作成する。

【００９４】引き続き、インサイトゥｎ型ドープしたポリシリコンを約２００ｎｍの厚さで
析出させる。その上に窒化タングステンを約２００ｎｍの厚さで析出させる。そ
の上にタングステンを約１００ｎｍの厚さで析出させる。その上に窒化ケイ素を
約１００ｎｍの厚さで析出させる。ワードライントレンチ１ＧＷ上に配置されて
いるストライプ状のフォトレジストマスクを用いて、窒化ケイ素、タングステン
、窒化タングステン及びポリシリコンを、第２のサブストレート１Ｓの表面１ｆ
上の第１の絶縁構造体１Ｉａが露出するまでエッチングする（図６参照）。それ
により、各ワードライントレンチ１ＧＷ内にワードライン１Ｗを作成し、このワ
ードライン１Ｗはワードライントレンチ１ＧＷから突出し、ポリシリコン、窒化
タングステン及びタングステンからなる。第３の絶縁構造体１Ｉｃは窒化ケイ素
からなり、この絶縁構造体はワードライン１Ｗを覆う。ワードライン１Ｗの作成
の際に、第１の層が上方のソース／ドレイン領域１ＳＤｏを保護する。

【００９５】ワードライン１Ｗの封入のために、窒化ケイ素を約５０ｎｍの厚さで析出させ
、エッチバックすることで、第２のサブストレート１Ｓから突出するワードライ
ン１Ｗの部分の側面にスペーサ１Ｃを作成する（図６参照）。

【００９６】引き続き絶縁層１Ｉ、コンタクト１Ｋ及びビットライン１Ｂを作成する。コン
タクト１Ｋのためのコンタクトホールの作成の際に、第３の絶縁構造体１Ｉｃ及
びスペーサ１Ｃがワードライン１Ｗを保護する。

【００９７】それにより作成されたＤＲＡＭ−セル装置は開放型ビットライン（Open Bitle
itungen）を有する。

【００９８】第３の実施例において、第１の実施例の第１のサブストレートＳに相当する第
３のサブストレート２Ｓを準備する。

【００９９】第１の実施例と同様に、凹陥部２Ｖ、キャパシタ電極２Ｅ、キャパシタ誘電体
２Ｋａ、２Ｋｂ、メモリノード２Ｓｐ、第１の絶縁構造体２Ｉａ、絶縁体を有す
る絶縁トレンチ（図示されていない）、上方のソース／ドレイン領域２ＳＤｏ、
チャンネル領域２ＫＡ、下方のソース／ドレイン領域２ＳＤｕ、第１の層（図示
されていない）第２の層（図示されていない）、ワードライントレンチ２ＧＷ及
び第２の絶縁構造体２Ｉｂを作成する。第２の層を除去し、ゲート誘電体２Ｇｄ
を作成する。

【０１００】引き続き、インサイトゥｎ型ドープしたポリシリコンを約１００ｎｍの厚さで
析出させ、例えばＣ_２Ｆ_６＋Ｏ_２を用いて、各ワードライントレンチ２ＧＷ内に
、第３のサブストレート２Ｓの表面２ｆから約７０ｎｍ下方にあるワードライン
２Ｗが作成されるまでエッチバックする（図７参照）。

【０１０１】引き続き、第１の実施例と同様に、窒化ケイ素からなる第４の絶縁構造体２Ｉ
ｄ、ＳｉＯ_２からなる第５の絶縁構造体２Ｉｅ、絶縁層２Ｉ、コンタクト２Ｋ及
びビットライン２Ｂを作成する（図７参照）。

【０１０２】それにより作成されたＤＲＡＭ−セル装置は開放型ビットラインを有する。

【０１０３】第４の実施例において、第１の実施例の第１のサブストレートＳに相当する第
４のサブストレート３Ｓを準備する。

【０１０４】マスクのストライプが約１５０ｎｍの幅であり、相互に約２２５ｎｍの間隔を
有し、ｘ−軸ｘに対して平行に延在する、フォトレジストからなるストライプ状
の第１のマスクを用いて、約８００ｎｍの深さの絶縁トレンチ３ＧＩを作成する
（図８ａ及び８ｂ参照）。エッチング剤として例えばＮＦ_３＋Ａｒが適している
。

【０１０５】引き続き第１のマスクを除去する。ＳｉＯ_２を約２００ｎｍの厚さで析出させ
、第４のサブストレート３Ｓの表面３が露出するまで化学機械研磨により平坦化
することにより、この絶縁トレンチ３ＧＩを絶縁体３ＩＳで充填する（図８ａ参
照）。

【０１０６】引き続きフォトレジストからなる第２のマスク３Ｍａを作成する。第２のマス
ク３Ｍａは歯状に曲がったストライプ（図８ｂ参照）からなるため、第４のサブ
ストレート３Ｓエッチングの際に、絶縁体３ＩＳに対して選択的に絶縁トレンチ
３ＧＩ内へ長方形の凹陥部３Ｖを作成し、ｘ−軸ｘに対して平行方向の寸法は約
１８０ｎｍであり、ｙ−軸ｙに対して平行方向の寸法は約１５０ｎｍである（図
８ａ及び８ｂ参照）。第１の実施例と同様に、ｘ−軸ｘに沿って相互に隣り合う
凹陥部３Ｖは列を形成し、各第２の行のｘ−軸上の列の投影図は相互に合致する
。１つの行の凹陥部３Ｖの投影図は、隣り合う行の２つの凹陥部の投影図に接し
ている。凹陥部３Ｖは約１０μｍの深さである。エッチング剤として例えばＨＢ
ｒ＋ＨＦが適している。

【０１０７】引き続き第２のマスク３Ｍａを除去する。

【０１０８】キャパシタ誘電体３Ｋｂの第２の部分を作成するために、まず窒化ケイ素を約
２０ｎｍの厚さで析出させる。その上にフォトレジストを約５００ｎｍの厚さで
設置し、例えばＯ_２−プラズマで約２μｍ深くエッチバックする。窒化ケイ素の
露出する部分は例えばＨ_３ＰＯ_４で除去する。引き続きフォトレジストを除去し
て、凹陥部３Ｖの側面は、表面３ｆから約２μｍ下方にある第２の高さＨと、表
面３ｆとの間で露出するが、第２の高さＨの下方では窒化ケイ素により覆われて
いる。熱酸化により第２の高さＨと表面３ｆとの間に約２５ｎｍの厚さのキャパ
シタ誘電体３Ｋｂの第２の部分を作成する。引き続き酸化された窒化ケイ素を除
去する。

【０１０９】凹陥部３Ｖを取り囲むキャパシタ電極３Ｅはプラズマ浸漬（Plasmaimmersion
）により作成する。

【０１１０】第１の実施例と同様に、キャパシタ誘電体の第１の部分３Ｋａ及びメモリノー
ド３Ｓｐを作成し、その際、キャパシタ誘電体の第２の部分３Ｋｂの一部を下方
の高さｕから上を除去する（図８ａ参照）。第１の実施例と同様に第１の絶縁構
造体、上方のソース／ドレイン領域、チャンネル領域、下方のソース／ドレイン
領域、ワードライントレンチ、ゲート誘電体、ワードライン、他の絶縁構造体、
絶縁層、コンタクト及びビットラインを作成する（図示されていない）。

【０１１１】第５の実施例において、第１の実施例の第１のサブストレートＳに相当する第
５のサブストレート４Ｓを準備する。第４の実施例と同様に、絶縁トレンチ４Ｇ
Ｉを作成するが、絶縁トレンチ４ＧＩは約１５０ｎｍの幅であることが異なる（
図９ｃ参照）。

【０１１２】第４の実施例と同様に絶縁トレンチ４ＧＩを絶縁体４ＩＳで充填する。

【０１１３】引き続き、マスクのストライプが約１５０ｎｍの幅であり、約１５０ｎｍの相
互の間隔を有し、ｙ−軸ｙに対して平行に延在するストライプ状のマスク４Ｍａ
をフォトレジストから作成する（図９ｃ参照）。マスク４Ｍａを用いて第５のサ
ブストレート４Ｓを絶縁体４ＩＳに対して選択的にエッチングして、絶縁トレン
チ４ＧＩの間に、一辺の長さが約１５０ｎｍの正方形の水平断面を有する凹陥部
４Ｖを作成する。ｘ−軸ｘに沿って相互に隣り合う凹陥部４Ｖは行を形成する。
相互に隣り合う行は、ｙ−軸ｙに沿って相互に隣り合うメモリセルが列を形成す
るように配置される（図９ｃ参照）。

【０１１４】第４の実施例と同様に、キャパシタ電極４Ｅ、キャパシタ誘電体４Ｋａ、４Ｋ
ｂ及びメモリノード４Ｓｐを作成する。

【０１１５】引き続き第２の実施例と同様に絶縁構造体４Ｉａ、４Ｉｂ、４Ｉｃ、ワードラ
イントレンチ４ＧＷ、ゲート誘電体４Ｇｄ、ワードライン４Ｗ、スペーサ４Ｃ、
絶縁層４Ｉ、コンタクト４Ｋ及びビットライン４Ｂを作成する（図９ａ及び９ｂ
参照）。

【０１１６】それにより作成されたＤＲＡＭ−セル装置は４Ｆ^２の所要スペースを有するメ
モリセルを示す。

【０１１７】第６の実施例において、約１０^１５ｃｍ^- ^３のドーパント濃度を有する単結晶
のｎ型ドープしたシリコンからなる第６のサブストレート５Ｓを準備する。ｐ型
ドープするイオンを注入することにより、約１０^１８ｃｍ^- ^３のドーパント濃度
を有する約５００ｎｍの厚さの第１の層ａを作成する。エピタキシャル成長によ
り第１の層ａ上に、約５・１０^１８ｃｍ^- ^３のドーパント濃度を有する約２００
ｎｍの厚さのｎ型ドープした第２の層ｂを作成する。この第２の層ｂ上にエピタ
キシャル成長により、約１０^１８ｃｍ^- ^３のドーパント濃度を有する約３００ｎ
ｍの厚さのｐ型ドープした第３の層ｃを作成する（図１０ａ参照）。

【０１１８】引き続き、第１の実施例と同様に、凹陥部５Ｖ、キャパシタ電極５Ｅ、キャパ
シタ誘電体５Ｋａ、５Ｋｂ、メモリノード５Ｓｐ、第１の絶縁構造体５Ｉａ、絶
縁体を有する絶縁トレンチ（図示されていない）、トランジスタの上方のソース
／ドレイン領域５ＳＤｏ及びトランジスタのチャンネル領域５ＫＡを作成する。
上方のソース／ドレイン領域５ＳＤｏは第３の層ｃの上方部分中に作成する。第
３の層ｃの残りの部分はチャンネル領域５ＫＡを形成する。

【０１１９】熱処理工程によりドーパントはメモリノード５Ｓｐから第２の層ｂ内へ拡散す
る。この熱処理工程は短時間で第１の実施例での相応する熱処理工程と同様に実
施され、異なるメモリノード５Ｓｐのドーパントは相互に出会わない（図１０ｂ
参照）。凹陥部５Ｖの第１の側面５Ｆａでは、それにより第２の層ｂ内にトラン
ジスタの下方のソース／ドレイン領域の高ドープ部分５ＳＤｕが作成され、この
部分は約１０^１９ｃｍ^- ^３のドーパント濃度を有する。第２の層ｂの残りの部分
は下方のソース／ドレイン領域の低ドーピング部分を形成する。

【０１２０】第１の実施例と同様にワードライントレンチ５ＧＷ、第２の絶縁構造体５Ｉｂ
、ゲート誘電体５Ｇｄ、ワードライン５Ｗ、第３の絶縁構造体５Ｉｃ、第４の絶
縁構造体５Ｉｄ、第５の絶縁構造体５Ｉｅ、絶縁層５Ｉ、コンタクト５Ｋ及びビ
ットライン５Ｂを作成する（図１０ｂ参照）。

【０１２１】それにより作成されたＤＲＡＭ−セル装置は、第１の実施例のＤＲＡＭ−セル
装置と比較してわずかなリーク電流を有する、それというのも下方のソース／ド
レイン領域の高ドープ部分５ＳＤｕはチャンネル領域５ＫＡ又は第１の層ａに直
接接していないためである。第１の実施例とは反対に、このＤＲＡＭ−セル装置
は下方のソース／ドレイン領域の低ドープ部分に基づきソフトなｐｎ接合を有す
る。

【０１２２】このトランジスタのチャンネル長は、エピタキシャル成長及び上方のソース／
ドレイン領域５ＳＤｏの注入深さにより決定されるため、第１の実施例と比較し
て正確に調節可能である。それに対して第１の実施例におけるチャンネル長は外
方拡散と関連するエッチング深さ及び上方のソース／ドレイン領域ＳＤｏの注入
深さにより決定される。

【０１２３】第７の実施例において、第５の実施例の第５のサブストレート４Ｓに相当する
第７のサブストレート６Ｓを準備する。第５の実施例と同様に絶縁トレンチ（図
示されていない）を作成し、絶縁体（図示されていない）で充填する。

【０１２４】窒化ケイ素からなる第１の層Ｎ１の作成のために、窒化ケイ素を約５０ｎｍの
厚さで析出させる。第５の実施例と同様に凹陥部６Ｖを作成し、その際、付加的
に窒化ケイ素からなる第１の層Ｎ１を構造化する（図１１参照）。

【０１２５】引き続き窒化ケイ素を約４ｎｍの厚さで析出させる。その上にフォトレジスト
を約５００ｎｍの厚さで設置し、約２μｍの深さにＯ_２−プラズマでエッチバッ
クする。

【０１２６】例えばＨ_３ＰＯ_４を用いたエッチングにより約４ｎｍの厚さの窒化ケイ素は除
去されて、窒化ケイ素からなる第１の層Ｎ１は維持されるが、フォトレジストの
上方にある凹陥部６Ｖの側面の窒化ケイ素は除去される。引き続きフォトレジス
トを除去する。

【０１２７】熱酸化により、第１の実施例の第２の高さに相当する高さＨと、第７のサブス
トレート６Ｓの表面６ｆとの間にキャパシタ誘電体の第２の部分６Ｋｂが生じる
。高さＨの下側の窒化ケイ素をこの場合に表面酸化し、キャパシタ誘電体の第１
の部分６Ｋａを形成させる（図１１参照）。

【０１２８】第５の実施例と同様に、キャパシタ電極６Ｅ、メモリノード６Ｓｐ、第１の絶
縁構造体６Ｉａ、上方のソース／ドレイン領域６ＳＤｏ、チャンネル領域６ＫＡ
及び下方のソース／ドレイン領域６ＳＤｕを作成する（図１１参照）。

【０１２９】ＴＥＯＳ法において、ＳｉＯ_２からなる約１０ｎｍの厚さの層Ｏ′を作成する
（図１１参照）。その上に窒化ケイ素からなる約３ｎｍの厚さの第２の層Ｎ２を
作成する。

【０１３０】第１の実施例の第３のマスクＭｃに相当するストライプ状のマスク（図示され
ていない）を用いて窒化ケイ素からなる第２の層Ｎ２を構造化する。窒化ケイ素
からなる第２の層Ｎ２は凹陥部６Ｖの第１の側面６Ｆａの上方の領域を覆う。Ｓ
ｉＯ_２からなる層Ｏ′はエッチストップとして作用する。引き続きマスクを除去
する。

【０１３１】ＳｉＯ_２及びシリコンのエッチングによりワードライントレンチ６ＧＷを作成
する。この層Ｏ′はこの場合に構造化される。マスクとして作用する窒化ケイ素
からなる第１の層Ｎ１及び窒化ケイ素からなる第２の層Ｎ２に基づき、ワードラ
イントレンチ６ＧＷは約７５ｎｍだけの幅を有する。ワードライントレンチ６Ｇ
Ｗは凹陥部６Ｖと、第１の側面６Ｆａに向かい合う側の凹陥部６Ｖの第２の側面
６Ｆｂの一部を共有している（図１１参照）。チャンネル平面に対して垂直方向
のサブストレート６Ｓの拡張はリソグラフィーにより規定され、Ｆ＝１５０ｎｍ
であり、その際、Ｆは使用された技術において製造可能な最小構造サイズである
。

【０１３２】第５の実施例と同様に、第２の絶縁構造体６Ｉｂ、ゲート誘電体６Ｇｄ、ワー
ドライン６Ｗ及び第３の絶縁構造体６Ｉｃを作成する（図１２参照）。

【０１３３】ワードライン６Ｗを包囲するスペーサ６Ｃの作成のために、窒化ケイ素を約５
０ｎｍの厚さで析出させ、例えばＣ_２Ｆ_６＋Ｏ_２を用いて約５０ｎｍの幅でエッ
チバックする。この場合、窒化ケイ素からなる第１の層Ｎ１及び窒化ケイ素から
なる第２の層Ｎ２の一部が除去される（図１２参照）。

【０１３４】引き続き第５の実施例と同様に絶縁層６Ｉ、コンタクト６Ｋ及びビットライン
６Ｂを作成する（図１２参照）。

【０１３５】第８の実施例において、第６の実施例の第７のサブストレート６Ｓに相当する
第８のサブストレート７Ｓを準備する。

【０１３６】第７の実施例と同様に、窒化ケイ素からなる層Ｎ１′、凹陥部７Ｖ、キャパシ
タ電極７Ｅ、キャパシタ誘電体７Ｋａ、７Ｋｂ、メモリノード７Ｓｐ、第１の絶
縁構造体７Ｉａ、上方のソース／ドレイン領域７ＳＤｏ、チャンネル領域７ＫＡ
、下方のソース／ドレイン領域７ＳＤｕ及び絶縁体を備えた絶縁トレンチ（図示
されていない）を作成した（図１３参照）。

【０１３７】窒化ケイ素からなる層Ｎ１′を用いて凹陥部７Ｖ内の第１の絶縁構造体７Ｉａ
並びに絶縁体の一部（図示されていない）を除去して、絶縁トレンチ（図示され
ていない）を横切る方向でワードライントレンチ７ＧＷが延在し、このワードラ
イントレンチ７ＧＷは凹陥部７Ｖと交差する。このワードライントレンチ７ＧＷ
は、窒化ケイ素を約５０ｎｍの厚さで析出させ、エッチバックすることによりス
ペーサ７Ｃにより狭められる（図１４参照）。

【０１３８】第１の実施例の第３のマスクＭｃに相当するフォトレジストからなるマスクを
用いて、凹陥部７Ｖの第１の側面７Ｆａに接するスペーサを除去する（図１４参
照）。ワードライントレンチ７ＧＷは従って拡張され、凹陥部７Ｖと第１の側面
７Ｆａに向かい合う側の凹陥部７Ｖの第２の側面７Ｆｂの一部を共有する。

【０１３９】例えばＣ_２Ｆ_６＋Ｏ_２を用いて窒化ケイ素に対して選択的に異方性エッチング
することにより、約４００ｎｍ深くエッチングして、ワードライントレンチ７Ｇ
Ｗを凹陥し、このワードライントレンチ７ＧＷは第８のサブストレート７Ｓの表
面７ｆから約８００ｎｍ下方にまで達する。

【０１４０】第３の実施例と同様に、第２の絶縁構造体７Ｉｂ、ゲート誘電体７Ｇｄ及びワ
ードライン７Ｗを作成する（図１４参照）。

【０１４１】ワードライン７Ｗの作成後に窒化ケイ素からなるスペーサ７Ｃ及び層Ｎ１′を
除去する。約２００ｎｍの厚さでＳｉＯ_２を析出させかつ表面７ｆが露出するま
で化学機械研磨することにより、ワードライン７Ｗに接しかつこれを覆う第３の
絶縁構造体７Ｉｃを作成する（図１４参照）。

【０１４２】第７の実施例と同様に、絶縁層７Ｉ、コンタクト７Ｋ及びビットライン７Ｂを
作成する（図１５参照）。

【０１４３】第９の実施例において大部分がｎ型ドープ第９のサブストレート８Ｓを準備し
、これは約１．２μｍの厚さのｐ型ドープ層８Ｐを有し、この層は約１０^１８ｃ
ｍ^- ^３のドーパント濃度を有する。

【０１４４】第９のサブストレート８Ｓの表面８ｆ上にＳｉＯ_２を約３００ｎｍの厚さで析
出させる。ＳｉＯ_２からなるマスク８Ｍの作成を第１のフォトレジストマスク（
図示されていない）を用いてＳｉＯ_２を例えばＣＨＦ_３＋Ｏ_２を用いて表面８ｆ
が露出するまで構造化する。マスク８Ｍを上から見た図は第１の実施例の凹陥部
Ｖを上から見た図に相当するが、ｘ−軸ｘに沿って相互に隣り合うマスク８Ｍの
部分の距離は約１５０ｎｍであることが異なる。１つの行のマスク８Ｍの部分と
次の次の行のマスク８Ｍの部分との間のｙ−軸ｙに対して平行方向の距離は約４
５０ｎｍである。

【０１４５】引き続き、第１のフォトレジストマスクを除去する。第１のスペーサ８Ｃ１の
作成のために、窒化ケイ素を約７０ｎｍの厚さで析出させ、約１００ｎｍの深さ
にエッチバックする。第１のスペーサ８Ｃ１はマスク８Ｍの側面に接する。マス
ク８Ｍの側面の上方部分は露出している（図１６ａ〜１６ｃ参照）。

【０１４６】第１の絶縁構造体８Ｉａの作成のためにＳｉＯ_２を約１０ｎｍの厚さで析出さ
せ、約１０ｎｍの深さで等方性に例えばＨＦを用いてエッチングして、ｘ−軸ｘ
に沿って相互に隣り合うマスク８Ｍの部分の間のトレンチＧ内に第１の絶縁構造
体８Ｉａを作成する（図１７ａ参照）。

【０１４７】第２の絶縁構造体８Ｉｂの作成のために、窒化ケイ素を約２００ｎｍの厚さで
析出させ、例えばＣ_２Ｆ_６＋Ｏ_２を用いて約２００ｎｍの深さにエッチバックす
る。第２の絶縁構造体８Ｉｂはスペーサ８Ｃ１及び第１の絶縁構造体８Ｉａを覆
い、トレンチＧの部分を充填する（図１７ａ及び１７ｂ参照）。

【０１４８】引き続きマスク８Ｍを例えばＣＨＦ_３＋Ｏ_２を用いたエッチングにより窒化ケ
イ素に対して選択的に除去する。例えばＨＢｒ＋ＨＦを用いてシリコンをエッチ
ングすることにより約１０μｍの深さで第１の凹陥部８Ｖを作成する。第２の絶
縁構造体８Ｉｂはこの場合マスクとして利用する（図１８ａ及び１８ｂ参照）。

【０１４９】第１の実施例と同様に、キャパシタ電極８Ｅ、キャパシタ誘電体８Ｋａ、８Ｋ
ｂ及びメモリノード８Ｓｐを作成する（図１８ａ及び１８ｂ参照）。

【０１５０】第３の絶縁構造体８Ｉｃの作成のためにＳｉＯ_２を約２００ｎｍの厚さで析出
させ、約５５０ｎｍの深さにエッチバックする。第３の絶縁構造体８Ｉｃは第１
の凹陥部８Ｖ内でメモリノード８Ｓｐ上に配置され、第９のサブストレート８Ｓ
の表面８ｆから約５０ｎｍ下方の高さにまで達する（図１８ａ及び１８ｂ参照）
。

【０１５１】第２のスペーサ８Ｃ２の作成のために、窒化ケイ素を約２０ｎｍの厚さで析出
させ、エッチバックする。第２のスペーサ８Ｃ２は第１の凹陥部８Ｖ中に配置さ
れる（図１８ａ及び１８ｂ参照）。

【０１５２】引き続きＳｉＯ_２を約２００ｎｍの厚さで析出させ、化学機械研磨により窒化
ケイ素と一緒に表面８ｆが露出するまで平坦化することで第３の絶縁構造体８Ｉ
ｃを拡張する（図１８ａ及び１８ｂ参照）。この場合、第１のスペーサ８Ｃ１，
第１の絶縁構造体８Ｉａの上方部分、第２のスペーサ８Ｃ２の上方部分及び第２
の絶縁構造体８Ｉｂを除去する（図１９ａ及び１９ｂ）。

【０１５３】第２のフォトレジストマスク（図示されていない）を用いてＮＦ_３＋Ａｒを用
いるエッチングにより約９００ｎｍの深さに絶縁トレンチ８ＧＩを作成し、この
絶縁トレンチ８ＧＩは第１の実施例の絶縁トレンチＧＩと同様に配置されている
（図１９ｂ参照）。第１の実施例と同様に絶縁トレンチ８ＧＩ中に絶縁体８ＩＳ
を作成し、並びに注入もしくは外方拡散によりトランジスタの上方のソース／ド
レイン領域８ＳＤｏ及び下方のソース／ドレイン領域８ＳＤｕを作成する（図１
９ａ及び１９ｂ参照）。上方のソース／ドレイン領域８ＳＤｏと下方のソース／
ドレイン領域８ＳＤｕとの間に配置されているｐ型ドープ層８Ｐの一部はトラン
ジスタのチャンネル領域８ＫＡとして利用される。

【０１５４】熱酸化により上方のソース／ドレイン領域８ＳＤｏの上に第４の絶縁構造体８
Ｉｄを作成する（図１９ａ及び１９ｂ参照）。

【０１５５】第１の実施例の第３のマスクＭｃに相当する第３のフォトレジストマスク（図
示されていない）を用いて窒化ケイ素を例えばＣ_２Ｆ_６＋Ｏ_２を用いてＳｉＯ_２に対して選択的にエッチングして、第１の凹陥部８Ｖをの第１の側面８Ｆａに配
置された第２のスペーサ８Ｃ２を除去する（図１９ａ参照）。

【０１５６】引き続きシリコンを窒化ケイ素及びＳｉＯ_２に対して選択的に約１００ｎｍの
深さに等方性にエッチングして、第９のサブストレート８Ｓ中に切欠部Ａを作成
し、この切欠部Ａは第１の凹陥部８Ｖの第１の側面に接している（図１９ａ参照
）。第９のサブストレート８Ｓ中の切欠部Ａはｘ−軸ｘに沿って約７０ｎｍの幅
である、それというのも第３の絶縁構造体８Ｉｃ及び第１の絶縁構造体８Ｉａが
エッチストップとして機能するためである。第９のサブストレート８Ｓ中の相応
する切欠部が、凹陥部８Ｖの第１の側面８Ｆａに向かい合う側の凹陥部８Ｖの第
２の側面８Ｆｂに接する箇所で形成されることを、残留する第２のスペーサ８Ｃ
２と第４の絶縁構造体とによって妨げる。

【０１５７】引き続き第３のフォトレジストマスクを除去する。約２０ｎｍの深さでＳｉＯ _２をエッチングすることにより第４の絶縁構造体８Ｉｄを除去する。残留する第
２のスペーサ８Ｃ２は例えばＨ_３ＰＯ_４を用いて除去する。

【０１５８】第５の絶縁構造体８Ｉｅの作成のためにＳｉＯ_２を約２００ｎｍの厚さで析出
させ、表面８ｆが露出するまで化学機械研磨により平坦化する（図２０ａ参照）
。第５の絶縁構造体８Ｉｅは第９のサブストレート８Ｓ中の切欠部Ａを充填する
。

【０１５９】ＳｉＯ_２をシリコンに対して選択的にエッチバックすることにより、絶縁体８
ＩＳ、第１の絶縁構造体８Ｉａ、第３の絶縁構造体８Ｉｃ及び第５の絶縁構造体
８Ｉｅを約８０ｎｍの厚さで除去し、窒化ケイ素を約２００ｎｍの厚さで析出さ
せ、表面８ｆが露出するまで化学機械研磨により平坦化することでもう１つのマ
スク８Ｍ′に置き換える（図２０ａ及び２０ｂ参照）。

【０１６０】もう１つのマスク８Ｍ′を用いて、シリコンを窒化ケイ素に対して選択的に例
えばＣ_２Ｆ_６＋Ｏ_２を用いてエッチングすることにより第１の凹陥部８Ｖの外側
に第２の凹陥部８Ｖ′を作成する（図２１ａ及び２１ｂ参照）。この第２の凹陥
部８Ｖ′は第１の凹陥部８Ｖの第２の側面８Ｆｂに接している。トランジスタの
接合深さは８０ｎｍであり、もう１つのマスク８Ｍ′により決定され、従って最
終末端は第１の絶縁構造体８Ｉａにより決定される。他の実施例とは反対に、第
１の凹陥部８Ｖの第２の側面８Ｆｂに接するキャパシタ誘電体８Ｋａ、８Ｋｂは
、第２の凹陥部８Ｖ′により重ねられていないもう１つの切欠部を有する。

【０１６１】ＳｉＯ_２を約２００ｎｍの厚さで析出させかつ約６００ｎｍの深さにエッチバ
ックすることにより、第２の凹陥部８Ｖ′の底部に第６の絶縁構造体８Ｉｆを作
成する（図２１ａ及び２１ｂ参照）。

【０１６２】窒化ケイ素を例えばＣ_２Ｆ_６＋Ｏ_２を用いたエッチングによりもう１つのマス
ク８Ｍ′を除去する。

【０１６３】約４ｎｍの厚さのゲート誘電体８Ｇｄの作成のために熱酸化を実施する（図２
１ａ参照）。

【０１６４】引き続き、インサイトゥｎ型ドープされたポリシリコンを約１００ｎｍの厚さ
で析出させて、第２の凹陥部８Ｖ′を充填する。その上に窒化タングステンを約
２０ｎｍの厚さで析出させる。その上にタングステンを約１００ｎｍの厚さで析
出させる。その上に窒化ケイ素を約１００ｎｍの厚さで析出させる。第７の絶縁
構造体８Ｉｇにより覆われたワードライン８Ｗの作成のために、第２の実施例か
らの相応するフォトレジストマスクに一致する、ストライプ状のフォトレジスト
マスク（図示されていない）を用いて窒化ケイ素、タングステン、窒化タングス
テン及びポリシリコンを構造化する（図２１ａ及び２１ｂ参照）。

【０１６５】ワードライン８Ｗの封入のために、窒化ケイ素を約５０ｎｍの厚さで析出し、
エッチバックすることにより第３のスペーサ８Ｃ３を作成する。

【０１６６】第２の実施例と同様に、絶縁層８Ｉ、コンタクト８Ｋ及びビットライン８Ｂを
作成する（図２１ａ及び２１ｂ参照）。

【０１６７】同様に本発明の範囲内にある多様なバリエーションの実施例が考えられる。層
、構造体、凹陥部及びマスクの寸法はそれぞれの要求に適合させることができる
。同様のことがドーパント濃度及び材料の選択についても通用する。

【０１６８】ＤＲＡＭ−セル装置が開放型ビットラインを有する場合、まずインサイトゥド
ープされたポリシリコンを、ワードライントレンチを完全に充填しない厚さで析
出させ、引き続き高い導電性を有する材料、例えばタングステンを析出させて、
ワードライントレンチを充填することによりワードラインを作成することができ
る。タングステンとポリシリコンとは一緒に構造化することができかつワードラ
インを形成する。

【０１６９】下方のソース／ドレイン領域の作成のためにメモリノードからドーパントを外
方拡散する代わりに、下方のソース／ドレイン領域をサブストレートのドープ層
の構造化により作成することができる。チャンネル領域及び上方のソース／ドレ
イン領域が作成されるドープ層並びに他の層はエピタキシャル成長により作成す
ることができる。同様のことがキャパシタ電極にも通用する。

【０１７０】また、第６の実施例の第１の層ａ、第２の層ｂ及び第３の層ｃは、第６のサブ
ストレート５Ｓから出発して、２００ｎｍ〜４００ｎｍの間の深さで第６のサブ
ストレート５Ｓ中に埋設される層として第２の層ｂが作成されるようなエネルギ
ーを用いてｎ型ドープするイオンの注入を実施することにより作成することがで
きる。第６のサブストレート５Ｓ中へ約１μｍの深さまでイオンを侵入させるこ
とができるｐ型ドープするイオンを注入することにより、第１の層ａを第２の層
ｂの下側でかつ第２の層の上にある第３の層の下側に作成する。この注入は凹陥
部の作成後に実施することもできる。

【０１７１】９つの実施例の特徴は相互に組み合わせることができる。第４の実施例及び第
６の実施例は折り返し型ビットラインではなく、第２の実施例と同様にサブスト
レートから突出するか、又は第３の実施例と同様にサブストレート中に埋設され
ている開放型ビットラインを作成するように変更できる。第５の実施例は、ＤＲ
ＡＭ−セル装置が、埋設されたワードラインと共に折り返し型ビットライン又は
開放型ビットラインを有するように変更できる。

【図面の簡単な説明】

【図１】凹陥部、キャパシタ電極、キャパシタ誘電体の第１の部分、キャパシタ誘電体
の第２の部分及びメモリノードを作成した後の第１のサブストレートの断面図

【図２ａ】第１の絶縁構造体、絶縁トレンチ、絶縁体、トランジスタの上方のソース／ド
レイン領域及び下方のソース／ドレイン領域を作成した後の図１の断面図

【図２ｂ】図２ａの断面図に対して垂直方向の第１のサブストレートの断面図

【図２ｃ】凹陥部及び絶縁トレンチを示す第１のサブストレートの平面図

【図３ａ】第１の層、第２の層及びフォトレジストからなるマスクを作成し、構造化した
後の図２ａの断面図

【図３ｂ】凹陥部、絶縁トレンチ及びフォトレジストからなるマスクを有する図２ｃの平
面図

【図４】ワード欄にトレンチ、第２の絶縁構造体、ゲート誘電体、ワードライン及び第
３の絶縁構造体を作成した後の図３ａの断面図

【図５ａ】第４の絶縁構造体、第５の絶縁構造体、絶縁層、コンタクト及びビットライン
を作成した後の図４の断面図

【図５ｂ】図５ａのプロセス工程後の図２ｂの断面図

【図５ｃ】凹陥部、絶縁トレンチ、ワードライントレンチ、コンタクト及びビットライン
を示す図３ｂの平面図

【図６】凹陥部、キャパシタ電極、キャパシタ誘電体、メモリノード、第１の絶縁構造
体、絶縁体を有する絶縁トレンチ（図示されていない）、ワードライントレンチ
、第２の絶縁構造体、ゲート誘電体、上方のソース／ドレイン領域、チャンネル
領域、下方のソース／ドレイン領域、ワードライン、第３の絶縁構造体、スペー
サ、絶縁層、コンタクト及びビットラインを作成した後の第２のサブストレート
の断面図

【図７】凹陥部、キャパシタ電極、キャパシタ誘電体、メモリノード、第１の絶縁構造
体、絶縁体を有する絶縁トレンチ（図示されていない）、ワードライントレンチ
、第２の絶縁構造体、ゲート誘電体、上方のソース／ドレイン領域、チャンネル
領域、下方のソース／ドレイン領域、ワードライン、第４の絶縁構造体、第５の
絶縁構造体、絶縁層、コンタクト及びビットラインを作成した後の第３のサブス
トレートの断面図

【図８ａ】絶縁体を有する絶縁トレンチ、凹陥部、キャパシタ電極及びキャパシタ誘電体
を作成し、導電性材料を析出させ、エッチバックした後の第４のサブストレート
の断面図

【図８ｂ】図８ａのプロセス工程後の第４のサブストレートの平面図

【図９ａ】絶縁体を有する絶縁トレンチ（図示されていない）、凹陥部、キャパシタ電極
、キャパシタ誘電体、メモリノード、第１の絶縁構造体、ワードライントレンチ
、第２の絶縁構造体、ゲート誘電体、上方のソース／ドレイン領域、チャンネル
領域、下方のソース／ドレイン領域、ワードライン、第３の絶縁構造体、スペー
サ、絶縁層、コンタクト及びビットラインを作成した後の第５のサブストレート
の断面図

【図９ｂ】図９ａの断面図に対して垂直方向の第５のサブストレートの断面図

【図９ｃ】絶縁体、第１の凹陥部、ワードライントレンチ、ビットライン及びマスクによ
り覆われていない領域を示す第５のサブストレートの平面図

【図１０ａ】第１の層、第２の層及び第３の層を作成した後の第６のサブストレートの断面
図

【図１０ｂ】凹陥部、キャパシタ電極、キャパシタ誘電体、メモリノード、第１の絶縁構造
体、絶縁トレンチ（図示されていない）、上方のソース／ドレイン領域、チャン
ネル領域、下方のソース／ドレイン領域、ワードライントレンチ、第２の絶縁構
造体、ゲート誘電体、ワードライン、第３の絶縁構造体、第４の絶縁構造体、第
５の絶縁構造体、絶縁層、コンタクト、ビット線を作成した後の図１０ａの断面
図

【図１１】絶縁体を有する絶縁トレンチ（図示されていない）、窒化ケイ素からなる第１
の層、凹陥部、キャパシタ誘電体、キャパシタ電極、メモリノード、第１の絶縁
構造体、上方のソース／ドレイン領域、チャンネル領域、下方のソース／ドレイ
ン領域、ＳｉＯ_２からなる層、窒化ケイ素からなる第２の層、ワードライントレ
ンチ及び第２の絶縁構造体を作成した後の第６のサブストレートの断面図

【図１２】ゲート誘電体、ワードライン、第３の絶縁構造体、スペーサ、絶縁層、コンタ
クト及びビットラインを作成した後の図１１の断面図

【図１３】窒化ケイ素からなる層、凹陥部、キャパシタ電極、キャパシタ誘電体、メモリ
ノード、第１の絶縁構造体、上方のソース／ドレイン領域及び絶縁体を有する絶
縁トレンチ（図示されていない）を作成した後の第８のサブストレートの断面図

【図１４】ワードライントレンチ、スペーサ、第２の絶縁構造体、ゲート誘電体及びワー
ドラインを作成した後の図１３の断面図

【図１５】第３の絶縁構造体、絶縁層、コンタクト及びビットラインを作成した後の図１
４の断面図

【図１６ａ】マスク、第１のスペーサ及びトレンチを作成した後の層を有する第９のサブス
トレートの断面図

【図１６ｂ】図１６ａのプロセス工程後の第９のサブストレートの、図１６ａの断面図に対
して垂直方向の断面図

【図１６ｃ】マスク、第１のスペーサ及びトレンチを示す第９のサブストレートの平面図

【図１７ａ】第１の絶縁構造体及び第２の絶縁構造体を作成した後の図１６ａの断面図

【図１７ｂ】図１７ａのプロセス工程後の図１６ｂの断面図

【図１８ａ】第１の凹陥部、キャパシタ電極、キャパシタ誘電体、メモリノード、第３の絶
縁構造体及び第２のスペーサを作成した後の図１７ａの断面図

【図１８ｂ】図１８ａのプロセス工程後の図１７ｂの断面図

【図１９ａ】第３の絶縁構造体を拡張し、第１のスペーサ、第１の絶縁構造体の上方部分、
第２の絶縁構造体及び第２のスペーサの上方部分を除去し、絶縁体を有する絶縁
トレンチ（図１９ｂに図示した）、第４の絶縁構造体、上方のソース／ドレイン
領域、チャンネル領域、下方のソース／ドレイン領域及び切欠部を作成した後の
図１８ａの断面図

【図１９ｂ】図１９ａのプロセス工程後の図１８ｂの断面図

【図２０ａ】第４の絶縁構造体及び第２のスペーサを除去し、第５の絶縁構造体及びもう１
つのマスクを作成した後の図１９ａの断面図

【図２０ｂ】図２０ａのプロセス工程後の図１９ｂの断面図

【図２１ａ】第２の凹陥部、第６の絶縁構造体、ゲート誘電体、ワードライン、第７の絶縁
構造体、第３のスペーサ、絶縁層、コンタクト及びビットラインを作成し、第５
の絶縁構造体を除去した後の図２０ａの断面図

【図２１ｂ】図２１ａのプロセス工程後の図２０ｂの断面図

【符号の説明】

Ｓサブストレート、ＳＤｏ上方のソース／ドレイン領域、ＫＡチャン
ネル領域、ＳＤｕ下方のソース／ドレイン領域、Ｆａ第１の側面、Ｖ
第１の凹陥部、Ｋａ、Ｋｂキャパシタ誘電体、Ｓｐメモリノード、
Ｗワードライン、Ｂビットライン

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１２年１２月５日（２０００．１２．５）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】請求項２

【補正方法】変更

【補正内容】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】請求項１５

【補正方法】変更

【補正内容】

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】請求項１６

【補正方法】変更

【補正内容】

───────────────────────────────────────────────────── 【要約の続き】ト（Ｋ）によって上方のソース／ドレイン領域（ＳＤｏ）と接続している。

Claims

【特許請求の範囲】

【請求項１】それぞれ少なくとも１つのバーティカルトランジスタ及び１
つのキャパシタからなるメモリセルを有し、サブストレート（Ｓ）中にトランジスタの上方のソース／ドレイン領域（ＳＤ
ｏ）、チャンネル領域（ＫＡ）及び下方のソース／ドレイン領域（ＳＤｕ）が相
互に重なって配置されており、かつ前記の領域はそれぞれ第１の凹陥部（Ｖ）の
第１の側面（Ｆａ）に並びに第２の凹陥部に接しており、第１の凹陥部（Ｖ）の第１の側面（Ｆａ）の少なくとも一部はキャパシタのキ
ャパシタ誘電体（Ｋａ，Ｋｂ）を備えており、前記のキャパシタは下方のソース
／ドレイン領域の領域内で切欠部を有し、第１の凹陥部（Ｖ）中にはキャパシタのメモリノード（Ｓｐ）が配置されてお
り、前記のメモリノードは切欠部において下方のソース／ドレイン領域（ＳＤｕ
）に接しており、第２の凹陥部中にトランジスタのゲート電極が配置されており、メモリセルは、ワードライン（Ｗ）と、前記ワードライン（Ｗ）に対して横断
する方向に延在するビットライン（Ｂ）とに接続しているＤＲＡＭ−セル装置。
【請求項２】第２の凹陥部の底部が切欠部の下方の縁部よりも深くにあり
、メモリセルの第１の凹陥部（Ｖ）と第２の凹陥部とは、第１のメモリセルの第
２の凹陥部が、第２のメモリセルの第１の凹陥部（Ｖ）中に配置されているメモ
リノード（Ｓｐ）に接するように配置されている、請求項１記載のＤＲＡＭ−セル装置。
【請求項３】メモリノード（Ｓｐ）の上方の面が切欠部の上方の縁部によ
り定義され、第１の凹陥部（Ｖ）内でメモリノード（Ｓｐ）上に絶縁構造体（Ｉａ）が配置
されている、請求項２記載のＤＲＡＭ−セル装置。
【請求項４】第１のメモリセルの第２の凹陥部が、第２のメモリセルの第
１の凹陥部に関してラテラルにずらされているため、第１のメモリセルの第２の
凹陥部は部分的に第１のメモリセルの第１の凹陥部（Ｖ）中に及び部分的にサブ
ストレート（Ｓ）中に配置されており、絶縁構造体（Ｉａ）の幅は、絶縁構造体（Ｉａ）に接するゲート電極及び／又
はワードライン（Ｗ）による第２のメモリセルのトランジスタの制御を阻止する
程度に大きい、請求項３記載のＤＲＡＭ−セル装置。
【請求項５】第１のメモリセルの第２の凹陥部（８Ｖ′）はサブストレー
ト（８Ｓ）内でかつ第２のメモリセルの第１の凹陥部（８Ｖ）の外側に配置され
ており、かつ第２のメモリセルの第１の凹陥部（８Ｖ）の第１の側面（８Ｆａ）
に向かい合う第２の側面（８Ｆｂ）に接しており、第２のメモリセルの第１の凹陥部（８Ｖ）の第２の側面（８Ｆａ）に接するキ
ャパシタ誘電体（８Ｋａ，８Ｋｂ）はもう一つの切欠部を有し、その結果、第１
のメモリセルの第２の凹陥部（８Ｖ′）は第２のメモリセルのメモリノード（８
Ｓｐ）に接している、請求項２又は３記載のＤＲＡＭ−セル装置。
【請求項６】第１のメモリセルの第２の凹陥部は第２のメモリセルの第１
の凹陥部（６Ｖ）内に配置されており、かつ第２のメモリセルの第１の凹陥部（
６Ｖ）と、第１の側面に向かい合う第２のメモリセルの第１の凹陥部（６Ｖ）の
第２の側面の一部を共有し、絶縁構造体（６Ｉａ）の幅は少なくとも絶縁構造体（６Ｉａ）に接しているゲ
ート電極及び／又はワードライン（６Ｗ）による第２のメモリセルのトランジス
タの制御を阻止する程度に大きい、請求項３記載のＤＲＡＭ−セル装置。
【請求項７】トランジスタの上方のソース／ドレイン領域（ＳＤｏ）、チ
ャンネル領域（ＫＡ）及び下方のソース／ドレイン領域（ＳＤｕ）がビットライ
ン（Ｂ）の方向に沿って第１の凹陥部（Ｖ）と第２の凹陥部との間に配置されて
おり、上方のソース／ドレイン領域（ＳＤｏ）とチャンネル領域（ＫＡ）の少なくと
も一部がワードライン（Ｗ）の方向に沿って２つの絶縁体（ＩＳ）間に配置され
ており、前記の絶縁体（ＩＳ）は少なくとも部分的にサブストレート（Ｓ）中に
配置されており、絶縁構造体（Ｉａ）はワードライン（Ｗ）の方向に沿って２つの絶縁体（ＩＳ
）間に配置されており、第２の凹陥部は２つの絶縁体（ＩＳ）に接するワードライントレンチ（ＧＷ）
の一部であり、トランジスタのゲート電極はワードライントレンチ（ＧＷ）中に配置されてい
るワードライン（Ｗ）の一部である、請求項３から６までのいずれか１項記載のＤＲＡＭ−セル装置。
【請求項８】絶縁体（ＩＳ）はワードライントレンチ（ＧＷ）に対して横
断する方向に延在する絶縁トレンチ（ＧＩ）中に配置されており、絶縁トレンチ（ＧＩ）の底部は下方のソース／ドレイン領域（ＳＤｕ）の下側
の縁部より深くにあり、ワードライントレンチ（ＧＷ）は絶縁トレンチ（ＧＩ）よりも浅くにある、請求項７記載のＤＲＡＭ−セル装置。
【請求項９】折り返し型ビットライン（Ｂ）を有し、ワードライントレンチ（ＧＷ）中に２つのワードライン（Ｗ）が配置されてお
り、ワードライン（Ｗ）がスペーサの形である、請求項７又は８記載のＤＲＡＭ−セル装置。
【請求項１０】ワードライントレンチ（１ＧＷ）中に１つのワードライン
（１Ｗ）が配置されている、請求項７から９までのいずれか１項記載のＤＲＡＭ
−セル装置。
【請求項１１】ワードライン（１Ｗ）がワードライントレンチ（１ＧＷ）
から突出している、請求項１０記載のＤＲＡＭ−セル装置。
【請求項１２】相互に隣り合うメモリセルの、ワードライントレンチ（Ｇ
Ｗ）に接するメモリノード（Ｓｐ）がワードライントレンチ（ＧＷ）の第１の側
面と第２の側面とに交互に接するように第１の凹陥部（Ｖ）が配置されている、
請求項７から１１までのいずれか１項記載のＤＲＡＭ−セル装置。
【請求項１３】相互に隣り合うメモリセルの、ワードライントレンチ（４
ＧＷ）に接するメモリノード（４Ｓｐ）がワードライントレンチ（４ＧＷ）の同
じ側面に接するように第１の凹陥部（４Ｖ）が配置されている、請求項１０又は
１１記載のＤＲＡＭ−セル装置。
【請求項１４】下方のソース／ドレイン領域が高ドープ部分（８ＤＳｕ）
を有し、下方のソース／ドレイン領域の前記の高ドープ部分（８ＳＤｕ）がサブ
ストレート（８Ｓ）並びにチャンネル領域（８ＫＡ）に接していないように下方
のソース／ドレイン領域の低ドープ部分が前記の高ドープ部分を取り囲んでいる
、請求項１から１３までのいずれか１項記載のＤＲＡＭ−セル装置。
【請求項１５】それぞれ１つのバーティカルトランジスタ及び１つのキャ
パシタからなるメモリセルを作成し、トランジスタの一部としてサブストレート（Ｓ）中に下方のソース／ドレイン
領域（ＳＤｕ）、チャンネル領域（ＫＡ）及び上方のソース／ドレイン領域（Ｓ
Ｄｏ）を相互に重なって配置されるように作成し、第１の側面（Ｆａ）で下方のソース／ドレイン領域（ＳＤｕ）、チャンネル領
域（ＫＡ）及び上方のソース／ドレイン領域（ＳＤｏ）に接する第１の凹陥部（
Ｖ）をサブストレート（Ｓ）中に作成し、第１の凹陥部（Ｖ）にキャパシタのキャパシタ誘電体（Ｋａ，Ｋｂ）を設置し
、下方のソース／ドレイン領域（ＳＤｕ）の領域内で第１の凹陥部（Ｖ）の第１
の側面（Ｆａ）に接するキャパシタ誘電体（Ｋａ，Ｋｂ）に切欠部を設置し、切欠部において下方のソース／ドレイン領域（ＳＤｕ）に接するキャパシタの
メモリノード（Ｓｐ）を第１の凹陥部（Ｖ）中に作成し、上方のソース／ドレイン領域（ＳＤｏ）、チャンネル領域（ＫＡ）及び下方の
ソース／ドレイン領域（ＳＤｕ）に接する第２の凹陥部を作成し、トランジスタのゲート電極を第２の凹陥部中に作成し、ワードライン（Ｗ）と、前記ワードライン（Ｗ）に対して横断する方向に延在
するビットライン（Ｂ）とを作成し、メモリセルと接続する、ＤＲＡＭ−セル装置の製造方法。
【請求項１６】第２の凹陥部の底部が切欠部の下方の縁部より深くにある
ように第２の凹陥部を作成し、第１のメモリセルの第２の凹陥部が、第２のメモリセルの第１の凹陥部（Ｖ）
中に配置されているメモリノード（Ｓｐ）に接するようにメモリセルを作成する
請求項１５記載の方法。
【請求項１７】メモリノード（Ｓｐ）の上方の面が切欠部の上方の縁部に
より定義されるようにメモリノード（Ｓｐ）を作成し、第１の凹陥部（Ｖ）内でメモリノード（Ｓｐ）上に絶縁構造体（Ｉａ）を作成
する、請求項１６記載の方法。
【請求項１８】第１のメモリセルの第２の凹陥部（Ｖ）の作成の前に、第
１のメモリセルの第１の凹陥部（Ｖ）と第２のメモリセルの第１の凹陥部（Ｖ）
とに接するように、少なくともトランジスタのチャンネル領域（ＫＡ）及び下方
のソース／ドレイン領域（ＳＤｕ）を作成し、キャパシタ誘電体（Ｋａ，Ｋｂ）の作成後に導電性材料を析出させ、導電性材料の析出後に、第１の凹陥部の第１の側面の上方に配置されるが、前
記の第１の側面（Ｆａ）に向かい合う側の第１の凹陥部（Ｖ）の第２の側面（Ｆ
ｂ）の上方の領域を覆わないようにマスク（Ｍｃ）を作成し、マスク（Ｍｃ）を用いて、少なくともサブストレート（Ｓ）並びに導電性材料
をエッチングして第２の凹陥部を作成して、第１のメモリセルの第２の凹陥部を
部分的に第２のメモリセルの第１の凹陥部内に及び部分的にサブストレート（Ｓ
）内に配置し、メモリノード（Ｓｐ）を導電性材料から作成する、請求項１６又は１７記載の方法。
【請求項１９】第１の凹陥部（８Ｖ）の作成のためにマスク（８Ｍ）を作
成し、第１のメモリセルの第２の凹陥部（８Ｖ′）の作成の前に第１のメモリセルの
第１の凹陥部（８Ｖ）と第２のメモリセルの第１の凹陥部（８Ｖ）とに接するよ
うに、少なくとも第１のメモリセルのトランジスタのチャンネル領域（８ＫＡ）
と下方のソース／ドレイン領域（８ＳＤｕ）を作成し、キャパシタ誘電体（８Ｋａ，８Ｋｂ）内で、前記の第１の凹陥部（８Ｖ）の第
１の側面（８Ｆａ）に向かい合う第２のメモリセルの第１の凹陥部（８Ｖ）の第
２の側面（８Ｆｂ）に接してもう一つの切欠部を作成し、メモリノード（８Ｓｐ）の作成後に、第１の凹陥部（８Ｖ）の第１の側面（８
Ｆａ）の上方に配置されるもう一つのマスク（８Ｍ′）を作成し、もう一つのマスク（８Ｍ′）を用いて、第１のメモリセルの第２の凹陥部（８
Ｖ′）がサブストレート（８Ｓ）中に配置され、かつ第２のメモリセルの第１の
凹陥部（８Ｖ）の第２の側面（８Ｆｂ）に接するように第２の凹陥部（８Ｖ′）
を作成する、請求項１７記載の方法。
【請求項２０】マスク（８Ｍ）が作成すべき第１の凹陥部（８Ｖ）を覆い
、マスク（８Ｍ）の側面にスペーサ（８Ｃ１）を作成しかつサブストレート（８
Ｓ）をマスク（８Ｍ）及びスペーサ（８Ｃ１）に対して選択的にエッチングする
ことで、作成すべき第１の凹陥部（８Ｖ）の間にトレンチ（Ｇ）を作成し、トレンチ（Ｇ）を絶縁材料で充填し、マスク（８Ｍ）の部分の間に材料が配置されるように、材料を析出させ、エッ
チバックし、マスク（８Ｍ）を材料に対して選択的に除去し、サブストレート（８Ｓ）を材
料に対して選択的にエッチングすることにより第１の凹陥部（８Ｖ）を作成し、サブストレート（８Ｓ）を絶縁材料で覆い、第１のメモリセルの第１の凹陥部（８Ｖ）の第１の側面（８Ｆａ）に接するサ
ブストレート（８Ｓ）の一部を露出させ、サブストレート（８Ｓ）を等方性にエッチングし、絶縁材料で充填されたトレ
ンチ（Ｇ）を側面のエッチストップとして利用して、第１のメモリセルの第１の
凹陥部（８Ｖ）の第１の側面（８Ｆａ）に接する切欠部（Ａ）をサブストレート
（８Ｓ）中に作成し、サブストレート（８Ｓ）中の切欠部（Ａ）を絶縁材料で充填し、絶縁材料及び絶縁構造体（８Ｉｃ）をエッチバックし、材料を析出させ、第２
のメモリセルの第１の凹陥部（８Ｖ）の第２の側面（８Ｆｂ）とトレンチ（Ｇ）
とに接するサブストレート（８Ｓ）の一部が露出するまで平坦化することにより
絶縁材料及び絶縁構造体（８Ｉｃ）を部分的にもう一つのマスクに置き換える、
請求項１９記載の方法。
【請求項２１】第１のメモリセルの第２の凹陥部の作成の前に、第１のメ
モリセルの第１の凹陥部（６Ｖ）と第２のメモリセルの第１の凹陥部（６Ｖ）と
に接するように、少なくとも第１のメモリセルのトランジスタのチャンネル領域
（６ＫＡ）及び下方のソース／ドレイン領域（６ＳＤｕ）を作成し、キャパシタ誘電体（６Ｋａ，６Ｋｂ）の作成の後に導電性材料を析出させ、エ
ッチバックし、第２のメモリセルの第１の凹陥部（６Ｖ）中に第１のメモリセルの第２の凹陥
部が配置されかつ第２のメモリセルの第１の凹陥部（６Ｖ）と第２のメモリセル
の第１の凹陥部（６Ｖ）の第２の側面（６Ｆｂ）の一部を共有するように第２の
凹陥部を作成し、導電性材料からなるメモリノード（６Ｓｐ）を作成する、請求項１７記載の方法。
【請求項２２】第１の凹陥部（６Ｖ）に対応してサブストレート（６Ｓ）
上の第１の層（Ｎ１）を構造化し、絶縁構造体（６Ｉａ）の作成後に、第２の層（Ｎ２）を設置し、第１の凹陥部
（６Ｖ）の第１の側面（６Ｆａ）の上方に配置されかつこの領域は第１の凹陥部
（６Ｖ）の第１の側面（６Ｆａ）に向かい合う第２の側面（６Ｆｂ）を覆わない
ように第２の層（Ｎ２）を構造化し、第２の凹陥部の作成の際に第１の層（Ｎ１）及び第２の層（Ｎ２）をマスクと
して利用する、請求項２１記載の方法。
【請求項２３】第１の凹陥部（７Ｖ）に対応してサブストレート（７Ｓ）
上の層（Ｎ１′）を構造化し、第１の凹陥部（７Ｖ）の第１の側面（７Ｆａ）に接してスペーサ（７Ｃ）を作
成し、層（Ｎ１′）及びスペーサ（７Ｃ）に対して選択的にエッチングすることによ
り第２の凹陥部を作成する、請求項２１記載の方法。
【請求項２４】ビットライン（Ｂ）の方向で、ビットライン間にトランジ
スタの上方のソース／ドレイン領域（ＳＤｏ）、チャンネル領域（ＫＡ）及び下
方のソース／ドレイン領域が配置されるように第１の凹陥部（Ｖ）及び第２の凹
陥部を作成し、キャパシタ誘電体（Ｋａ，Ｋｂ）の作成後に導電性材料を析出させ、導電性材料の析出後に、相互にほぼ平行でかつビットライン（Ｂ）に対してほ
ぼ平行に延在する絶縁トレンチ（ＧＩ）を作成し、第１の凹陥部を相互に隣り合う２つの絶縁トレンチ（ＧＩ）により切り欠き、絶縁トレンチ（ＧＩ）を絶縁体で充填し、メモリセルの第２の凹陥部を、絶縁トレンチ（ＧＩ）に対して横断する方向で
延在する、相互にほぼ平行して延在するワードライントレンチ（ＧＷ）の一部と
して作成し、ワードライントレンチ（ＧＷ）の作成のために、少なくとも絶縁トレンチ（Ｇ
Ｉ）中の絶縁体（ＩＳ）及びサブストレート（Ｓ）をエッチングし、メモリセルのトランジスタのゲート電極を、ワードライントレンチ（ＧＷ）中
に配置されているワードライン（Ｗ）の一部として作成し、導電性材料からメモリノード（Ｓｐ）を作成する、請求項１５から２３までのいずれか１項記載の方法。
【請求項２５】相互にほぼ平行して延在する絶縁トレンチ（４ＧＩ）を作
成し、絶縁体（４ＩＳ）で充填し、第１の凹陥部（４Ｖ）が相互に隣り合う絶縁トレンチ（４ＧＩ）に接するよう
にメモリセルの第１の凹陥部（４Ｖ）を絶縁トレンチ（４ＧＩ）間に作成し、メモリセルの第２の凹陥部を、絶縁トレンチ（４ＧＩ）に対して横断する方向
に延在し、相互にほぼ平行して延在するワードライントレンチ（４ＧＷ）の一部
として作成して、第２の凹陥部と第１の凹陥部（４Ｖ）との間にトランジスタの
上方のソース／ドレイン領域（４ＳＤｏ）、チャンネル領域（４ＫＡ）及び下方
のソース／ドレイン領域（４ＳＤｕ）を配置し、メモリセルのトランジスタのゲート電極を、ワードライントレンチ（４ＧＷ）
中に配置されているワードライン（４Ｗ）の一部として作成する、請求項１５から２３までのいずれか１項記載の方法。
【請求項２６】絶縁トレンチ（ＧＩ）の底部が下方のソース／ドレイン領
域よりも深くにあるように絶縁トレンチ（ＧＩ）を作成し、ワードライントレンチ（ＧＷ）が絶縁トレンチ（ＧＩ）よりも浅くにあるよう
にワードライントレンチ（ＧＷ）を作成する、請求項２４又は２５記載の方法。
【請求項２７】ワードライントレンチ（１ＧＷ）中にそれぞれ１つのワー
ドライン（１Ｗ）を作成する、請求項１５から２６までのいずれか１項記載の方
法。
【請求項２８】ワードライン（１Ｗ）の作成のために、ワードライン（１
Ｗ）がワードライントレンチ（１ＧＷ）よりも突出するように材料を析出させ、
構造化する、請求項２７記載の方法。
【請求項２９】ワードライントレンチ（ＧＷ）の１つに接する、相互に隣
り合うメモリセルのメモリノード（Ｓｐ）がワードライントレンチ（ＧＷ）の第
１の側面と第２の側面とに交互に接するようにメモリセルを作成する、請求項２
４から２８までのいずれか１項記載の方法。
【請求項３０】ワードライントレンチ（４ＧＷ）の１つに接する、相互に
隣り合うメモリセルのメモリノード（４Ｓｐ）がワードライントレンチ（４ＧＷ
）の同じ側面に接するようにメモリセルを作成する、請求項２７から２８までの
いずれか１項記載の方法。
【請求項３１】キャパシタ誘電体（Ｋａ，Ｋｂ）の少なくとも一部を第１
の凹陥部（Ｖ）の作成後に、第１の凹陥部（Ｖ）の表面を覆うが、この場合第１
の凹陥部（Ｖ）を充填しないようにほぼコンフォーマルに析出させ、第１の凹陥部（Ｖ）を導電性材料で充填し、導電性材料を上方の高さ（ｏ）までエッチバックし、キャパシタ誘電体（Ｋａ，Ｋｂ）の露出する部分及び上方の高さと、上方の高
さ（ｏ）の下側にある下方の高さ（ｕ）との間にあるキャパシタ誘電体（Ｋａ，
Ｋｂ）の部分を除去して、下方の高さ（ｕ）と上方の高さ（ｏ）との間にキャパ
シタ誘電体（Ｋａ，Ｋｂ）の切欠部を設置し、さらに導電性材料を析出させ、上方の高さ（ｏ）までエッチバックし、下方のソース／ドレイン領域（ＳＤｕ）の作成のために熱処理工程を実施し、
その際、切欠部の領域内でドーパントを導電性材料からサブストレート（Ｓ）内
へ拡散させ、導電性材料からメモリノード（Ｓｐ）を作成する、請求項１５から３０までのいずれか１項記載の方法。
【請求項３２】ドープ層（ｂ）を第１の凹陥部（８Ｖ）、第２の凹陥部（
８Ｖ′）及び絶縁トレンチ（８ＧＩ）により構造化することで下方のソース／ド
レイン領域の低ドープ部分を作成し、メモリノード（８Ｓｐ）からドーパントを外方拡散することにより下方のソー
ス／ドレイン領域の高ドープ部分（ＳＤｕ）を作成して、高ドープ部分（ＳＤｕ
）がサブストレート（８Ｓ）にもチャンネル領域（８ＫＡ）にも接しないように
高ドープ部分（ＳＤｕ）を低ドープ部分で取り囲む、請求項１５から３１までのいずれか１項記載の方法。