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KR19990006541A - 동적 이득 메모리 셀을 갖는 dram 셀 장치 및 그의 제조 방법 - Google Patents

동적 이득 메모리 셀을 갖는 dram 셀 장치 및 그의 제조 방법 Download PDF

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KR19990006541A
KR19990006541A KR1019980020186A KR19980020186A KR19990006541A KR 19990006541 A KR19990006541 A KR 19990006541A KR 1019980020186 A KR1019980020186 A KR 1019980020186A KR 19980020186 A KR19980020186 A KR 19980020186A KR 19990006541 A KR19990006541 A KR 19990006541A
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프란츠 호프만
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빌헬름 에핑
지멘스 악티엔게젤샤프트
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Abstract

본 발명은 동적 이득 메모리 셀(Dynamic Gain Memory Cell)을 구비한 DRAM 셀 장치 및 그의 제조 방법에 관한 것이다.
동적 이득 메모리 셀 장치에 있어서, 각각의 메모리 셀은 선택 트랜지스터, 메모리 트랜지스터 및 다이오드 구조물을 구비한다. 상기 선택 트랜지스터 및 메모리 트랜지스터는 각각 수직형 MOS 트랜지스터로 설계되고 하나의 상부에 다른 하나가 위치한다. 상기 트랜지스터들은 공통 소오스/드레인 영역(7')을 통해 서로에 접속된다. 메모리 트랜지스터의 소오스/드레인 영역(2)은 공급 라인에 접속되고, 선택 트랜지스터의 소오스/드레인 영역(5')은 비트 라인에 접속되며, 선택 트랜지스터의 게이트 전극(19)은 워드 라인에 접속된다. 다이오드 구조물(11,12,14)은 공통 소오스/드레인 영역(7') 및 메모리 트랜지스터의 게이트 전극(11) 사이에서 접속된다.

Description

동적 이득 메모리 셀을 갖는 ＤＲＡＭ 셀 장치 및 그의 제조 방법
본 발명은 동적 이득 메모리 셀을 갖는 DRAM 셀 장치 및 그의 제조 방법에 관한 것이다.
한 메모리 세대에서 다음 메모리 세대로 칩당 저장 밀도가 증가하고 있고 반도체 메모리 셀의 면적은 계속하여 감소하고 있다. 이것은 4Mbit 메모리 세대가 시작하면서 3차원 구조를 요구하였다. 64Mbit 세대를 도입하여, 저장 용량은 더 이상 감소되기 어려운 값에 도달하여, 이의 결과로서 거의 일정한 용량이 감소된 셀 면적 상에서 구현되어야 한다. 이것은 상당한 기술적 복잡도를 야기한다.
신호 축적이 스토리지 캐패시터에 의해서 보다는 공급 전압 소오스에 의해 제공되는 메모리 셀에 있어서, 반면에, 신호 축적 레벨은 스토리지 캐패시터에 의해 결정되지 않는다. 이러한 메모리 셀의 경우, 공급 전압 소오스와 비트 라인 사이의 도전성 접속이 설정되는 방식으로, 메모리 셀의 독출 동안에, 스위칭 엘리먼트를 활성화시키는 상당히 작은 축적을 스토리지 캐패시터 내에 저장하기에 충분하다. 이같은 메모리 셀은 이득 메모리 셀로 언급된다.
이같은 이득 메모리 셀은, 예를 들어 M. Terauchi, A. Nitayama, F. Horiguchi 및 F. Masuoka 등의 A Surrounding Gate Transistor(SGT) gain cell for ultra high density DRAMs, 1993년 VLSI-Symp. Dig. Techn. Pap. 21쪽에서 제안되었다. 이 장치는 실리콘 기둥(pillar)을 둘러싸는 MOS 트랜지스터와 상기 MOS 트랜지스터 아래에 배열된 정션 전계 효과 트랜지스터를 포함한다. 상기 MOS 트랜지스터는 기입 트랜지스터로 동작하는 반면에 전계 효과 트랜지스터는 독출 트랜지스터로 동작된다. 정보를 독출 및 기입하기 위해, 두 개의 분리된 워드 라인이 이러한 메모리 셀내에 요구되며, 이의 결과로서, 두 개의 워드 라인은 각각의 메모리 셀에 제공된다.
평면 MOS 트랜지스터 및 트랜치 내에 배열되고 상기 MOS 트랜지스터와는 상보형인 박막 트랜지스터를 포함하는 이득 메모리 셀은, S. Shukuri, T. kure, T. kobayashi, Y. Gotoh 및 T. Nishida 등의 A semistatic complementary gain cell technology for sub-1 V supply DRAMs, 1994년 IEEE Trans. Electron Dev., vol 41, 926쪽에서 제안되었다. 평면 MOS 트랜지스터는 정보를 기입하기 위해 사용되며, 박막 트랜지스터는 정보를 독출하기 위해 사용된다. 상기 박막 트랜지스터는 정보를 기입하는 동안에 전하가 제공되는 플로팅 게이트를 포함한다. 두 개의 MOS 트랜지스터 모드의 게이트 전극은 워드 라인에 접속된다. 이것들은 상이한 극성을 사용하여 구동되며, 결과적으로 워드 라인 전압의 생성 및 스위칭은 회로의 경비와 관련된다.
선택 트랜지스터와 메모리 트랜지스터를 포함하는 동적 이득 MOS 트랜지스터 메모리 셀이 WO 92/01287호에 개시되었다. 이러한 메모리 셀에 있어서, 전하는 메모리 트랜지스터의 게이트/소오스 캐패시턴스 내에 저장된다. 두 개의 트랜지스터는 직렬로 접속되며, 공통 트레인/소오스 영역을 가진다. 이러한 공통 드레인/소오스 영역은 다이오드 구조물을 통해 메모리 트랜지스터의 게이트 전극에 접속된다. 독출 동안, 메모리 트랜지스터는 저장된 정보에 의존하여, 스위치 온되고 이에 따라, 공급 전압에서 비트 라인으로의 전류 경로가 단락된다. 이러한 셀 타입에 있어서, 선택 및 메모리 트랜지스터는 직렬로 접속되고, 결과적으로 어떠한 특정한 라인도 신호의 독출을 위하여 요구되지는 않다. 이러한 경우, 선택 및 메모리 트랜지스터는 평면 MOS 트랜지스터 또는 각각 트랜치의 측면을 따라 배열되는 수직형 MOS 트랜지스터로 구현될 수 있다.
본 발명은 동적 이득 메모리 셀을 갖는 DRAM 셀 장치 및 그의 제조 방법을 제공하는 것을 목적으로 하며, 이것은 높은 부품 밀도 및 향상된 전기적 특성을 가지도록 생산될 수 있다.
도 1은 매몰 n+도핑층과 SiO2층을 가지는 p 도핑된 기판의 단면도.
도 2는 SiO2층으로부터의 하드 마스크를 형성 및 기둥 형성 이후, 기판의 단면도.
도 3은 도 2의 평면도.
도 4는 도핑 영역을 형성한 이후, 도 2에 도시된 기판의 단면도.
도 5는 기둥을 완성하기 위한 제 1 및 제 2 트랜치 형성 이후, 기판의 단면도.
도 6은 게이트 유전층 및 제 1 도핑 폴리실리콘 스페이서 형성 이후, 기판의 단면도.
도 7은 확산 장벽 및 제 2 도핑 폴리실리콘 스페이서 형성 이후, 기판의 단면도.
도 8은 제 1 중간 산화물층의 형성 이후, 기판의 단면도.
도 9는 제 2 도핑 폴리실리콘 스페이서 표면 상에 배열된 도전 구조물의 형성 이후, 기판의 단면도.
도 10은 제 2 중간 산화물층 및 제 2 도핑 폴리실리콘 스페이서 형성 이후, 기판의 단면도.
도 11은 워드 라인 세그먼트를 형성하기 위한 도전층을 구조화한 이후, 기판의 단면도.
도 12는 제 3 도핑 폴리실리콘 스페이서 형성 이후의 도 10에 도시된 기판의 단면도.
도 13은 격자형 공급 전압 라인이 형성 된 기판의 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 기판 2 : N+매몰 도핑층
3 : SiO25 : n+도핑층
61, 62: 제 1 및 제 2 부분 트랜치
8 : 제 1 트랜치 17' : 워드 라인
10, 16, 18 : 제 1, 제 2 및 제 3 게이트 산화물
11, 12, 19, 20 : 제 1, 제 2, 제 3 및 제 4 도핑 폴리실리콘 스페이서
13, 15 : 제 1 및 제 2 중간 산화물층
상기 목적은 본 발명의 청구항 1항에 따른 DRAM 셀 장치 및 청구항 6항의 방법에 따라 해결된다. 본 발명의 추가 개선점들이 나머지 청구항 들에 개시되었다. 본 발명에 따른 DRAM 셀 장치에 있어서, 부품 밀도는 이득 메모리 셀의 선택 트랜지스터 및 메모리가 각각 기판의 주 영역에 대해 수직형 MOS 트랜지스터로 설계된다는 점에 의해 증가하게 된다. 이러한 경우, 선택 트랜지스터 및 메모리 트랜지스터는 다른 하나의 상부에 위치하게 되어 공통 소오스/드레인 영역을 통해 다른 하나에 접속된다. 부품 밀도에 있어서, 공지된 장치와 비교하여 2 배가 얻어 질 수 있다.
수직형 MOS 트랜지스터는 트랜치의 측면에 배열되거나, 세워 올려진 구조물, 예를 들어 기둥의 측면에 배열된다.
메모리 트랜지스터의 소오스/드레인 영역은 공급 전압 라인에 접속되고, 선택 트랜지스터의 소오스/드레인 영역은 비트 라인에 접속되며, 선택 트랜지스터의 게이트 전극은 워드 라인에 접속된다. 다이오드 구조물은 공통 소오스/드레인 영역과 메모리 트랜지스터의 게이트 전극 사이에 접속된다.
기판은 바람직하게, 기판의 주 영역에 수직으로 배열된 기둥을 갖는다. 메모리 셀의 선택 트랜지스터와 메모리 트랜지스터는 각기 기둥들 중 하나의 측면에 배열되며, 선택 트랜지스터 및 메모리 트랜지스터의 게이트 전극과 다이오드 구조물은 환형으로 기둥을 둘러싼다. 게이트 전극이 각각 기둥을 둘러싸기 때문에, 채널은 기둥의 환형 표면을 통해 뻗어 있게 된다. 기둥과 동일한 구조물 공차를 갖도록 형성된 평면 MOS 트랜지스터와 비교하여, 본 실시예에서의 선택 트랜지스터 및 메모리 트랜지스터는 4배 정도 큰 채널 폭을 가진다. 결과적으로, 본 실시예에서는 높은 부픔 밀도뿐만 아니라, 선택 트랜지스터 및 메모리 트랜지스터의 높은 전류-전송 용량이 얻어 질 수 있다. 선택 트랜지스터 및 메모리 트랜지스터의 증가된 전류-전송 용량의 결과로서, 공급 전압 라인으로의 메모리 트랜지스터의 소오스/드레인 영역의 접속 때문에 가능하여지는 높은 신호율은 메모리 셀의 독출 동안에 비트 라인 상에서 트래핑될 수 있다.
공급 전압 라인은 바람직하게 기둥 아래의 기판에서 적어도 부분적으로 뻗어 있게 된다. 이러한 경우, 공급 전압 라인은 모든 메모리 셀을 위한 연속 플레이트 또는 격자형 플레이트 또는 병렬로 뻗어 있는 다수개의 스트립형 라인으로 설계된다.
연속 플레이트로 공급 전압 라인을 설계하는 것은 생산이 간단하여 진다는 장점을 가진다.
격자형 플레이트로 공급 전압 라인을 설계하는 것은 기둥을 구성하는 물질에 기판의 전위 또는 기둥에 인접하여 도핑된 웰의 전위가 인가될 수 있다는 장점을 가진다.
이산되어 병렬로 뻗어 있는 형태로 공급 전압 라인을 설계하는 것은 메모리 셀이 이러한 이산된 공급 라인을 통해 평가될 수 있다는 장점을 가진다.
np 다이오드 또는/및 쇼트키 다이오드로서 다이오드 구조물을 설계하는 것은 본 발명의 범주에 속한다.
추가의 가능성은, 직접 터널링을 가능하게 하기 위해, 약 1 내지 2nm의 두께를 가지는 유전 박막을 가지는 박막 부품의 박막 다이오드로 이러한 다이오드 구조물을 생성하는 데에 존재한다. 이러한 유전 박막은 예를 들어 다결정 실리콘으로 이루어진 상이하게 도핑된 두 개의 반도체 층 사이에 위치된다.
추가의 도전성 구조물은 바람직하게 인접한 기둥의 다이오드 구조물 사이에 배치되고, 다이오드 구조물의 인접한 표면과 함께 부가적인 캐패시턴스를 형성한다.
메모리 셀 장치는 바람직하게 자기 정렬 공정 단계에 의해 형성된다. 기둥을 형성하기 위해, 제 1 및 제 2 트랜치가 우선 에칭되고, 제 1 트랜치 및 제 2 트랜치는 모두 스트립형 모양이 되고 본질적으로 서로 평행으로 뻗어 있으며, 제 1 트랜치는 제 2 트랜치와 교차한다. 결과로서, 기둥은 개별적인 기술을 사용하여 제조될 수 있는 최소의 크기(F)의 에지 길이와, 제조될 수 있는 최소 구조물 크기(F)의 간격을 가지고 형성된다. 4F2의 메모리 셀 당의 간격 요구는 이러한 방식으로 형성될 수 있다.
기둥을 형성하기 위해, 우선적으로 제 1 및 제 2 부분 트랜치를 에칭하는 것이 바람직하며, 상기 에칭 과정들은 제 1 및 제 2 트랜치의 에칭 과정과 동일하고 에칭 깊이는 제 1 및 제 2 트랜치의 깊이 보다 작다. 이어서 도핑 영역이 제 1 및 제 2 부분 트랜치의 바닥에 형성된다. 제 1 및 제 2 트랜치는 제 1 및 제 2 부분 트랜치로부터 추가의 에칭에 의해 형성된다. 본 처리에 있어서, 소오스/드레인 영역은 각기 제 1 및 제 2 트랜치 바닥의 도핑 영역을 구조화하므로써 형성된다. 공통 소오스/드레인 영역은 각각의 기둥의 측면에 환형으로 배열된다. 도핑 영역은 예를 들어 도핑된 글래스와 같은 도펀트 소오스의 주입 또는 도펀트 소오스의 외향 확산에 의해 형성된다.
공급 전압 라인이 연속 플레이트의 형태로 구현된다면, 기둥이 형성되기 이전에 생성된다. 만약 격자형 플레이트의 형태로 구현된다면, 상기 공급 전압 라인은 기둥의 형성 이후에 제 1 및 제 2 트랜치 바닥의 도핑 영역으로 형성된다.
이산된 공급 전압 라인을 형성하기 위해, 우선적으로 제 1 트랜치를 에칭하고, 상기 트랜치들의 바닥에서의 주입 및 확산에 의해 공급 전압 라인을 형성하는 것은 본 발명의 범주에 속한다. 이후에, 제 2 트랜치는 횡방향으로 개구된다. 제 1 트랜치 및 제 2 트랜치는 순차적으로 절연 물질로 충진된다. 이러한 경우, 절연 물질은 공통 소오스/드레인 영역이 배열되는 레벨까지 도달하게 된다. 연속하여 기둥을 환형으로 둘러싸는 공통 소오스/드레인 영역은 예를 들어 도핑된 글래스와 같은 도펀트 소오스로부터의 외향 확산에 의해 형성된다.
메모리 트랜지스터 및 선택 트랜지스터의 게이트 전극 및 다이오드 구조물은, 스페이서 기술을 사용하여 해당 층을 증착하고 이러한 층들을 이방성 에치 백(etch back)하므로써 형성된다. 이러한 방식으로, 상기 구조물은 개별적인 기술을 사용하여 생성될 수 있는 최소 구조물 크기(F) 보다 작은 치수를 가질 수 있다.
기판이 적어도 주 영역에는 단결정 실리콘을 포함하는 것은 본 발명의 범주에 속한다. 반송 웨이퍼 상의 절연 층과 상기 절연 층 상의 단결정 실리콘 층을 가지는 기판의 일부가 되는 단결정 실리콘 웨이퍼 또는 단결정 실리콘 층이 기판으로서 특히 적합하다. 게다가, 기판이 주 영역의 범위에 SiC를 가지도록 하는 것은 본 발명의 범주에 속한다.
다이오드 구조물은 바람직하게 상이하게 도핑된 실리콘 층 및/또는 금속 실리사이드를 사용하여 형성된다.
본 발명은 도면에 도시된 실시예를 참조하여 아래에서 상세하게 설명될 것이다.
도면에 실례는 비례하지는 않는다.
약 1016cm-3의 기본적인 도핑을 사용하여 도핑된 단결정 실리콘으로 이루어진 기판(1)에 있어서, 매몰 N+도핑층(2)은 약 1014cm-2양의 비소와 약 2MeV의 에너지를 사용한 이온 주입을 통해 약 0.2㎛의 두께를 가지고 약 1㎛의 깊이에 형성된다(도 1 참조). 대안으로, 상부에 p-도핑 에피택셜 층이 형성된 n+도핑된 실리콘 기판이 기판(1)으로 사용될 수 있다.
n+-도핑층(5)은 2 × 1015cm-2양의 비소와 200keV의 에너지를 사용한 이온 주입을 통해 주 영역에 인접되도록 하는 방식으로, 약 0.1㎛의 두께까지 형성된다.
연속하여, SiO2층(3)은 TEOS(Tetra Ethyl Ortho Silicate) 공정에서 예를 들어 약 200nm의 층 두께로, 기판(1)의 주 영역(4) 상에 증착된다. 포토리소그래프 처리 단계를 사용하여, 하드 마스크(3')가 SiO2층(3)을 구조화하므로써 형성된다.(도 3 참조)
하드 마스크(3')는 그리드 형태로 배열되고, 예를 들어 0.15㎛의 에지 길이를 가지며, 예를 들어 0.15㎛의 중립 공간(neutral spacing)을 가지는 정사각형의 고체 엘리먼트를 구비한다. n+-도핑층(5)의 표면은 하드 마스크(3') 사이에서는 덮여 있지 않게 된다. 스트립 형태의 마스크 트랜치는 인접한 고체 엘리먼트들 사이에서는 하드 마스크(3')의 고체 엘리먼트의 그리드 배열을 통해 뻗어 있게 되며, 여기에서 주 영역(4)에 평행한 제 2 평면에 수직으로 뻗어 있는 제 1 마스크 트랜치는 도시된 부분 외부의 제 2 영역에 평행하여 뻗어 있는 제 2 마스크 트랜치와 교차한다.
에칭 마스크로서 하드 마스크(3')를 사용하여, 제 1 부분 트랜치(61) 및 제 2 부분 트랜치(62)가 에칭된다. 상기 에칭은 예를 들어 Hbr, Cl2를 사용하여 수행된다. 에칭의 깊이는 예를 들어 0.1㎛이다. 에칭의 깊이는 제 1 부분 트랜치(61) 및 제 2 부분 트랜치(62)가 매몰 n+-도핑층(2) 상부의 p-도핑 기판 물질(1)에 도달할 정도로 충분히 커야 한다.
n+-도핑층(5)은 제 1 부분 트랜치(61)및 제 2 부분 트랜치(62)를 에칭하는 동안 구조화된다. 순차적으로 형성되어야 하는 선택 트랜지스터의 소오스/드레인 영역(5')은 본 처리 동안에 형성된다.
도핑 영역(7)은 5×1015cm-2양의 비소 또는 인을 사용하고 50keV의 에너지를 사용한 이온 주입과 연속된 열 처리에 의해 제 1 부분 트랜치(61) 및 제 2 부분 트랜치(62)의 바닥에 형성된다(도 4 참조). 제 1 부분 트랜치(61) 및 제 2 부분 트랜치(62)의 공정과 일치하는 방식으로, 도핑 영역(7)은 주 영역(4)에 평행한 격자형 교차 부분을 가진다. 연속된 열처리 단계에 의한 외향 확산 이후, 도핑 영역(7)의 깊이는 예를 들어 약 0.1㎛가 된다. 도핑 영역(7)은 매몰 n+-도핑층(2)의 표면에 까지 도달하지 않도록 치수 설정된다.
제 1 부분 트랜치(61) 및 제 2 부분 트랜치(62)의 덮여 있지 않은 측벽의 도핑을 방지하기 위해, 이러한 측벽을 20nm두께를 가지는 SiO2를 도핑하고 이방성으로 에칭백하므로써 형성되는(도시되지 않음) 얇은(약 20nm) SiO2스페이서를 사용하여 마스킹하는 것이 바람직하다.
제 1 트랜치(8) 및 제 2 트랜치(이 부분에서는 비가시적임)는 하드 마스크(3')를 에칭 마스크로 사용하여 Cl2, Hbr를 사용한 이방성 에칭에 의해 제 1 부분 트랜치(61) 및 제 2 트랜치(62)로부터 형성되며, 상기 제 1 및 제 2 트랜치는 주 영역(4)에서부터 매몰 n+-도핑층(2)까지 도달한다.(도 5 참조) 제 1 트랜치(8) 및 제 2 트랜치의 두께는 약 1.0㎛이다. 동시에, 실리콘 기둥(9)이 제 1 트랜치(8)와 그것에 대해 횡방향으로 뻗어 있는 제 2 트랜치 사이에 형성된다.(도 5 참조) 도핑된 격자형 영역(7)은 실리콘 기둥(9)을 형성하는 동안에 구조화된다. 이 공정 중에 환형의 공통 소오스/드레인 영역(7')이 실리콘 기둥(9)의 측벽상에 형성된다.(도 5 참조)
제 1 게이트 산화물(10)은 열적 산화에 의해 예를 들어 5nm의 두께까지 형성된다.(도 6 참조) 상기 제 1 게이트 산화물(10)은 공통 소오스/드레인 영역(7')과 매몰 n+-도핑 영역(2) 사이에서 적어도 실리콘 기둥(9)의 측면을 덮는다.
제 1 도핑 폴리실리콘 스페이서(11)는, 인시투(in-situ) n+-도핑 폴리실리콘으로 형성된 제 1 도전층을 예를 들어 30nm 두께의 층으로 증착하고 순차적으로 C2F6를 사용하여 에치 백하므로써 형성된다. 제 1 도핑 폴리실리콘 스페이서(11)는 실리콘 기둥(9) 측면의 하부 영역을 덮는다. 제 1 도핑 폴리실리콘 스페이서(11)는 실리콘 기둥(9)의 p-도핑 기판 물질과 (매몰 n+-도핑층(2)을 마주한) 공통 소오스/드레인 영역(7')의 pn 접합에까지 도달한다. 제 1 도핑 폴리실리콘 스페이서(11)는 각각의 실리콘 기둥(9)을 환형으로 둘러싼다. 상기 제 1 도핑 폴리실리콘 스페이서는 메모리 트랜지스터의 게이트를 형성하며, 상기 메모리 트랜지스터는 소오스/드레인 영역으로서 각각의 실리콘 기둥(9)에 인접한 매몰 n+-도핑층(2)의 일부와 해당 실리콘 기둥(9)내의 공통 소오스/드레인 영역(7') 및 상기 소오스/드레인 영역 및 공통 소오스/드레인 영역(7') 사이에 배열된 p-도핑 실리콘으로 형성된다.
연속하여, 예를 들어 SiO2, 질화 SiO2또는 Si3N4로 이루어진 유전 층이 약 0.5 내지 1.5㎛의 층 두께로 제 1 도핑 폴리 실리콘 스페이서(11)의 표면 상에 제공된다. 간략하게 하기 위해 유전층은 도시되지 않았다. 예를 들어 인시투 n-도핑 폴리실리콘으로 이루어진 제 2 도전층이 유전층 상에 증착되고 이방성으로 에치 백된다. 결과적으로, 제 2 도핑 폴리실리콘 스페이서(12)가 형성된다.(도 7 참조) 상기 제 2 도핑 폴리실리콘 스페이서(12)는 제 1 도핑 폴리실리콘 스페이서(11)를 환형으로 둘러싸고, 유전층 및 제 1 도핑 폴리실리콘 스페이서(11)와 함께 비대칭 특성 곡선을 가지는 집적 다이오드를 형성한다. 이러한 목적을 위해, 도펀트 농도는 제 1 도핑 폴리 실리콘 스페이서(11) 내에서는 약 1020cm-3으로 설정되고 제 2 도핑 폴리실리콘 스페이서(12)내에서는 약 1017cm-3으로 설정된다.
유동성 있는 SiO2를 증착하므로써, 제 1 중간 산화물층(13)이 형성되어 공통 소오스/드레인의 레벨까지 제 1 트랜치(8) 및 제 2 트랜치의 하부 영역을 충진시킨다. 동시에, 상기 제 1 중간 산화물(13)은 제 2 도핑 폴리실리콘 스페이서(12)의 일부가 부분적으로 덮여있지 않도록 한다.(도 8 참조) 제 1 게이트 산화물(10)의 덮여 있지 않은 부분은 예를 들어 HF를 사용한 등방성 에칭에 의해 제거된다. 실리사이드 형태로 변환될 수 있는 예를 들어 티타늄 또는 텅스텐과 같은 금속이 증착되고 이어 실리사이드 형태로 변환된다. 금속 실리사이드로 이루어진 도전층(14)이 이러한 방식으로 제 2 도핑 폴리실리콘 스페이서(12)의 표면 상에 형성되어, 상기 제 2 도핑 폴리실리콘 스페이서(12)를 공통 소오스/드레인 영역(7')에 접속시킨다. 제 2 도핑 폴리실리콘 스페이서를 1017cm-3으로 도핑시키는 것과 도전 구조물(14)에 대해 티타늄 실리사이드를 사용하는 것의 결과로서, 상기 도전 구조물(14)은 제 2 도핑 폴리실리콘 스페이서와 함께 쇼트키 다이오드를 형성한다. 이러한 쇼트키 다이오드는 제 1 도핑 폴리실리콘 스페이서(11)와 제 2 도핑 폴리실리콘 스페이서(12)로부터 형성된 다이오드와 함께 다이오드 구조물로서 사용된다. 대안적으로, 상기 쇼트키 다이오드 및 제 2 도핑 폴리실리콘 스페이서(12)는 또한 단독으로 사용될 수 있으며, 제 2 도핑 폴리실리콘 스페이서(12)는 p-도핑 타입이 된다.
이어 제 2 중간 산화물 층(15)은 유동성 있는 산화물을 증착하여 형성되며, 상기 중간 산화물 층은 도전 구조물(14)을 완전히 덮는다. 제 2 게이트 산화물(16)은 상기 기둥(9)의 덮여 있지 않은 측면 상의 열적 산화에 의해, 예를 들어 5nm의 층 두께로 형성된다.
연속하여, 예를 들어 인시투 n+-도핑 폴리실리콘으로 이루어진 도전 층(17)이 예를 들어 100nm의 층 두께로 증착된다.(도 10 참조) 워드 라인 세그먼트(17')는 도전 층(17)을 에치 백하고 구조화하므로써, 인접한 실리콘 기둥(9) 사이에 형성된다.(도 11의 평면도 참조) 인접한 실리콘 기둥(9)과 함께, 워드 라인 세그먼트(17')는 각각 서로로부터 이격된 병렬 스트립 형 구조물을 형성한다. 제 2 중간 산화물층(15)의 표면은 인접한 스트립형 구조물 사이에서는 덮여져 있지 않게 되며, 상기 구조물은 각기 워드 라인 세그먼트(17') 및 관련 실리콘 기둥(9)으로부터 형성된다.
제 2 게이트 산화물(16)의 덮여 있지 않은 일부는 예를 들어 HF를 사용한 이방성 에칭에 의해 제거된다. 열적 산화는 덮여 있지 않는 실리콘 표면 상에 제 3 게이트 산화물(18)이 형성되는 동안에 수행된다. 상기 제 3 게이트 산화물(18)은 예를 들어 5nm의 두께로 형성된다. 연속하여, 예를 들어 인시투 n+-도핑 폴리실리콘으로 이루어진 도전층이 증착되고 이방성 에치 백에 의해 구조화된다. 제 3 도핑 폴리실리콘 스페이서(19)는 본 공정에서 형성되어 환형으로 각각의 실리콘 기둥(9)을 둘러싼다.(도 12 참조) 상기 제 3 도핑 폴리실리콘 스페이서(19)는 독출 트랜지스터의 게이트 전극을 형성하며, 상기 독출 트랜지스터는 공통 소오스/드레인 영역(7'), 실리콘 기둥(9)의 p-도핑 실리콘 및 소오스/드레인 영역(5')으로 형성된다. 상기 제 3 도핑 폴리실리콘 스페이서는 워드 라인 세그먼트(17')의 표면 상에 배열된다.
워드 라인 세그먼트(17')와의 도전성 접속은, HF를 사용한 등방성 에칭에 의한 워드 라인 세그먼트(17')의 덮여져 있지 않은 표면 상의 제 3 게이트 산화물(18)을 제거하고 이어서 약 30nm의 두께를 갖는 인시투 n+-도핑 폴리실리콘 층을 증착하므로써, 이루어진다. 스페이서 에칭은 제 4 폴리실리콘 스페이서(20)를 형성하는 데에 사용되며, 상기 제 4 폴리실리콘 스페이서는 워드 라인 세그먼트(17')를 제 3 폴리 실리콘 스페이서(19)에 도전적으로 접속시킨다. 제 3 도핑 폴리실리콘 스페이서(19)는 워드 라인 세그먼트(17')와 함께 워드 라인을 형성한다.
메모리 셀 장치는 추가의 중간 산화물을 증착시키고, 비트 라인을 소오스/드레인 영역(5')에 접속시키기 위한 콘택 홀 에칭 및 비트 라인, 금속화층 및 패시베이션 층을 형성하므로써 공지된 방식으로 완전하게 형성된다.(상세히 도시되지 않음)
다른 실시예에 있어서, 도 1 내지 도 5에 도시된 바와 같은 처리 과정이 수행되지만, 매몰 n+-도핑층(2)의 형성은 수행되지 않는다. 처리 상태가 도 5에 도달한 후, 예를 들어 1015cm-2양의 비소를 사용하고 예를 들어 30eV의 에너지를 사용한 이온 주입이 제 1 트랜치(8) 및 제 2 트랜치(도 13 참조하여, 제 1 실시예와 동일한 부분이 동일한 부호로 도시되어 있다)의 바닥에 격자형 n+-도핑 영역(2')을 형성하기 위해 실행된다. 격자형 n+-도핑 영역(2')의 인접한 웨브는 p-도핑 실리콘 기판(1)이 상기 도핑 영역 사이에 위치되도록 치수 설정된다.
이어 도 6 및 도 7을 참조하여 설명된 처리 단계가 수행된다. 제 2 도핑 폴리 실리콘 스페이서(12)를 형성한 후, 제 2 도핑 폴리실리콘 스페이서(12)의 표면 상에 얇은 SiO2를 형성하기 위해, 열적 산화가 실행된다.(도시되지 않음) 상기 SiO2은 약 5nm의 두께를 가진다. 연속하여 도전성 충진물은 인시투-도핑 폴리실리콘을 증착하고, 상기 폴리실리콘을 에칭하므로써 형성되며, 상기 충진물은 제 1 트랜치(8) 및 제 2 트랜치의 바닥을 충진시켜, 적어도 상기 제 2 도핑 스페이서(12)의 레벨에까지 도달한다. 상기 도전성 충진물(13')은 제 2 도핑 폴리실리콘 스페이서(12)와 함께 정보를 표현하는 전하를 저장하기 위한 전체 장치의 캐패시턴스를 증가시키는 부가적인 캐패시턴스를 형성한다. 콘택을 형성하고 한정된 전위를 도전성 충진물(13')에 인가하는 것이 가능하다.
메모리 셀 장치는 도 9 내지 도 12를 참조하여 설명된 바와 같이 순차적으로 완성된다.
본 발명에 따라 이득 메모리 셀의 선택 트랜지스터 및 메모리를 각각 기판의 주 영역에 대해 수직형 MOS 트랜지스터로 설계하여, 선택 트랜지스터 및 메모리 트랜지스터는 한 트랜지스터의 상부에 다른 트랜지스터가 위치시키고 공통 소오스/드레인 영역을 통해 다른 하나에 접속시키므로써, 부품 밀도를 증가시킬 수 있다.

Claims (14)

  1. DRAM 셀 장치에 있어서,
    다수의 동적 이득 메모리 셀은 집적된 형태로 기판(1)에 제공되며,
    각각의 메모리 셀은 선택 트랜지스터, 메모리 트랜지스터 및 다이오드 구조물을 가지며,
    상기 선택 트랜지스터 및 상기 메모리 트랜지스터는 각각 상기 기판의 주 영역에 대한 수직형 MOS 트랜지스터로 설계되며,
    상기 선택 트랜지스터 및 상기 메모리 트랜지스터는 한 트랜지스터 상부에 다른 하나가 배열되고 공통 소오스/드레인 영역(7')을 통해 서로에 접속되며,
    상기 메모리 트랜지스터의 소오스/드레인 영역(2)은 공급 전압 라인에 접속되고, 상기 선택 트랜지스터의 소오스/드레인 영역(5')은 비트 라인에 접속되고, 상기 선택 트랜지스터의 게이트 전극(19)은 워드 라인(17',19)에 접속되고, 상기 다이오드 구조물(11,12,14)은 상기 공통 소오스/드레인 영역(7')과 상기 메모리 트랜지스터의 게이트 전극(11) 사이에 접속되는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서, 상기 기판(1)은 상기 기판의 주 영역(4)에 수직으로 배열된 기둥들(9)을 구비하며,
    상기 선택 트랜지스터 및 상기 메모리 트랜지스터는 각각 상기 기둥들(9)의 측면 상에 배열되고, 상기 선택 트랜지스터 및 상기 메모리 트랜지스터의 게이트 전극(11,19) 및 다이오드 구조물(12,14)은 상기 기둥(9)을 환형으로 둘러싸는 것을 특징으로 하는 장치.
  3. 제 2 항에 있어서, 상기 공급 전압 라인(2)은 상기 기둥(9) 하부의 기판(1)에서 적어도 부분적으로 뻗어 있으며,
    상기 워드 라인은 인접한 기둥들(9) 사이에 배열되어 상기 선택 트랜지스터의 게이트 전극(19)에 접속된 세그먼트(17')를 가지고, 상기 전극은 상기 기둥들(9)을 둘러싸며,
    상기 다이오드 구조물(11,12,14)은 각각 워드 라인 아래에 배열되는 것을 특징으로 하는 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 다이오드 구조물은 np 접합 다이오드 및/또는 쇼트키 다이오드 및/또는 박막 다이오드를 가지는 것을 특징으로 하는 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 추가의 도전성 구조물(13')은 상기 인접한 기둥들(9)의 다이오드 구조물(11,12,14) 사이에 배열되어 상기 다이오드 구조물(12)의 인접 표면과 함께 부가적인 캐패시턴스를 형성하는 것을 특징으로 하는 장치.
  6. 제 4 항에 있어서, 추가의 도전성 구조물(13')은 상기 인접한 기둥들(9)의 다이오드 구조물(11,12,14) 사이에 배열되어 상기 다이오드 구조물(12)의 인접 표면과 함께 부가적인 캐패시턴스를 형성하는 것을 특징으로 하는 장치.
  7. 동적 이득 메모리 셀 장치의 제조 방법에 있어서,
    각각 선택 트랜지스터, 메모리 트랜지스터 및 다이오드 구조물을 구비한 다수의 동적 이득 메모리 셀은 기판(1)에 형성되며,
    상기 선택 트랜지스터 및 상기 메모리 트랜지스터는 각각 상기 기판(1)의 주 영역(4)에 대한 수직형 MOS 트랜지스터로 형성되며,
    상기 선택 트랜지스터 및 상기 메모리 트랜지스터는 한 트랜지스터 상부에 다른 하나가 배열되고 공통 소오스/드레인 영역(7')을 통해 서로에 접속되며,
    상기 메모리 트랜지스터의 소오스/드레인 영역(2)은 공급 전압 라인에 접속되고, 상기 선택 트랜지스터의 소오스/드레인 영역(5')은 비트 라인에 접속되고, 상기 선택 트랜지스터의 게이트 전극(19)은 워드 라인(17',19)에 접속되고, 상기 다이오드 구조물(11,12,14)은 상기 공통 소오스/드레인 영역(7')과 상기 메모리 트랜지스터의 게이트 전극(11) 사이에 접속되는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 기판(1)에 상기 기판의 주 영역(4)에 수직으로 배열된 기둥들(9)이 제공되며,
    상기 선택 트랜지스터 및 상기 메모리 트랜지스터는 각각 상기 기둥들(9)의 측면 상에 배열되고, 상기 선택 트랜지스터 및 상기 메모리 트랜지스터의 게이트 전극(19) 및 다이오드 구조물(11,12,14)은 상기 기둥(9)을 환형으로 둘러싸는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 주 영역(4)에 기둥들을 형성하기 위해, 제 1 트랜치(8) 및 제 2 트랜치가 에칭되어 상기 제 1 트랜치 및 제 2 트랜치는 각각 스트립형으로 서로에 대해 평행하게 뻗어 있고 상기 제 1 트랜치(8)는 상기 제 2 트랜치와 교차하며,
    상기 비트 라인에 접속된 상기 선택 트랜지스터의 소오스/드레인 영역(5')은 각각 상기 주 영역(4) 상에 형성되며, 상기 공급 전압 라인에 접속된 상기 메모리 트랜지스터의 소오스/드레인 영역(2)이 상기 기둥(9)의 바닥에 형성되며, 이들 사이에 환형의 도핑 영역 형태로 상기 공통 소오스/드레인 영역(7')이 상기 기둥(9)의 측면 상에 형성되는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 기둥들(9)을 형성하기 위해, 제 1 및 제 2 부분 트랜치(61,62)가 우선적으로 에칭되고, 상기 에칭 과정은 제 1 트랜치(8) 및 제 2 트랜치의 에칭 과정과 동일하지만 에칭 깊이는 상기 제 1 트랜치(8) 및 제 2 트랜치의 깊이 보다 작으며,
    도핑 영역(7)은 제 1 부분 트랜치(61) 및 제 2 부분 트랜치(62)의 바닥에 형성되며,
    상기 제 1 및 제 2 트랜치(8)는 제 1 부분 트랜치(61) 및 제 2 부분 트랜치(62)로부터 추가의 에칭에 의해 형성되며, 상기 공통 소오스/드레인 영역(7')은 각각 상기 제 1 부분 트랜치(61) 및 제 2 부분 트랜치(62) 바닥의 도핑 영역(7')을 구조화하므로써 형성되는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 기둥(9)을 형성한 후, 상기 공급 전압 라인(2')은 제 1 트랜치(8) 및 제 2 트랜치 바닥의 격자형 도핑 영역으로 형성되는 것을 특징으로 하는 방법.
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 메모리 트랜지스터의 게이트 전극(11)과 다이오드 구조물(12)을 형성하기 위해, 제 1 도핑층이 등각의 에지 커버링을 가지고 증착되고 이방성 에치 백으로 에칭되어 제 1 도핑 스페이서(11)가 형성되며,
    제 2 도핑층이 등각의 에지 커버링을 가지고 증착되고 이방성 에치백으로 에칭되어 제 2 도핑 스페이서(12)가 형성되며,
    제 2 도핑 스페이서(12)의 표면상에 부분적으로 배열된 도전성 구조물(14)이 형성되어 상기 공통 소오스/드레인 영역(7')에 접속되는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 도핑된 충진물(13')이 인접한 기둥들(9) 상에 배열된 제 2 도핑 스페이서(12) 사이에 형성되며, 상기 충진물은 제 2 도핑 스페이서와 함께 부가적인 캐패시턴스를 형성하는 것을 특징으로 하는 방법.
  14. 제 12 항에 있어서, 상기 기판(1)은 적어도 주 영역(4)에서는 단결정 실리콘이며,
    상기 제 1 도핑층 및 제 2 도핑층은 도핑된 실리콘을 포함하며,
    상기 도전성 구조물(14)은 금속 실리사이드를 포함하는 것을 특징으로 하는 방법.
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