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JP2002112457A - 電源供給装置 - Google Patents

電源供給装置

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Publication number
JP2002112457A
JP2002112457A JP2000295943A JP2000295943A JP2002112457A JP 2002112457 A JP2002112457 A JP 2002112457A JP 2000295943 A JP2000295943 A JP 2000295943A JP 2000295943 A JP2000295943 A JP 2000295943A JP 2002112457 A JP2002112457 A JP 2002112457A
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JP
Japan
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power supply
supply circuit
switch
operation mode
supply device
Prior art date
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Pending
Application number
JP2000295943A
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Inventor
Masafumi Fujii
雅史 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
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Filing date
Publication date
Application filed by Citizen Watch Co Ltd filed Critical Citizen Watch Co Ltd
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Priority to PCT/JP2001/008528 priority patent/WO2002027905A1/ja
Priority to US10/381,205 priority patent/US6815935B2/en
Publication of JP2002112457A publication Critical patent/JP2002112457A/ja
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Abstract

(57)【要約】 【課題】 ストップモードで電源回路自体の消費電流
を低減して電力変換効率を向上することに対応可能な電
源回路の構成を提供する。 【解決手段】 電池と直列に接続する第２の電源回路
と、概電池と直列に接続する第１のスイッチと第１の電
源回路と第２のスイッチと、負荷の動作モードを検出す
る動作モード検出手段を設ける構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電源回路の構成に
関し、とくに電池を使用する携帯機器の電源回路の構成
に関する。
【従来の技術】電源回路を構成する従来技術のブロック
図を図５に示す。
【０００２】図５に示すように、第１の電源回路２０は
電池１０と負荷６０の間に直列に接続する。
【０００３】負荷６０はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒ
ｏｃｅｓｓｉｎｇ Ｕｎｉｔ；以下ＣＰＵと略す）６１
と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；以下
ＲＯＭと略す）６２と、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｉ
ｓｔａｌ Ｄｉｓｐｌａｙ；以下ＬＣＤと略す）６３
と、入力装置６４と、ＲＡＭ（Ｒａｎｄｕｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ；以下ＲＡＭと略す）６６と、ＲＴ
Ｃ（Ｒｅａｌ ＴｉｍｅＣｌｏｃｋ；以下ＲＴＣと略
す）６７で構成する。
【０００４】負荷６０の動作モードは、ＣＰＵ６１と、
ＲＯＭ６２と、ＬＣＤ６３と、入力装置６４と、ＲＡＭ
６６と、ＲＴＣ６７の全てが動作するフルモードあるい
はノーマルモードと称する動作モードと、ＣＰＵ６１の
一部と、ＬＣＤ６３と、ＲＡＭ６６と、ＲＴＣ６７が動
作するアイドルモードあるいはスリープモードと称する
動作モードと、ＲＡＭ６６と、ＲＴＣ６７が動作するス
トップモードと称するモードがある。
【０００５】一般的に、携帯機器の動作モードで負荷全
てが動作するフルモードとＲＡＭ６６と、ＲＴＣ６７が
動作するストップモードの消費電流は数百から数千倍の
オーダー差がある。
【０００６】例として、シチズン時計製のカード型ＰＤ
Ａ（Ｐｅｒｓｏｎａｌ Ｄｅｇｉｔａｌ Ａｓｓｉｓｔ
ａｎｔ；以下ＰＤＡと略す）であるＤａｔａＳｌｉｍ２
では消費電流はフルモードが１０ミリアンペア、ストッ
プモードが数１０マイクロアンペアである。
【０００７】電源供給装置の電源回路の方式としては、
スイッチングレギュレータ回路方式とリニアレギュレー
タ回路方式に大別できる。そして携帯機器の電源回路２
０は、電池寿命を延ばすために、負荷全てが動作するフ
ルモードあるいはアイドルモードで最高の電力変換効率
となるようにスイッチングレギュレータ回路方式を採用
している。しかし、負荷が極めて小さいストップモード
のような状態ではパルス幅変調のための発振器を使用し
ていないリニアレギュレータ回路方式のほうが電源回路
自体の自己消費電流は少なくなり、電力変換効率は良く
なる。
【０００８】電源回路２０は、電池１０からの入力電圧
と入力電流を負荷６０に適した出力電圧と出力電流に電
力を変換して負荷に供給する。
【発明が解決しようとする課題】
【０００９】図５を用いて説明した従来の技術における
電源回路においては、負荷全てが動作するフルモードあ
るいはアイドルモードで最高の電力変換効率となるよう
に電力供給をする。しかしながら、スイッチングレギュ
レータ回路方式の電源回路は自己消費電流がリニアレギ
ュレータ回路方式と比較して数十から数百倍大きい。こ
のため、ストップモードでは負荷の消費電流より電源回
路自体の消費電流のほうが大きくなり、全動作モードで
の電力変換効率の対応は充分ではない。
【００１０】<発明の目的>本発明の目的は、上記課題を
解決して、ストップモードで電源回路自体の消費電流を
低減して電力変換効率を向上することに対応可能な電源
回路の構成を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の電源回路は、下記記載の構成を採用する。
【００１２】本発明の電源回路は、第１の電源回路を備
える電源回路であって、第２の電源回路と、第１のスイ
ッチと、第２のスイッチと、動作モード検出手段を設け
る構成を特徴とする。
【００１３】本発明の電源回路は第１の電源回路と、第
２の電源回路と、動作モード検出手段の出力で動作する
第１のスイッチと第２のスイッチとを設けることで構成
している。このように本発明の電源回路は、従来なかっ
た動作モード検出手段と第１のスイッチと第２のスイッ
チと、第２の電源回路を設けている。
【００１４】動作モード検出手段の出力で第１の電源回
路と第２の電源回路の切替えができる。このため本発明
ではストップモードで電源回路自体の消費電流を減少し
て、全動作モードでの電力変換効率を改善できる。
【００１５】
【発明の実施の形態】以下図面を用いて本発明を実施す
るための最良の形態における電源回路の構成を説明す
る。図１は本発明の実施形態における電源回路の構成を
示すブロック図であり、図２は本発明の実施形態におけ
る電源回路の詳細回路図であり、図３は本発明の実施形
態における動作モード検出手段を示す構成図であり、図
４は本発明の実施形態における電源回路の負荷電流に対
する電力変換効率の説明図を示す。
【００１６】本実施の形態によれば、電池と直列に複数
の電源回路が並列に接続されてなり、動作モード検出手
段からの信号により選択的に切り替える選択手段を有す
ることを特徴とする電源供給装置を供給可能とする。さ
らに前記選択手段は、少なくともひとつの電源回路の両
端にスイッチを設け、選択的に切り替えて制御すること
を特徴としている。以下、図１と図２と図３で構成を、
図４で動作を説明する。
【００１７】図１の電池１０は選択手段である第１のス
イッチ１１と、第２の電源回路４０とに接続し、第１の
スイッチ１１は第１の電源回路２０に接続し、第１の電
源回路２０の出力は第２のスイッチ１２に接続し、第２
のスイッチ１２の出力と、第２の電源回路４０の出力は
負荷５０に接続し、負荷６０は、ＣＰＵ６１と、ＲＯＭ
６２と、ＬＣＤ６３と、入力装置６４と、動作モード検
出手段６５とＲＡＭ６６と、ＲＴＣ６７とで構成する。
動作モード検出手段６５の出力は第１のスイッチ１１
と、第２のスイッチ１２に接続する。
【００１８】図２の電池１０は第１のスイッチ１１であ
るＰチャンネルＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ；以下ＦＥＴと略す）のドレインと、
第２の入力キャパシタ４１と、シリーズパストランジス
タ５５のコレクタに接続する。第１のスイッチ１１であ
るＰチャンネルＦＥＴのソースは第１の入力キャパシタ
２１と、ＦＥＴ２２のドレインに接続し、ＦＥＴ２２の
ソースはフリーホィールダイオード２３のカソードと、
チョークコイル２４に接続し、チョークコイル２４を経
由した出力は第１の分圧抵抗器３１と、第１の平滑キャ
パシタ２５と、第２のスイッチ１２であるＰチャンネル
ＦＥＴのソースに接続し、第２のスイッチ１２であるＰ
チャンネルＦＥＴのドレインは負荷６０と、逆流防止ダ
イオード４３のカソードに接続する。
【００１９】シリーズパストランジスタ５５のエミッタ
は第３の分圧抵抗器５１と、第２の平滑キャパシタ４２
と、逆流防止ダイオード４３のアノードに接続する。
【００２０】第１の分圧抵抗器３１は第２の分圧抵抗器
３２と、第１の誤差増幅器３３に接続し、第１の基準電
圧源３４は第１の誤差増幅器３３に接続し、第１の誤差
増幅器３３の出力はパルス幅変調コンパレータ３５に接
続し、三角波発振器３６はパルス幅変調コンパレータ３
５に接続する。パルス幅変調コンパレータ３５の出力は
駆動回路３７に接続し、駆動回路３７の出力はＦＥＴ２
２のゲートに接続する。
【００２１】第３の分圧抵抗器５１は第４の分圧抵抗器
５２と、第２の誤差増幅器５３に接続し、第２の基準電
圧源５４は第２の誤差増幅器５３に接続し、第２の誤差
増幅器５３の出力はシリーズパストランジスタ５５のベ
ースに接続する構成とする。
【００２２】第２の電源回路４０と第２のスイッチ１２
の出力はシャント抵抗７１とオペアンプ７２に接続し、
シャント抵抗７１を経由した出力はオペアンプ７２と負
荷５０に接続する。オペアンプ７２の出力はコンパレー
タ７３に接続し、第３の基準電圧源７４の出力はコンパ
レータ７３に接続し、コンパレータ７３の出力は第１の
スイッチ１１と第２のスイッチ１２に接続する。
【００２３】次に、以上の構成による本実施例の動作を
図４の負荷電流に対する電力変換効率の説明図とともに
説明する。
【００２４】第２の電源回路４０では、負荷６０に供給
する出力電圧は第３の分圧抵抗器５１と、第４の分圧抵
抗器５２にて分圧し、第２の基準電圧源５４との比較を
第２の誤差増幅器５３で行い、誤差を増幅してシリーズ
パストランジスタ５５のベースに入力し、シリーズパス
トランジスタ５５を駆動する。シリーズパストランジス
タ５５のエミッタ出力が負荷５０に供給する出力電圧と
なる。
【００２５】第１の電源回路２０では、負荷６０に供給
する出力電圧は第１の分圧抵抗器３１と、第２の分圧抵
抗器３２にて分圧し、第１の基準電圧源３４との比較を
第１の誤差増幅器３３で行い、誤差を増幅する。
【００２６】第１の誤差増幅器３３で増幅した出力と、
三角波発振器３６の出力は、パルス幅変調コンパレータ
３５で、三角波発振器３６の発振周波数に同期した任意
のパルス幅を出力する。
【００２７】三角波発振器３６の出力でＦＥＴ２２はス
イッチングを行い、フリーホィールダイオード２３で整
流し、チョークコイル２４を経由して第１の平滑キャパ
シタ２５で平滑化した出力電圧となる。
【００２８】第１の電源回路２０の消費電流は、負荷６
０の負荷電流と、第１の誤差増幅器３３と、第１の分圧
抵抗器３１と、第２の分圧抵抗器３２と、パルス幅変調
コンパレータ３５と、三角波発振器３６と駆動回路３７
の総和である。ここで、軽負荷であるストップモードと
なると、第２の電源回路２０の電流は第１の誤差増幅器
３３と、第１の分圧抵抗器３１と、第２の分圧抵抗器３
２と、パルス幅変調コンパレータ３５と、三角波発振器
３６と駆動回路３７の和となる。
【００２９】第１の電源回路２０と、第２の電源回路４
０とは三角波発振器３６と、パルス幅変調コンパレータ
３５の消費電流に差がある。このため、第１の電源回路
２０であるスイッチングレギュレータ回路は第２の電源
回路４０であるリニアレギュレータ回路より自己消費電
流が多くなっている。
【００３０】図３の本発明の実施形態における動作モー
ド検出手段は負荷５０に流れる電流をシャント抵抗７１
の前後の電位差として検出し、オペアンプ７２に入力す
る。オペアンプ７２の出力と、第３の基準電圧源７４は
コンパレータ７３に入力し、設定電圧との比較を行な
う。
【００３１】オペアンプ７２の出力が設定電圧以上であ
れば、負荷５０の動作モードはフルモードあるいはアイ
ドルモードとしてコンパレータ７３はローレベル出力を
行い、第１のスイッチ１１であるＰチャンネルＦＥＴの
ゲートと、第２のスイッチ１２であるＰチャンネルＦＥ
Ｔのゲートをローにして第１のスイッチ１１であるＰチ
ャンネルＦＥＴと、第２のスイッチ１２であるＰチャン
ネルＦＥＴをオンにする。
【００３２】このため、負荷５０の動作モードはフルモ
ード領域あるいはアイドルモード領域では電力変換効率
の高い第１の電源回路２０で動作する。
【００３３】オペアンプ７２の出力が設定電圧以下であ
れば、負荷５０の動作ストップモードとしてコンパレー
タ７３はハイレベル出力を行い、第１のスイッチ１１で
あるＰチャンネルＦＥＴのゲートと、第２のスイッチ１
２であるＰチャンネルＦＥＴのゲートをハイにして第１
のスイッチ１１であるＰチャンネルＦＥＴと、第２のス
イッチ１２であるＰチャンネルＦＥＴをオフにする。
【００３４】このため、負荷５０の動作モードはストッ
プモード領域では自己消費電流の多い第１の電源回路２
０を切り離し、自己消費電流が少ないことによる電力変
換効率の良い第２の電源回路４０で動作する。
【００３５】以上の説明において、第１のスイッチ１１
と第２のスイッチ１２はＰチャンネルＦＥＴを適用する
実施形態で説明したが、接点リレーでも適用できる。
【００３６】また、前記動作モード検出手段６５は、電
流を検出するシャント抵抗７１と、オペアンプ７２と、
コンパレータ７３と、第３の基準電圧源７４での構成を
適用する実施形態で説明したが、ＬＣＤの表示あるいは
非表示の出力信号や、ＣＰＵの動作状態の出力でも適用
できる。
【発明の効果】以上の説明で明らかなように、本発明の
電源回路は、第２の電源回路と、第１のスイッチと、第
２のスイッチと、動作モード検出手段を設けることで構
成している。このように本発明の電源回路は、第２の電
源回路と、第１のスイッチと、第２のスイッチと、動作
モード検出手段を設けている。
【００３７】ストップモードで電源回路自体の消費電流
を低減して電力変換効率を向上することに対応可能な電
源回路を構成することができる。
【図面の簡単な説明】
【図１】本発明の実施形態における電源回路のブロック
図を示す構成図である。
【図２】本発明の実施形態における電源回路を示す構成
図である。
【図３】本発明の実施形態における動作モード検出手段
を示す構成図である。
【図４】本発明の実施形態における電源回路の負荷電流
に対する電力変換効率の説明図である。
【図５】従来技術における電源回路のブロック図を示す
構成図である。
【符号の説明】
１０ 電池 １１ 第１のスイッチ １２ 第２のスイッチ ２０ 第１の電源回路 ２１ 第１の入力キャパシタ ２２ ＦＥＴ ２３ フリーホィールダイオード ２４ チョークコイル ２５ 第１の平滑キャパシタ ３０ スイッチングレギュレータ回路 ３１ 第１の分圧抵抗器 ３２ 第２の分圧抵抗器 ３３ 第１の誤差増幅器 ３４ 第１の基準電圧源 ３５ パルス幅変調コンパレータ ３６ 三角波発振器 ３７ 駆動回路 ４０ 第２の電源回路 ４１ 第２の入力キャパシタ ４２ 第２の平滑キャパシタ ４３ 逆流防止ダイオード ５０ リニアレギュレータ回路 ５１ 第３の分圧抵抗器 ５２ 第４の分圧抵抗器 ５３ 第２の誤差増幅器 ５４ 第２の基準電圧源 ５５ シリーズパストランジスタ ６０ 負荷 ６１ ＣＰＵ ６２ ＲＯＭ ６３ ＬＣＤ ６４ 入力装置 ６５ 動作モード検出手段 ６６ ＲＡＭ ６７ ＲＴＣ ７１ シャント抵抗 ７２ オペアンプ ７３ コンパレータ ７４ 第３の基準電圧源

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 電池と直列に電源回路を接続し、負荷に
    電源を供給してなる電源供給装置であって、前記電源回
    路は複数の電源回路が並列に接続されてなり、動作モー
    ド検出手段からの信号により選択的に切り替える選択手
    段を有することを特徴とする電源供給装置。
  2. 【請求項２】 前記選択手段は、少なくともひとつの電
    源回路の両端にスイッチを設け、選択的に切り替えて制
    御することを特徴とする請求項１に記載の電源供給装
    置。
  3. 【請求項３】 前記動作モード検出手段は、ＬＣＤの表
    示あるいは非表示の出力であることを特徴とする請求項
    １に記載の電源供給装置。
  4. 【請求項４】 前記動作モード検出手段は、ＣＰＵの動
    作状態の出力であることを特徴とする請求項１に記載の
    電源供給装置。
  5. 【請求項５】 前記動作モード検出手段は、シャント抵
    抗と、オペアンプと、コンパレータと、基準電圧源とで
    構成することを特徴とする請求項１に記載の電源供給装
    置。
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