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JP2002100740A - 半導体記憶素子及びその製造方法 - Google Patents

半導体記憶素子及びその製造方法

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Publication number
JP2002100740A
JP2002100740A JP2000287400A JP2000287400A JP2002100740A JP 2002100740 A JP2002100740 A JP 2002100740A JP 2000287400 A JP2000287400 A JP 2000287400A JP 2000287400 A JP2000287400 A JP 2000287400A JP 2002100740 A JP2002100740 A JP 2002100740A
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JP
Japan
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film
forming
electrode
ferroelectric
upper electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000287400A
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English (en)
Inventor
Tomomi Yamanobe
智美 山野辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2000287400A priority Critical patent/JP2002100740A/ja
Priority to US09/769,426 priority patent/US6579753B2/en
Publication of JP2002100740A publication Critical patent/JP2002100740A/ja
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Abstract

(57)【要約】 【課題】 酸化物電極の上にTi膜を形成すると、Ti膜が
酸化物電極と反応して、絶縁物であるTiOx膜を形成す
る。このTiOx膜は、接触不良の原因となる。また、TiOx
が形成される時には、Ti膜厚の2倍程度に膨張するた
め、Ti膜と導電性酸化物電極との密着性が悪くなってし
まうという課題があった。 【解決手段】 強誘電体キャパシタの上部電極・下部電
極へのコンタクト孔を形成し、TiN膜9をスパッタ法によ
り形成した後、リフトオフ法によってコンタクト底部に
TiN膜9を残し、その他の部分のTiN膜9を除去しているた
め、酸化物電極上でのTiOx形成や膜はがれの発生を抑え
ることができる。また、拡散層2への拡散層コンタクト1
2の底部は、Ti膜13とAl膜14の積層メタルによって形成
しているため、Si基板1とのコンタクト不良を防ぐこと
ができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の使用分野】本発明は、強誘電体材料を電極で
挟むことによって形成された強誘電体キャパシタを用い
た、半導体記憶素子及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】「自発分極を有し、それが電界によって
反転が可能な(分極反転)」材料である強誘電体材料を半
導体記憶素子に用いることが検討されている。現在、強
誘電体材薄膜を上下の電極で挟んだ強誘電体キャパシタ
を用いた強誘電体メモリが開発されている。
【０００３】この強誘電体メモリは、強誘電体キャパシ
タとトランジスタ部から構成される。強誘電体キャパシ
タは、強誘電体薄膜を、高融点金属からなる電極（主と
してPt）によって上部電極と下部電極とで挟まれて構成
されている。また、トランジスタ部は、シリコン基板上
に通常の方法で形成されている。そして、強誘電体キャ
パシタ部と、トランジスタ部との電気的接続は、主とし
てアルミニウム(Al)を介した直接接続(直接コンタクト)
が多く用いられている。
【０００４】一方、強誘電体キャパシタの主材料である
強誘電体薄膜は、分極反転を頻繁に繰り返すと、特性が
劣化することが知られている。この特性劣化は、自発分
極値が減少する現象(Fatigue：疲労)である。この現象
の原因は、分極反転を頻繁に繰り返すと、電極と接触し
ている強誘電体薄膜の酸素が欠損するためと考えられて
いる。強誘電体薄膜内の酸素が欠乏すると、自発分極値
が減少すると報告されている。
【０００５】また、電極として主として用いられている
Ptは触媒性が強い。このPtが、半導体プロセスの途中
で、発生する水素による強誘電体薄膜へのダメージを増
加させるのである。層間絶縁膜の形成時に発生する水素
や、トランジスタ特性を向上させるシンターによる水素
が、強誘電体特性を還元し、特性を劣化させるのであ
る。
【０００６】上述した劣化を防ぐため、強誘電体キャパ
シタの上部電極材料は、慎重に選ばなければならない。
最近は、上部電極に、触媒性が低い材料が選択される。
更に、上部電極自体が酸素を含む導電性酸化物材料を選
択することも行われている。
【０００７】酸素を含む導電性酸化物材料を選択するこ
とにより、後工程での水素のダメージを防ぐことができ
る。また、導電性酸化物電極から強誘電体薄膜に供給さ
れた酸素が、多数回の分極反転によって欠乏した強誘電
体薄膜の酸素を補うため、疲労特性を改善することがで
きる。
【０００８】
【発明が解決しようとする課題】しかし、この酸化物電
極とシリコン基板の拡散層との接続を、Al材料で形成す
るのは難しい。通常は、Al材料とシリコン基板の拡散層
との良好なコンタクトを形成するためには、Ti膜を拡散
層の上に形成する必要がある。拡散層上に、スパッタ法
等により、Ti膜を数十nm程度形成する必要がある。当
然、上部酸化物電極上にもTi膜が形成される。このTi膜
は酸化されやすい特性を持っている。Ti膜が形成された
後に、急速加熱処理が必要である。この熱処理により、
Ti膜が酸化物電極と反応して、絶縁物であるTiOx膜を形
成する。このTiOx膜は、接触不良の原因となる。また、
Ti膜が酸化されてTiOxが形成される時には、Ti膜厚の2
倍程度に膨張する。Ti膜と導電性酸化物電極との密着性
が悪くなってしまう。後工程の窒化Ti(TiN)やAl材料の
形成時に、Ti膜のはがれが発生するという課題があっ
た。
【０００９】
【課題を解決するための手段】本願発明では、上記課題
を解決するために、高融点金属からなる下部電極と、導
電性酸化物からなる上部電極と、下部電極と上部電極と
で挟まれた強誘電体膜とからなる強誘電体キャパシタ
と、スイッチングトランジスタから成る半導体記憶素子
において、上部電極と配線電極との間にTiN膜を形成す
るようにしたものである。そして、下部電極はPtから成
ることが望ましい。
【００１０】また、上部電極は、導電性酸化物であれば
良いが、好ましくはSrRuO、IrO2、RuO2、LaSrCoOのいず
れかから成ることが望ましい。更に、配線電極とTiN膜
の間にTi膜が形成されていても良い。
【００１１】上記の半導体記憶素子を形成する方法にあ
っては、スイッチングトランジスタが形成された半導体
基板上に、第１の絶縁膜を形成する工程と、高融点金属
膜、強誘電体膜、酸化物導電性膜を順次積層して形成す
る工程と、酸化物導電性膜をパターニングして上部電極
を形成する工程と、強誘電体膜と高融点金属膜をパター
ニングする工程と、強誘電体膜をパターニングして下部
電極に至るコンタクト孔を形成する工程と、その後第２
の絶縁膜を形成した後レジストパターンを形成する工程
と、レジストパターンをマスクに第２の絶縁膜をエッチ
ングして開口を形成し上部電極と下部電極の一部を露出
させる工程と、全面にTiN膜を形成する工程と、その後
レジストパターンを除去することにより開口によって露
出された部分にのみTiN膜を選択的に残置させる工程と
を順次行う方法によって実現できる。
【００１２】また、上記の半導体記憶素子を形成する別
の方法として、スイッチングトランジスタが形成された
半導体基板上に、第１の絶縁膜を形成する工程と、高融
点金属膜、強誘電体膜、酸化物導電性膜を順次積層して
形成する工程と、酸化物導電性膜をパターニングして上
部電極を形成する工程と、強誘電体膜と高融点金属膜を
パターニングする工程と、強誘電体膜をパターニングし
て下部電極に至るコンタクト孔を形成する工程と、その
後第２の絶縁膜を形成した後レジストパターンを形成す
る工程と、レジストパターンをマスクに前記第２の絶縁
膜及び第１の絶縁膜をエッチングして開口を形成し前記
スイッチングトランジスタの拡散層の一部を露出させる
工程と、全面にTi膜を形成する工程と、レジストパター
ンを除去することにより開口によって露出された部分に
のみTi膜を選択的に残置させる工程と、第２の絶縁膜に
上部電極と下部電極の一部を露出させる開口を形成する
工程と、露出された上部電極と下部電極の上部にTiN膜
を形成する工程とを順次行う方法によって実現できる。
【００１３】更に、上記の半導体記憶素子を形成する別
の方法として、スイッチングトランジスタが形成された
半導体基板上に、第１の絶縁膜を形成する工程と、高融
点金属膜、強誘電体膜、酸化物導電性膜、TiN膜を順次
積層して形成する工程と、TiN膜と酸化物導電性膜を同
時にパターニングして上部電極を形成する工程と、強誘
電体膜と高融点金属膜をパターニングする工程と、強誘
電体膜をパターニングして下部電極に至るコンタクト孔
を形成する工程と、その後第２の絶縁膜を形成した後レ
ジストパターンを形成する工程と、レジストパターンを
マスクに第２の絶縁膜をエッチングして開口を形成し上
部電極と下部電極の一部とスイッチングトランジスタの
拡散層の一部を露出させる工程と、全面にTi膜と配線金
属膜を順次形成してパターニングを施す工程とを順次行
う方法によって実現できる。
【００１４】上述の各方法において、下部電極はPtから
成ることが望ましく、上部電極はSrRuO、IrO2、RuO2、L
aSrCoOのいずれかから成ることが望ましい。
【００１５】
【発明の実施の形態】以下、本発明の各々の実施形態
を、図面を参照しながら具体的に説明する。尚、以下に
述べる使用材料、及びその量、条件等については、一例
を示したものに過ぎない。従って、この発明が、これら
の条件にのみ限定されるものではない。
【００１６】(第1の実施の形態)図1に、1つのトランジ
スタと1つの強誘電体キャパシタで構成される1T1C型の
セル部分の断面概略図を示す。ここでは、1T1C型を例に
説明するが、同様なセルを1組追加した、２つのトラン
ジスタと２つのキャパシタで構成される2T2C型やその他
の組み合わせであっても適応が可能である。この構造の
特徴は、強誘電体材料7に積層させる上部電極8を酸化物
導電性材料とし、更にその上層にTiN膜を積層したこと
にある。
【００１７】以下に、図面を参照しながら第１の実施の
形態である、上記構成の半導体装置の製造方法について
詳細に説明する。
【００１８】まず既知の技術を用いてSi基板1上に、拡
散層2とゲート3、また図示しないゲート酸化膜からなる
MOSトランジスタを形成する。各MOSトランジスタは、フ
ィールド酸化膜4によって、絶縁分離されている。このS
i基板1上に、既知の技術を用いて第１の層間絶縁膜5を
堆積させる。
【００１９】次に、このSi基板1の上に、既知の技術を
用いて強誘電体キャパシタの下部電極6であるPt、強誘
電体材料7、上部電極8であるSrRuOを順次形成する(図2
(a))。ここでは一例として、上部電極8として酸化膜導
電性材料としてSrRuOを用いているが、もちろんIrO2やR
uO2、LaSrCoO等、他の導電性酸化物の適用も可能であ
る。
【００２０】次に、上部電極8のパターニングを行う。
ここでは一例として、図示しないレジストをマスクにし
て、Cl2とArの混合ガスを用いたドライエッチング法に
より加工する(図2(b))。更に上部電極8を覆うように形
成された、図示しないレジストをマスクにして、HBr、A
r、CHF3、Cl2の混合ガスを用いたドライエッチングを行
い、強誘電体材料7と下部電極6を１回のエッチング工程
で加工する(図2(c))。
【００２１】次に、下部電極6とMOSトランジスタの拡散
層との接続をとるための、コンタクト孔を形成する(図2
(d))。ここでは一例として、レジストをマスクに、HB
r、Ar、CHF3の混合ガスを用いたドライエッチング法を
用いて、コンタクト孔を形成(強誘電体開口エッチング)
している。
【００２２】以上の工程で、強誘電体キャパシタ構造が
形成される。第２の層間絶縁膜10形成後、強誘電体キャ
パシタの上部電極8と下部電極6に対するコンタクト孔を
形成する。ここでは一例として、レジスト11をマスクに
して、CHF3等のフロロカーボン系ガスを用いたドライエ
ッチング法によって、コンタクト孔を形成している。そ
の後、既知の反応性スパッタ法によりTiN膜9を形成する
(図3(e))。この工程により、上部電極として用いた酸化
物電極材料上に、Ti膜と比較して酸化されにくいTiNが
形成される。また、同時に下部電極の開口部上にもTiN
が形成される。
【００２３】次に、レジスト除去を行い、既知のリフト
オフ法によって、コンタクト孔底以外のTiNを除去する
(図3(f))。その後、Si基板1への拡散層コンタクト12を
形成する(図3(g))。そして、配線の接続をするためにTi
膜13、Al膜14の各膜を順次堆積させて既知の方法でパタ
ーニングして、配線を形成する(図3(h))。ここで、Ti膜
13と、Al膜14の間にTiN膜を形成しても良い。
【００２４】以上のように、第1の実施の形態によれ
ば、強誘電体キャパシタの上部電極・下部電極へのコン
タクト孔を形成し、TiN膜9をスパッタ法により形成した
後、リフトオフ法によってコンタクト底部にTiN膜9を残
し、その他の部分のTiN膜9を除去しているため、酸化物
電極上でのTiOx形成や膜はがれの発生を抑えることがで
きる。また、拡散層2への拡散層コンタクト12の底部
は、Ti膜13とAl膜14の積層メタルによって形成している
ため、Si基板1とのコンタクト不良を防ぐことができ
る。
【００２５】（第２の実施の形態）第２の実施の形態
は、第1の実施の形態の工程簡略化を図ったものであ
る。
【００２６】図２(d)までの工程は、第1の実施の形態に
かかる製造方法と同様であるため説明を省略する。キャ
パシタ構造を形成した後、第２の層間絶縁膜10を形成す
る（図４(a)）。
【００２７】次にSi基板1への拡散層コンタクト12を、
レジストマスク11を用いてドライエッチングにより形成
した後、Ti膜13をスパッタ法により形成する(図４
(b))。その後、リフトオフによりコンタクト底部だけに
Ti膜を残し(図４(c))、その他の部分のTiを除去する。
【００２８】その後、強誘電体キャパシタの上下電極に
対する強誘電体用コンタクト15を形成する（図５(d))。
そして、公知の方法によってTiN膜9,Al膜14を堆積させ
パターニングを施すことにより積層配線を形成する(図
５(e))。
【００２９】以上のように、第２の実施の形態によれ
ば、まず拡散層2への拡散層コンタクト12を形成する。
その後、Ti膜13をリフトオフによって拡散層2の上に選
択的に形成し、Si基板1との良好なコンタクトを形成す
る。
【００３０】そして強誘電体用コンタクト15を形成し、
TiN膜9,Al膜14を順次形成して、パターニングを施すこ
とで積層配線を形成している。そのため、第1の実施の
形態と比較して、TiN膜のスパッタ工程を1回省くことが
でき、工程を簡略化することができコストの削減と歩留
まりの向上をはかることが可能となる。
【００３１】(第3の実施形態)第３の実施の形態は、リ
フトオフ法を用いずに、良好なコンタクトを形成する方
法である。
【００３２】第１の実施の形態と同様に、既知の技術を
用いてSi基板1上に、拡散層2とゲート3、また図示しな
いゲート酸化膜からなるMOSトランジスタを形成する。
各MOSトランジスタは、フィールド酸化膜4によって、絶
縁分離されている。このSi基板1上に、既知の技術を用
いて層間絶縁膜5を堆積させる。
【００３３】次に、このSi基板1の上に、既知の技術を
用いて強誘電体キャパシタの下部電極6であるPt、強誘
電体材料7、上部電極8であるSrRuOを順次形成する。そ
して、ウエハ全面にTiN膜をスパッタにより形成する(図
６(a))。
【００３４】その後、図示しない上部マスクパターンを
用いてTiN膜及び導電性酸化物からなる上部電極8を同時
にパターンニングする(図６(b))。
【００３５】次に、強誘電体膜7と下部電極6を公知の方
法によりパターニングして強誘電体キャパシタ構造を形
成する（図６(c))。
【００３６】そして、キャパシタ構造の下部電極用コン
タクトホールを、公知の方法により開孔する（図６
(d))。
【００３７】次に、ウエハの全面に第２の層間絶縁膜10
を堆積させる。そして、Si基板1の拡散層に至る拡散層
コンタクト11と強誘電体用コンタクト15を開孔する（図
７(e))。次に、ウエハの全面にTi膜13、第２のTiN膜1
6、Al膜14を順次形成した後、公知のパターニングを行
いTi,TiN,Alの積層薄膜を形成する(図７(f))。
【００３８】以上のように、第３の実施の形態によれ
ば、上部電極（酸化物電極）上にあらかじめTiN9を形成
している。従って、Ti,TiN,Al積層膜をスパッタする場
合、Si基板の拡散層上にはTi,TiN,Al膜が堆積される。
一方、上部電極（酸化物電極）上には、TiN,Ti,TiN,Al
膜が堆積される。そのため、両コンタクトへの良好な特
性を維持すると同時に、プロセスを簡略化できる。
【００３９】従って、コストの低減と歩留まりの向上が
可能となる。また、リフトオフ法を用いないため、通常
行われるSiプロセスとの整合性が良好である。更に第２
のTiN膜16の形成を省略することもでき、その場合は更
にプロセスを簡略化することができる。
【００４０】
【発明の効果】第１の実施の形態によれば、強誘電体キ
ャパシタの上部電極・下部電極へのコンタクト孔を形成
し、TiN膜9をスパッタ法により形成した後、リフトオフ
法によってコンタクト底部にTiN膜9を残し、その他の部
分のTiN膜9を除去しているため、酸化物電極上でのTiOx
形成や膜はがれの発生を抑えることができる。また、拡
散層2への拡散層コンタクト12の底部は、Ti膜13とAl膜1
4の積層メタルによって形成しているため、Si基板1との
コンタクト不良を防ぐことができる。
【００４１】また、第２の実施の形態によれば、第1の
実施の形態と比較して、TiN膜のスパッタ工程を1回省く
ことができ、工程を簡略化することができコストの削減
と歩留まりの向上をはかることが可能となる。
【００４２】更に、第３の実施の形態によれば、上部電
極（酸化物電極）上にあらかじめTiN9を形成している。
従って、Ti,TiN,Al積層膜をスパッタする場合、Si基板
の拡散層上にはTi,TiN,Al膜が堆積される。一方、上部
電極（酸化物電極）上には、TiN,Ti,TiN,Al膜が堆積さ
れる。そのため、両コンタクトへの良好な特性を維持す
ると同時に、プロセスを簡略化できる。
【００４３】従って、コストの低減と歩留まりの向上が
可能となる。また、リフトオフ法を用いないため、通常
行われるSiプロセスとの整合性が良好である。更に第２
のTiN膜16の形成を省略することもでき、その場合は更
にプロセスを簡略化することができる。
【図面の簡単な説明】
【図１】本願発明の半導体記憶素子の断面概略図であ
る。
【図２】本願発明の第１の実施の形態における製造方法
を説明するための断面概略図（その１）である。
【図３】本願発明の第１の実施の形態における製造方法
を説明するための断面概略図（その２）である。
【図４】本願発明の第２の実施の形態における製造方法
を説明するための断面概略図（その１）である。
【図５】本願発明の第２の実施の形態における製造方法
を説明するための断面概略図（その２）である。
【図６】本願発明の第３の実施の形態における製造方法
を説明するための断面概略図（その１）である。
【図７】本願発明の第３の実施の形態における製造方法
を説明するための断面概略図（その２）である。
【符号の説明】
１ Si基板 ２ 拡散層 ３ ゲート電極 ４ フィールド酸化膜 ５ 第１の層間絶縁膜 ６ 下部電極 ７ 強誘電体材料 ８ 上部電極 ９ TiN膜 １０ 第２の層間絶縁膜 １１ レジストマスク １２ 拡散層コンタクト １３ Ti膜 １４ Al（配線） １５ 強誘電体コンタクト １６ 第２のTiN膜

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 高融点金属からなる下部電極と、導電性
    酸化物からなる上部電極と、前記下部電極と前記上部電
    極とで挟まれた強誘電体膜とからなる強誘電体キャパシ
    タと、スイッチングトランジスタから成る半導体記憶素
    子において、 前記上部電極と配線電極との間にTiN膜が形成されてい
    ることを特徴とする半導体記憶素子。
  2. 【請求項２】 前記下部電極がPtから成ることを特徴と
    する請求項１記載の半導体記憶素子。
  3. 【請求項３】 前記上部電極がSrRuO、IrO2、RuO2、LaS
    rCoOのいずれかから成ることを特徴とする請求項１記載
    の半導体記憶素子。
  4. 【請求項４】 前記配線電極と前記TiN膜の間にTi膜が
    形成されていることを特徴とする請求項１記載の半導体
    記憶素子。
  5. 【請求項５】 スイッチングトランジスタが形成された
    半導体基板上に、第１の絶縁膜を形成する工程と、高融
    点金属膜、強誘電体膜、酸化物導電性膜を順次積層して
    形成する工程と、前記酸化物導電性膜をパターニングし
    て上部電極を形成する工程と、前記強誘電体膜と前記高
    融点金属膜をパターニングする工程と、前記強誘電体膜
    をパターニングして下部電極に至るコンタクト孔を形成
    する工程と、その後第２の絶縁膜を形成した後レジスト
    パターンを形成する工程と、前記レジストパターンをマ
    スクに前記第２の絶縁膜をエッチングして開口を形成し
    前記上部電極と前記下部電極の一部を露出させる工程
    と、全面にTiN膜を形成する工程と、その後レジストパ
    ターンを除去することにより前記開口によって露出され
    た部分にのみTiN膜を選択的に残置させる工程を含むこ
    とを特徴とする半導体記憶素子の製造方法。
  6. 【請求項６】 スイッチングトランジスタが形成された
    半導体基板上に、第１の絶縁膜を形成する工程と、高融
    点金属膜、強誘電体膜、酸化物導電性膜を順次積層して
    形成する工程と、前記酸化物導電性膜をパターニングし
    て上部電極を形成する工程と、前記強誘電体膜と前記高
    融点金属膜をパターニングする工程と、前記強誘電体膜
    をパターニングして下部電極に至るコンタクト孔を形成
    する工程と、その後第２の絶縁膜を形成した後レジスト
    パターンを形成する工程と、前記レジストパターンをマ
    スクに前記第２の絶縁膜及び第１の絶縁膜をエッチング
    して開口を形成し前記スイッチングトランジスタの拡散
    層の一部を露出させる工程と、全面にTi膜を形成する工
    程と、前記レジストパターンを除去することにより前記
    開口によって露出された部分にのみTi膜を選択的に残置
    させる工程と、前記第２の絶縁膜に前記上部電極と前記
    下部電極の一部を露出させる開口を形成する工程と、前
    記露出された上部電極と下部電極の上部にTiN膜を形成
    する工程とを含むことを特徴とする半導体記憶素子の製
    造方法。
  7. 【請求項７】 スイッチングトランジスタが形成された
    半導体基板上に、第１の絶縁膜を形成する工程と、高融
    点金属膜、強誘電体膜、酸化物導電性膜、TiN膜を順次
    積層して形成する工程と、前記TiN膜と酸化物導電性膜
    を同時にパターニングして上部電極を形成する工程と、
    前記強誘電体膜と前記高融点金属膜をパターニングする
    工程と、前記強誘電体膜をパターニングして下部電極に
    至るコンタクト孔を形成する工程と、その後第２の絶縁
    膜を形成した後レジストパターンを形成する工程と、前
    記レジストパターンをマスクに前記第２の絶縁膜をエッ
    チングして開口を形成し前記上部電極と前記下部電極の
    一部と前記スイッチングトランジスタの拡散層の一部を
    露出させる工程と、全面にTi膜と配線金属膜を順次形成
    してパターニングを施す工程とを含むことを特徴とする
    半導体記憶素子の製造方法。
  8. 【請求項８】 前記下部電極がPtから成ることを特徴と
    する請求項５乃至７記載の半導体記憶素子の製造方法。
  9. 【請求項９】 前記上部電極がSrRuO、IrO2、RuO2、LaS
    rCoOのいずれかから成ることを特徴とする請求項５乃至
    ７記載の半導体記憶素子の製造方法。
  10. 【請求項１０】 前記配線金属膜がAl合金であることを
    特徴とする請求項７記載の半導体記憶素子の製造方法。
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