JP2002076167A - 半導体チップ、積層型半導体パッケージ、及びそれらの作製方法 - Google Patents
半導体チップ、積層型半導体パッケージ、及びそれらの作製方法Info
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- Dicing (AREA)
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Abstract
(57)【要約】
【課題】 積層型半導体パッケージを小型化できる半導
体チップ、小型の積層型半導体パッケージ及びそれらの
作製方法を提供することである。 【解決手段】 本積層型半導体パッケージ３０は、側面
１２に電極を有する複数個の半導体チップ１０を積層し
てなる積層体３２と、一方の面で積層体に接合し、他方
の面に電極に対応する数の半田ボール３４を有するパッ
ケージ基板３６と、積層体の側面３８に延在して、半導
体チップの対応する電極同士を接続し、かつ対応する半
田ボール３４に接続する電極接続線４０とを備えてい
る。以上の構成によって、積層型半導体パッケージの横
方向の寸法が半導体チップと同程度の小型積層型半導体
パッケージを実現している。
体チップ、小型の積層型半導体パッケージ及びそれらの
作製方法を提供することである。 【解決手段】 本積層型半導体パッケージ３０は、側面
１２に電極を有する複数個の半導体チップ１０を積層し
てなる積層体３２と、一方の面で積層体に接合し、他方
の面に電極に対応する数の半田ボール３４を有するパッ
ケージ基板３６と、積層体の側面３８に延在して、半導
体チップの対応する電極同士を接続し、かつ対応する半
田ボール３４に接続する電極接続線４０とを備えてい
る。以上の構成によって、積層型半導体パッケージの横
方向の寸法が半導体チップと同程度の小型積層型半導体
パッケージを実現している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ、積
層型半導体パッケージ、及びそれらの作製方法に関し、
更に詳細には、積層型半導体パッケージの小型化に最適
な半導体チップ、小型化された積層型半導体パッケー
ジ、及びそれらの作製方法に関するものである。
層型半導体パッケージ、及びそれらの作製方法に関し、
更に詳細には、積層型半導体パッケージの小型化に最適
な半導体チップ、小型化された積層型半導体パッケー
ジ、及びそれらの作製方法に関するものである。
【０００２】
【従来の技術】近年の半導体装置の大容量化、高密度化
に伴い、半導体チップを３次元に配置して高密度化を図
った積層型半導体パッケージが注目されている。
に伴い、半導体チップを３次元に配置して高密度化を図
った積層型半導体パッケージが注目されている。
【０００３】ここで、図１０及び図１１を参照して、従
来の代表的な積層型半導体パッケージの構成を説明す
る。図１０は従来の積層型半導体パッケージの断面図、
並びに図１１（ａ）及び（ｂ）は、それぞれ、積層型半
導体パッケージを構成する単段半導体パッケージの構成
を示す平面図及び断面図である。従来の積層型半導体パ
ッケージ５０は、図１０に示すように、パッケージ基板
５８上に、半導体チップ５２を搭載したフィルムキャリ
ア５４を複数積層し、半田ボール５６によって各段の半
導体チップ５２及び最下層のパッケージ基板５８とを接
続することにより構成されている。パターン基板５８に
は、半田ボール５６とパッケージピン６０とを接続する
配線（図示せず）が内蔵されている。そして、各段の半
導体チップ５２を積層した積層体及びパッケージ基板５
８は、樹脂６２によって一体な樹脂体として構成されて
いる。
来の代表的な積層型半導体パッケージの構成を説明す
る。図１０は従来の積層型半導体パッケージの断面図、
並びに図１１（ａ）及び（ｂ）は、それぞれ、積層型半
導体パッケージを構成する単段半導体パッケージの構成
を示す平面図及び断面図である。従来の積層型半導体パ
ッケージ５０は、図１０に示すように、パッケージ基板
５８上に、半導体チップ５２を搭載したフィルムキャリ
ア５４を複数積層し、半田ボール５６によって各段の半
導体チップ５２及び最下層のパッケージ基板５８とを接
続することにより構成されている。パターン基板５８に
は、半田ボール５６とパッケージピン６０とを接続する
配線（図示せず）が内蔵されている。そして、各段の半
導体チップ５２を積層した積層体及びパッケージ基板５
８は、樹脂６２によって一体な樹脂体として構成されて
いる。
【０００４】フィルムキャリア５４は、図１１（ａ）及
び（ｂ）に示すように、中央に開口６４を有する絶縁性
フィルム６６と、絶縁性フィルム６６上に形成され、開
口６４に先端を突出させたインナーリード６８と、イン
ナーリード６８の他端に接続している配線パターン７０
とを備えている。半導体チップ５２は、開口６４を塞ぐ
ような位置に配置され、インナーリード６８に接続され
ている。また、絶縁性フィルム６６を貫通して配線パタ
ーン７０を露出させるビアホール７２が設けてある。半
田ボール５６は、ビアホール７２を介して各段の配線パ
ターン７０を接続している。
び（ｂ）に示すように、中央に開口６４を有する絶縁性
フィルム６６と、絶縁性フィルム６６上に形成され、開
口６４に先端を突出させたインナーリード６８と、イン
ナーリード６８の他端に接続している配線パターン７０
とを備えている。半導体チップ５２は、開口６４を塞ぐ
ような位置に配置され、インナーリード６８に接続され
ている。また、絶縁性フィルム６６を貫通して配線パタ
ーン７０を露出させるビアホール７２が設けてある。半
田ボール５６は、ビアホール７２を介して各段の配線パ
ターン７０を接続している。
【０００５】以上の構成によって、外部回路と接続され
るパッケージピン６０は、パッケージ基板５８、半田ボ
ール５６、配線パターン７０、及びインナーリード６８
を介して、半導体チップ５２と電気的に接続されてい
る。
るパッケージピン６０は、パッケージ基板５８、半田ボ
ール５６、配線パターン７０、及びインナーリード６８
を介して、半導体チップ５２と電気的に接続されてい
る。
【０００６】上述した従来の積層型半導体パッケージを
作製する際には、先ず、半導体チップのボンディングパ
ッドと、半導体チップの外側に設けたインナーリード
や、有機基板上に形成したＣｕ配線とを、金ワイヤ、Ｔ
ＡＢ等の接続方法を用いて、電気的に接続し、単段の半
導体パッケージを作製する。次いで、単段の半導体パッ
ケージをを積み重ね、各段の半導体パッケージのインナ
ーリードや、Ｃｕ配線を接続して、積層型半導体パッケ
ージを作製している。
作製する際には、先ず、半導体チップのボンディングパ
ッドと、半導体チップの外側に設けたインナーリード
や、有機基板上に形成したＣｕ配線とを、金ワイヤ、Ｔ
ＡＢ等の接続方法を用いて、電気的に接続し、単段の半
導体パッケージを作製する。次いで、単段の半導体パッ
ケージをを積み重ね、各段の半導体パッケージのインナ
ーリードや、Ｃｕ配線を接続して、積層型半導体パッケ
ージを作製している。
【０００７】
【発明が解決しようとする課題】しかし、上述した従来
の積層型半導体パッケージには、以下の理由から、更に
小型化を進めることが難しいという問題があった。第１
の理由は、半導体チップの上面にボンディングパッドを
設ける必要があるために、ボンディングパッドの所要面
積だけ、半導体チップの上面の面積、つまり半導体チッ
プの寸法を大きくすることが必要になるからである。第
２の理由は、上述の例の配線パターンのように、各段の
単段半導体パッケージ又は半導体チップを電気的に接続
する接続領域を半導体チップの外側の領域に設けている
ので、積層型半導体パッケージの水平方向の寸法が、半
導体チップ自体の水平方向寸法より、相当に大きくなる
ことである。これでは、今後、積層型半導体パッケージ
の小型化の要求に応えて行くことが難しい。
の積層型半導体パッケージには、以下の理由から、更に
小型化を進めることが難しいという問題があった。第１
の理由は、半導体チップの上面にボンディングパッドを
設ける必要があるために、ボンディングパッドの所要面
積だけ、半導体チップの上面の面積、つまり半導体チッ
プの寸法を大きくすることが必要になるからである。第
２の理由は、上述の例の配線パターンのように、各段の
単段半導体パッケージ又は半導体チップを電気的に接続
する接続領域を半導体チップの外側の領域に設けている
ので、積層型半導体パッケージの水平方向の寸法が、半
導体チップ自体の水平方向寸法より、相当に大きくなる
ことである。これでは、今後、積層型半導体パッケージ
の小型化の要求に応えて行くことが難しい。
【０００８】そこで、本発明の目的は、積層型半導体パ
ッケージを小型化できる半導体チップ、小型の積層型半
導体パッケージ及びそれらの作製方法を提供することで
ある。
ッケージを小型化できる半導体チップ、小型の積層型半
導体パッケージ及びそれらの作製方法を提供することで
ある。
【０００９】
【課題を解決するための手段】本発明者は、従来のよう
に、半導体チップの上面にボンディングパッドを設ける
代わりに、半導体チップの側面に電極、つまりボンディ
ングパッドを設けて、これにより、半導体チップ自体の
寸法を小さくすると共に半導体チップの外側に必要とす
る接続領域を省くことを着想し、実験を重ねて、本発明
を発明するに到った。上記目的を達成するために、上述
の知見に基づいて、本発明に係る半導体チップは、半導
体装置を備えた半導体チップであって、半導体装置の絶
縁膜内に延在する内部配線の切断面、又は内部配線に接
続された電極部を半導体チップの側面に露出させ、露出
した内部配線の切断面又は電極部を外部との接続用電極
とすることを特徴としている。以上の構成により、小型
積層型半導体パッケージを構成する半導体チップとして
最適な半導体チップを実現している。
に、半導体チップの上面にボンディングパッドを設ける
代わりに、半導体チップの側面に電極、つまりボンディ
ングパッドを設けて、これにより、半導体チップ自体の
寸法を小さくすると共に半導体チップの外側に必要とす
る接続領域を省くことを着想し、実験を重ねて、本発明
を発明するに到った。上記目的を達成するために、上述
の知見に基づいて、本発明に係る半導体チップは、半導
体装置を備えた半導体チップであって、半導体装置の絶
縁膜内に延在する内部配線の切断面、又は内部配線に接
続された電極部を半導体チップの側面に露出させ、露出
した内部配線の切断面又は電極部を外部との接続用電極
とすることを特徴としている。以上の構成により、小型
積層型半導体パッケージを構成する半導体チップとして
最適な半導体チップを実現している。
【００１０】本発明に係る積層型半導体パッケージは、
側面に電極を有する複数個の半導体チップを積層してな
る積層体と、一方の面で積層体に接合し、他方の面に電
極に対応する数の半田ボールを有するパッケージ基板
と、積層体の側面に延在して、半導体チップの対応する
電極同士を接続し、かつ接続した電極をパッケージ基板
の対応する半田ボールに接続する電極接続線とを備える
ことを特徴としている。
側面に電極を有する複数個の半導体チップを積層してな
る積層体と、一方の面で積層体に接合し、他方の面に電
極に対応する数の半田ボールを有するパッケージ基板
と、積層体の側面に延在して、半導体チップの対応する
電極同士を接続し、かつ接続した電極をパッケージ基板
の対応する半田ボールに接続する電極接続線とを備える
ことを特徴としている。
【００１１】電極接続線の形成方法には制約はないが、
好適には、形成プロセスが容易なことから、電極接続線
を蒸着膜で形成することが好ましい。
好適には、形成プロセスが容易なことから、電極接続線
を蒸着膜で形成することが好ましい。
【００１２】本発明に係る半導体装置を備えた半導体チ
ップの作製方法は、半導体装置を備えた半導体チップの
作製方法であって、ウエハのチップ領域に半導体装置を
形成する工程では、半導体装置の内部配線をスクライビ
ング領域にまで延長させる延長ステップを有し、ウエハ
をダイシングして半導体チップを形成する工程では、ス
クライビング領域に延在する内部配線を切断して、切断
面を露出させる切断ステップを有することを特徴として
いる。
ップの作製方法は、半導体装置を備えた半導体チップの
作製方法であって、ウエハのチップ領域に半導体装置を
形成する工程では、半導体装置の内部配線をスクライビ
ング領域にまで延長させる延長ステップを有し、ウエハ
をダイシングして半導体チップを形成する工程では、ス
クライビング領域に延在する内部配線を切断して、切断
面を露出させる切断ステップを有することを特徴として
いる。
【００１３】好適には、半導体チップの作製方法の延長
ステップでは、延長した内部配線の先端部が位置するス
クライビング領域に予め凹部を設け、次いで凹部に導体
金属を蒸着させて内部配線の先端部と接続する電極部を
形成し、切断ステップでは、電極部を切断して内部配線
の切断面に比べて大きな切断面を有する電極を半導体チ
ップの側面に形成する。
ステップでは、延長した内部配線の先端部が位置するス
クライビング領域に予め凹部を設け、次いで凹部に導体
金属を蒸着させて内部配線の先端部と接続する電極部を
形成し、切断ステップでは、電極部を切断して内部配線
の切断面に比べて大きな切断面を有する電極を半導体チ
ップの側面に形成する。
【００１４】本発明に係る積層型半導体パッケージの作
製方法は、半導体チップを積層してなる積層型半導体パ
ッケージの作製方法であって、側面に電極を有する複数
個の半導体チップを積層して積層体を形成する工程と、
電極に対応する数の半田ボールを裏面に有するパッケー
ジ基板上に積層体を接合させる工程と、積層体の側面に
延在して、半導体チップの対応する電極同士を接続し、
かつパッケージ基板の対応する半田ボールに接続する電
極接続線を形成する工程とを有することを特徴としてい
る。
製方法は、半導体チップを積層してなる積層型半導体パ
ッケージの作製方法であって、側面に電極を有する複数
個の半導体チップを積層して積層体を形成する工程と、
電極に対応する数の半田ボールを裏面に有するパッケー
ジ基板上に積層体を接合させる工程と、積層体の側面に
延在して、半導体チップの対応する電極同士を接続し、
かつパッケージ基板の対応する半田ボールに接続する電
極接続線を形成する工程とを有することを特徴としてい
る。
【００１５】電極接続線を形成する工程では、形成プロ
セスの容易性から、蒸着法とリフトオフ法と組み合わせ
て電極接続線を形成する。即ち、電極接続線を形成する
工程では、先ず、電極を露出させた積層体の側面上にフ
ォトレジスト膜を成膜するステップと、フォトレジスト
膜にフォトリソグラフィ処理を施して、積層体の電極を
露出させる開口パターンを有するマスクを形成するステ
ップと、マスク上から蒸着法を適用して、電極接続線を
形成する導体金属の金属膜を積層体側面全面に堆積さ
せ、次いでリフトオフ法によりマスクを除去して、電極
同士を接続する電極接続線を形成するステップとを有す
る。
セスの容易性から、蒸着法とリフトオフ法と組み合わせ
て電極接続線を形成する。即ち、電極接続線を形成する
工程では、先ず、電極を露出させた積層体の側面上にフ
ォトレジスト膜を成膜するステップと、フォトレジスト
膜にフォトリソグラフィ処理を施して、積層体の電極を
露出させる開口パターンを有するマスクを形成するステ
ップと、マスク上から蒸着法を適用して、電極接続線を
形成する導体金属の金属膜を積層体側面全面に堆積さ
せ、次いでリフトオフ法によりマスクを除去して、電極
同士を接続する電極接続線を形成するステップとを有す
る。
【００１６】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。半導体チップの実施形態例 本実施形態例は、本発明に係る半導体チップの実施形態
の一例であって、図１は本実施形態例の半導体チップの
構成を示す斜視図である。本実施形態例の半導体チップ
１０は、半導体装置を備えた半導体チップであって、図
１に示すように、半導体装置の絶縁膜内に延在する内部
配線の切断面１２を半導体チップ１０の４個の側面１４
に露出させ、内部配線の切断面を外部との接続用電極１
４としている。本実施形態例のように、４個の側面１２
の全てに電極１４を設けてもよく、また、１個の側面に
のみ設けても良く、それは、電極１４の数及びレイアウ
トによって決定される。本実施形態例の半導体チップ１
０は、従来、半導体チップの上面に形成されているボン
ディングパッド（電極）を側面に備えているので、積層
型半導体パッケージを小型化する際の半導体チップとし
て最適である。
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。半導体チップの実施形態例 本実施形態例は、本発明に係る半導体チップの実施形態
の一例であって、図１は本実施形態例の半導体チップの
構成を示す斜視図である。本実施形態例の半導体チップ
１０は、半導体装置を備えた半導体チップであって、図
１に示すように、半導体装置の絶縁膜内に延在する内部
配線の切断面１２を半導体チップ１０の４個の側面１４
に露出させ、内部配線の切断面を外部との接続用電極１
４としている。本実施形態例のように、４個の側面１２
の全てに電極１４を設けてもよく、また、１個の側面に
のみ設けても良く、それは、電極１４の数及びレイアウ
トによって決定される。本実施形態例の半導体チップ１
０は、従来、半導体チップの上面に形成されているボン
ディングパッド（電極）を側面に備えているので、積層
型半導体パッケージを小型化する際の半導体チップとし
て最適である。
【００１７】半導体チップの作製方法の実施形態例 本実施形態例は、本発明に係る半導体チップの作製方法
を上述の半導体チップ１０の作製に適用した実施形態の
一例であって、図２は半導体チップの作製段階でのウエ
ハの平面図、図３は図２の″Ａ″の拡大図、及び図４は
半導体チップの側面図である。半導体チップ１０を形成
するには、先ず、従来と同様にして、図２に示すよう
に、ウエハ１６の各チップ領域１８に半導体装置２０を
形成する。その際、半導体チップ１０の上面にボンディ
ングパッドを設ける代わりに、図３に示すように、本
来、ボンディングパッド（電極）に接続する内部配線
（Ａｌ又はＣｕ配線）２２をチップ領域１８の外側のス
クライビング領域に延びるダイシングライン２４まで延
長して引き出しておく。延長する際には、内部配線が延
在する半導体装置２０の絶縁膜も同時に延長する。次い
で、ウエハ１６をダイシングして半導体チップ１０を形
成する工程では、ダイシングライン２４にまで延在する
内部配線２２を切断して、図４に示すように、切断面を
露出させる。図４で、内部配線２２は、半導体装置２０
の絶縁膜２５内に延在している。尚、２６は半導体基板
である。
を上述の半導体チップ１０の作製に適用した実施形態の
一例であって、図２は半導体チップの作製段階でのウエ
ハの平面図、図３は図２の″Ａ″の拡大図、及び図４は
半導体チップの側面図である。半導体チップ１０を形成
するには、先ず、従来と同様にして、図２に示すよう
に、ウエハ１６の各チップ領域１８に半導体装置２０を
形成する。その際、半導体チップ１０の上面にボンディ
ングパッドを設ける代わりに、図３に示すように、本
来、ボンディングパッド（電極）に接続する内部配線
（Ａｌ又はＣｕ配線）２２をチップ領域１８の外側のス
クライビング領域に延びるダイシングライン２４まで延
長して引き出しておく。延長する際には、内部配線が延
在する半導体装置２０の絶縁膜も同時に延長する。次い
で、ウエハ１６をダイシングして半導体チップ１０を形
成する工程では、ダイシングライン２４にまで延在する
内部配線２２を切断して、図４に示すように、切断面を
露出させる。図４で、内部配線２２は、半導体装置２０
の絶縁膜２５内に延在している。尚、２６は半導体基板
である。
【００１８】変形例 本変形例は、上述の実施形態例の半導体チップの作製方
法の変形例であって、図５は大きな電極を示すスクライ
ビング領域の模式的平面図、及び図６はダイシングした
後の半導体チップの電極を示す半導体チップの断面図で
ある。内部配線２２の切断面を電極１４としたときに
は、内部配線２２の配線幅、配線厚にもよるが、電極１
４の面積が十分に広いとは言えないこともある。そこ
で、更に大きな面積の電極を形成するために、以下のよ
うにすることもできる。先ず、ウエハ面にエッチングマ
スク（図示せず）を形成し、次いでエッチングして、図
５に示すように、延長した内部配線２２の先端部が位置
するスクライビング領域に予め凹部２７を設ける。次い
で、導体金属を蒸着させてウエハ面に金属膜を成膜し、
リフトオフ法によりエッチングマスクを除去すると、図
５に示すように、内部配線２２の先端部と接続する大き
な電極部２７を凹部２７に形成することができる。次い
で、電極部２７を切断して、図６に示すように、内部配
線２２の切断面に比べて大きな切断面を有する電極２８
を半導体チップの側面に形成する。
法の変形例であって、図５は大きな電極を示すスクライ
ビング領域の模式的平面図、及び図６はダイシングした
後の半導体チップの電極を示す半導体チップの断面図で
ある。内部配線２２の切断面を電極１４としたときに
は、内部配線２２の配線幅、配線厚にもよるが、電極１
４の面積が十分に広いとは言えないこともある。そこ
で、更に大きな面積の電極を形成するために、以下のよ
うにすることもできる。先ず、ウエハ面にエッチングマ
スク（図示せず）を形成し、次いでエッチングして、図
５に示すように、延長した内部配線２２の先端部が位置
するスクライビング領域に予め凹部２７を設ける。次い
で、導体金属を蒸着させてウエハ面に金属膜を成膜し、
リフトオフ法によりエッチングマスクを除去すると、図
５に示すように、内部配線２２の先端部と接続する大き
な電極部２７を凹部２７に形成することができる。次い
で、電極部２７を切断して、図６に示すように、内部配
線２２の切断面に比べて大きな切断面を有する電極２８
を半導体チップの側面に形成する。
【００１９】積層型半導体パッケージの実施形態例 本実施形態例は、本発明に係る積層型半導体パッケージ
の実施形態の一例であって、図７は本実施形態例の積層
型半導体パッケージの構成を示す斜視図である。本実施
形態例の積層型半導体パッケージ３０は、上述した半導
体チップ１０を３次元的に積層してなる積層型半導体パ
ッケージである。積層型半導体パッケージ３０は、図７
に示すように、側面１２に電極を有する複数個（図７で
は４個のみ図示）の半導体チップ１０を積層してなる積
層体３２と、一方の面で積層体３２に接合し、他方の面
に電極に対応する数の半田ボール３４を有するパッケー
ジ基板３６と、積層体３２の側面３８に延在し、半導体
チップ１０の対応する電極同士を接続し、かつ対応する
半田ボール３４に接続する電極接続線４０とを備えてい
る。尚、図７では、半導体チップ１０の電極１４（図１
参照）は、電極接続線４０の下に位置し、露出していな
い。
の実施形態の一例であって、図７は本実施形態例の積層
型半導体パッケージの構成を示す斜視図である。本実施
形態例の積層型半導体パッケージ３０は、上述した半導
体チップ１０を３次元的に積層してなる積層型半導体パ
ッケージである。積層型半導体パッケージ３０は、図７
に示すように、側面１２に電極を有する複数個（図７で
は４個のみ図示）の半導体チップ１０を積層してなる積
層体３２と、一方の面で積層体３２に接合し、他方の面
に電極に対応する数の半田ボール３４を有するパッケー
ジ基板３６と、積層体３２の側面３８に延在し、半導体
チップ１０の対応する電極同士を接続し、かつ対応する
半田ボール３４に接続する電極接続線４０とを備えてい
る。尚、図７では、半導体チップ１０の電極１４（図１
参照）は、電極接続線４０の下に位置し、露出していな
い。
【００２０】本実施形態例では、側面１２に電極１４を
有する半導体チップ１０を積層して、積層型半導体パッ
ケージを作製することにより、積層型半導体パッケージ
３０の横方向の寸法を半導体チップ１０と同程度の小型
積層型半導体パッケージを実現している。
有する半導体チップ１０を積層して、積層型半導体パッ
ケージを作製することにより、積層型半導体パッケージ
３０の横方向の寸法を半導体チップ１０と同程度の小型
積層型半導体パッケージを実現している。
【００２１】積層型半導体パッケージの作製方法の実施
形態例 本実施形態例は、本発明に係る積層型半導体パッケージ
の作製方法を上述の積層型半導体パッケージ３０の作製
に適用した実施形態の一例であって、図８（ａ）及び
（ｂ）は、それぞれ、本実施形態例の方法で積層型半導
体パッケージを作製する際の工程毎の斜視図、及び、図
９（ａ）から（ｄ）は、それぞれ、本実施形態例の方法
で積層型半導体パッケージを作製する際に蒸着法とリフ
トオフ法とにより電極接続線を形成するときの工程毎の
斜視図である。図８（ａ）に示すように、複数個の前述
した半導体チップ１０を相互に接着剤等によって接合、
積層して、積層体３２を形成する。次いで、図８（ｂ）
に示すように、半導体チップ１０の電極１４に対応する
数の半田ボール３４を一方の面に有するパッケージ基板
３６の他方の面上に積層体３２を接合させる。続いて、
積層体３２の側面に延在して、半導体チップ１０の対応
する電極１４同士を接続し、かつ電極１４を対応する半
田ボール３４に接続する電極接続線４０を形成する。
形態例 本実施形態例は、本発明に係る積層型半導体パッケージ
の作製方法を上述の積層型半導体パッケージ３０の作製
に適用した実施形態の一例であって、図８（ａ）及び
（ｂ）は、それぞれ、本実施形態例の方法で積層型半導
体パッケージを作製する際の工程毎の斜視図、及び、図
９（ａ）から（ｄ）は、それぞれ、本実施形態例の方法
で積層型半導体パッケージを作製する際に蒸着法とリフ
トオフ法とにより電極接続線を形成するときの工程毎の
斜視図である。図８（ａ）に示すように、複数個の前述
した半導体チップ１０を相互に接着剤等によって接合、
積層して、積層体３２を形成する。次いで、図８（ｂ）
に示すように、半導体チップ１０の電極１４に対応する
数の半田ボール３４を一方の面に有するパッケージ基板
３６の他方の面上に積層体３２を接合させる。続いて、
積層体３２の側面に延在して、半導体チップ１０の対応
する電極１４同士を接続し、かつ電極１４を対応する半
田ボール３４に接続する電極接続線４０を形成する。
【００２２】電極接続線４０を形成する際には、蒸着法
とリフトオフ法とを使って以下のようにして、形成す
る。先ず、図９（ａ）に示すように、半導体チップ１０
を積層した積層体３２の電極を露出させた側面にフォト
レジスト膜４２を塗布する。次いで、図９（ｂ）に示す
ように、フォトリソグラフィ処理を施してパターニング
し、電極１４を露出させた開口パターンを有するマスク
４４を形成する。次に、図９（ｃ）に示すように、蒸着
法によってマスク４４上から導体金属膜４６を側面全面
に蒸着させる。続いて、リフトオフ法によりマスク４４
を除去すると、マスク４４上に堆積した導体金属層４６
も同時に除去され、図９（ｄ）に示すように、半導体チ
ップ１０の電極１４同士を接続する電極接続線４０を形
成することができる。
とリフトオフ法とを使って以下のようにして、形成す
る。先ず、図９（ａ）に示すように、半導体チップ１０
を積層した積層体３２の電極を露出させた側面にフォト
レジスト膜４２を塗布する。次いで、図９（ｂ）に示す
ように、フォトリソグラフィ処理を施してパターニング
し、電極１４を露出させた開口パターンを有するマスク
４４を形成する。次に、図９（ｃ）に示すように、蒸着
法によってマスク４４上から導体金属膜４６を側面全面
に蒸着させる。続いて、リフトオフ法によりマスク４４
を除去すると、マスク４４上に堆積した導体金属層４６
も同時に除去され、図９（ｄ）に示すように、半導体チ
ップ１０の電極１４同士を接続する電極接続線４０を形
成することができる。
【００２３】
【発明の効果】本発明によれば、電極を半導体チップの
側面に設けることにより、３次元の積層型半導体パッケ
ージの小型化に最適な半導体チップを実現している。つ
まり、従来のように、半導体チップの上面にボンディン
グパッドを設ける必要が無いので、半導体チップの積層
又は実装に要する面積をを小さくすることが出来る。本
発明によれば、上述の本発明に係る半導体チップを積層
することにより、従来のように半導体チップの外側に接
続用領域を必要としないので、積層型半導体パッケージ
の横方向の寸法が半導体チップと同程度の小型積層型半
導体パッケージを実現している。本発明方法は、それぞ
れ、本発明に係る半導体チップ及び積層型半導体パッケ
ージの最適な作製方法を提供している。
側面に設けることにより、３次元の積層型半導体パッケ
ージの小型化に最適な半導体チップを実現している。つ
まり、従来のように、半導体チップの上面にボンディン
グパッドを設ける必要が無いので、半導体チップの積層
又は実装に要する面積をを小さくすることが出来る。本
発明によれば、上述の本発明に係る半導体チップを積層
することにより、従来のように半導体チップの外側に接
続用領域を必要としないので、積層型半導体パッケージ
の横方向の寸法が半導体チップと同程度の小型積層型半
導体パッケージを実現している。本発明方法は、それぞ
れ、本発明に係る半導体チップ及び積層型半導体パッケ
ージの最適な作製方法を提供している。
【図１】実施形態例の半導体チップの構成を示す斜視図
である。
である。
【図２】半導体チップの作製段階でのウエハの平面図で
ある。
ある。
【図３】図２の″Ａ″の拡大図である。
【図４】半導体チップの側面図である。
【図５】大きな電極を示す模式的平面図である。
【図６】ウエハをダイシングした後の半導体チップの電
極を示す半導体チップの断面図である。
極を示す半導体チップの断面図である。
【図７】実施形態例の積層型半導体パッケージの構成を
示す斜視図である。
示す斜視図である。
【図８】図８（ａ）及び（ｂ）は、それぞれ、実施形態
例の方法で積層型半導体パッケージを作製する際の工程
毎の斜視図である。
例の方法で積層型半導体パッケージを作製する際の工程
毎の斜視図である。
【図９】図９（ａ）から（ｄ）は、それぞれ、実施形態
例の方法で積層型半導体パッケージに電極接続線を形成
する際の工程毎の斜視図である。
例の方法で積層型半導体パッケージに電極接続線を形成
する際の工程毎の斜視図である。
【図１０】従来の積層型半導体パッケージの断面図であ
る。
る。
【図１１】図１１（ａ）及び（ｂ）は、それぞれ、積層
型半導体パッケージを構成する単段半導体パッケージの
構成を示す平面図及び断面図である。
型半導体パッケージを構成する単段半導体パッケージの
構成を示す平面図及び断面図である。
１０……実施形態例の半導体チップ、１２……切断面、
１４……電極、１６……ウエハ、１８……チップ領域、
２０……半導体装置、２２……半導体装置の内部配線、
２４……ダイシングライン、２５……半導体装置の絶縁
膜、２６……半導体基板、２７……凹部、電極部、２８
……電極、３０……実施形態例の積層型半導体パッケー
ジ、３２……積層体、３４……半田ボール、３６……パ
ッケージ基板、３８……積層体の側面、４０……電極接
続線、４２……フォトレジスト膜、４４……マスク、４
６……導体金属層、５０……従来の積層型半導体パッケ
ージ、５２……半導体チップ、５４……フィルムキャリ
ア、５６……半田ボール、５８……パッケージ基板、６
０……パッケージピン、６２……樹脂、６４……開口、
６６……絶縁性フィルム、６８……インナーリード、７
０……配線パターン、７２……ビアホール。
１４……電極、１６……ウエハ、１８……チップ領域、
２０……半導体装置、２２……半導体装置の内部配線、
２４……ダイシングライン、２５……半導体装置の絶縁
膜、２６……半導体基板、２７……凹部、電極部、２８
……電極、３０……実施形態例の積層型半導体パッケー
ジ、３２……積層体、３４……半田ボール、３６……パ
ッケージ基板、３８……積層体の側面、４０……電極接
続線、４２……フォトレジスト膜、４４……マスク、４
６……導体金属層、５０……従来の積層型半導体パッケ
ージ、５２……半導体チップ、５４……フィルムキャリ
ア、５６……半田ボール、５８……パッケージ基板、６
０……パッケージピン、６２……樹脂、６４……開口、
６６……絶縁性フィルム、６８……インナーリード、７
０……配線パターン、７２……ビアホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/18
Claims (7)
- 【請求項１】 半導体装置を備えた半導体チップであっ
て、 半導体装置の絶縁膜内に延在する内部配線の切断面、又
は内部配線に接続された電極部を半導体チップの側面に
露出させ、露出した内部配線の切断面又は電極部を外部
との接続用電極とすることを特徴とする半導体チップ。 - 【請求項２】 側面に電極を有する複数個の半導体チッ
プを積層してなる積層体と、 一方の面で積層体に接合し、他方の面に電極に対応する
数の半田ボールを有するパッケージ基板と、 積層体の側面に延在して、半導体チップの対応する電極
同士を接続し、かつ接続した電極をパッケージ基板の対
応する半田ボールに接続する電極接続線とを備えること
を特徴とする積層型半導体パッケージ。 - 【請求項３】 電極接続線が、蒸着膜で形成されている
ことを特徴とする請求項１に記載の積層型半導体パッケ
ージ。 - 【請求項４】 半導体装置を備えた半導体チップの作製
方法であって、 ウエハのチップ領域に半導体装置を形成する工程では、
半導体装置の内部配線をスクライビング領域にまで延長
させる延長ステップを有し、 ウエハをダイシングして半導体チップを形成する工程で
は、スクライビング領域に延在する内部配線を切断し
て、切断面を露出させる切断ステップを有することを特
徴とする半導体チップの作製方法。 - 【請求項５】 延長ステップでは、延長した内部配線の
先端部が位置するスクライビング領域に予め凹部を設
け、次いで凹部に導体金属を蒸着させて内部配線の先端
部と接続する電極部を形成し、 切断ステップでは、電極部を切断して内部配線の切断面
に比べて大きな切断面を有する電極を半導体チップの側
面に形成することを特徴とする請求項４に記載の半導体
チップの作製方法。 - 【請求項６】 半導体チップを積層してなる積層型半導
体パッケージの作製方法であって、 側面に電極を有する複数個の半導体チップを積層して積
層体を形成する工程と、 電極に対応する数の半田ボールを裏面に有するパッケー
ジ基板上に積層体を接合させる工程と、 積層体の側面に延在して、半導体チップの対応する電極
同士を接続し、かつパッケージ基板の対応する半田ボー
ルに接続する電極接続線を形成する工程とを有すること
を特徴とする積層型半導体パッケージの作製方法。 - 【請求項７】 電極接続線を形成する工程では、先ず、
電極を露出させた積層体の側面上にフォトレジスト膜を
成膜するステップと、 フォトレジスト膜にフォトリソグラフィ処理を施して、
積層体の電極を露出させる開口パターンを有するマスク
を形成するステップと、 マスク上から蒸着法を適用して、電極接続線を形成する
導体金属の金属膜を積層体側面全面に堆積させ、次いで
リフトオフ法によりマスクを除去して、電極同士を接続
する電極接続線を形成するステップとを有することを特
徴とする請求項６に記載の積層型半導体パッケージの作
製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259004A JP2002076167A (ja) | 2000-08-29 | 2000-08-29 | 半導体チップ、積層型半導体パッケージ、及びそれらの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000259004A JP2002076167A (ja) | 2000-08-29 | 2000-08-29 | 半導体チップ、積層型半導体パッケージ、及びそれらの作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076167A true JP2002076167A (ja) | 2002-03-15 |
Family
ID=18747229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000259004A Pending JP2002076167A (ja) | 2000-08-29 | 2000-08-29 | 半導体チップ、積層型半導体パッケージ、及びそれらの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076167A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007066409A1 (ja) * | 2005-12-09 | 2007-06-14 | Spansion Llc | 半導体装置およびその製造方法 |
| JP2010016373A (ja) * | 2008-06-30 | 2010-01-21 | Headway Technologies Inc | 積層チップパッケージの製造方法 |
| US7696616B2 (en) | 2005-01-31 | 2010-04-13 | Spansion Llc | Stacked type semiconductor device and method of fabricating stacked type semiconductor device |
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| JP2011166110A (ja) * | 2010-02-04 | 2011-08-25 | Headway Technologies Inc | 積層チップパッケージの製造方法 |
| JPWO2010087336A1 (ja) * | 2009-01-27 | 2012-08-02 | パナソニック株式会社 | 半導体チップの実装方法、該方法を用いて得られた半導体装置及び半導体チップの接続方法、並びに、表面に配線が設けられた立体構造物及びその製法 |
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| CN112635451A (zh) * | 2020-12-11 | 2021-04-09 | 上海先方半导体有限公司 | 一种芯片封装结构及其封装方法 |
-
2000
- 2000-08-29 JP JP2000259004A patent/JP2002076167A/ja active Pending
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| US9795033B2 (en) | 2009-01-27 | 2017-10-17 | Panasonic Corporation | Method of mounting semiconductor chips, semiconductor device obtained using the method, method of connecting semiconductor chips, three-dimensional structure in which wiring is provided on its surface, and method of producing the same |
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| CN109411361A (zh) * | 2016-07-17 | 2019-03-01 | 高锦 | 一种叠层集成电路封装结构的封装方法 |
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