CN110896066B - 具有内埋基板的线路载板及其制作方法与芯片封装结构 - Google Patents
具有内埋基板的线路载板及其制作方法与芯片封装结构 Download PDFInfo
- Publication number
- CN110896066B CN110896066B CN201811067720.4A CN201811067720A CN110896066B CN 110896066 B CN110896066 B CN 110896066B CN 201811067720 A CN201811067720 A CN 201811067720A CN 110896066 B CN110896066 B CN 110896066B
- Authority
- CN
- China
- Prior art keywords
- layer
- patterned
- circuit
- dielectric layer
- bumps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 97
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 361
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 71
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 62
- 229910052802 copper Inorganic materials 0.000 claims description 47
- 239000010949 copper Substances 0.000 claims description 47
- 229910000679 solder Inorganic materials 0.000 claims description 40
- 229910052759 nickel Inorganic materials 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 29
- 239000011889 copper foil Substances 0.000 claims description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 24
- 239000012792 core layer Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 4
- 238000003825 pressing Methods 0.000 claims 2
- 239000002356 single layer Substances 0.000 claims 2
- 239000004642 Polyimide Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910010293 ceramic material Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/43—Manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明提供一种具有内埋基板的线路载板及其制作方法，所述线路载板包括线路结构以及内埋基板。线路结构包括第一介电层、第一图案化线路层、凹槽以及多个第一凸块。第一介电层具有彼此相对的第一表面与第二表面。第一图案化线路层内埋于第一表面。第一凸块配置于第一表面上。第一凸块与第一图案化线路层电性连接。凹槽暴露出第一介电层的一部分。内埋基板配置于凹槽内且包括多个第二凸块。本发明还提供一种芯片封装结构，包括上述具有内埋基板的线路载板。
Description
技术领域
本发明涉及一种线路载板及其制作方法与封装结构，尤其涉及一种具有内埋基板的线路载板及其制作方法与芯片封装结构。
背景技术
目前，在多个芯片互连的封装结构中，常利用中介层来作为架桥元件，以连接不同的芯片并将芯片设置在线路载板上。然而，随着消费者对于电子产品的小型化以及薄型化的需求，将中介层设置于线路载板上则限制了芯片封装结构的尺寸大小，尤其限制了整体芯片封装结构的Z轴高度。因此，如何有效地降低整体芯片封装结构的Z轴高度，为本领域亟欲解决的问题。
发明内容
本发明提供一种具有内埋基板的线路载板，可用来整合多种不同芯片、具有较薄的厚度。
本发明提供一种具有内埋基板的线路载板的制作方法，能制作得到可整合多种不同元件且具有较薄的厚度的线路载板。
本发明提供一种芯片封装结构，具有较薄的封装厚度以及较小的封装体积。
本发明的一种具有内埋基板的线路载板包括线路结构以及内埋基板。线路结构包括第一介电层、第一图案化线路层、凹槽以及多个第一凸块。第一介电层具有彼此相对的第一表面与第二表面。第一图案化线路层内埋于第一表面。第一凸块配置于第一表面上。第一凸块与第一图案化线路层电性连接。凹槽暴露出第一介电层的一部分。内埋基板配置于凹槽内且包括多个第二凸块。
在本发明的一实施例中，上述的线路结构还包括至少二第二图案化线路层、至少一第二介电层以及至少一第一导电通孔。第二图案化线路层与第二介电层依序叠置于第一介电层的第二表面上。第一导电通孔贯穿第二介电层。第二图案化线路层通过第一导电通孔与另一第二图案化线路层电性连接。
在本发明的一实施例中，上述的线路结构还包括图案化防焊层。图案化防焊层至少配置于线路结构相对远离第一图案化线路层的底表面上以及第一介电层的第一表面上。图案化防焊层覆盖第一介电层、第一图案化线路层以及内埋基板。
在本发明的一实施例中，上述的图案化防焊层暴露出第一凸块以及第二凸块。
在本发明的一实施例中，上述的第一介电层还具有第三表面。第三表面位于被凹槽暴露出的第一介电层的该部分上。第三表面与第一图案化线路层的下表面切齐。
在本发明的一实施例中，上述的第一凸块与第二凸块齐平。
在本发明的一实施例中，上述的内埋基板还包括至少一介电层、至少一图案化导电层以及至少一导电通孔。
本发明的芯片封装结构包括上述具有内埋基板的线路载板、第一芯片以及第二芯片。第一芯片配置于上述具有内埋基板的线路载板的线路结构上。第一芯片通过第一凸块与线路结构电性连接，且第一芯片通过第二凸块与内埋基板电性连接。第二芯片配置于上述具有内埋基板的线路载板的线路结构上。并通过第二凸块与线路结构电性连接。第二芯片通过第一凸块与线路结构电性连接，且第二芯片通过第二凸块与内埋基板电性连接。
在本发明的一实施例中，上述的第一芯片包括多个第一焊球，第二芯片包括多个第二焊球。其中，第一芯片通过第一焊球电性连接至第一图案化线路层与内埋基板。第二芯片通过第二焊球电性连接至第一图案化线路层与内埋基板。
本发明的一种具有内埋基板的线路载板的制作方法包括以下步骤。提供线路结构且线路结构包括第一介电层、第一图案化线路层、凹槽以及多个第一凸块。第一介电层具有彼此相对的第一表面与第二表面。第一图案化线路层内埋于第一表面。第一凸块配置于第一表面上。第一凸块与第一图案化线路层电性连接。凹槽暴露出第一介电层的一部分。配置内埋基板于凹槽内。内埋基板包括多个第二凸块。
在本发明的一实施例中，上述提供线路结构的步骤包括以下步骤。提供核心层且核心层包括核心介电层、至少一离型层以及至少一铜箔层。形成第一图案化铜层于铜箔层上，且第一图案化铜层包括多个凹洞。形成镍层于第一图案化铜层上，且镍层覆盖第一图案化铜层及凹洞。形成第一凸块以及第一图案化线路层于镍层上。压合第一介电层于第一图案化线路层上。第一介电层覆盖第一图案化线路层以及第一凸块。移除核心层、第一图案化铜层以及镍层，以暴露出第一凸块以及第一图案化线路层。移除部分第一图案化线路层，以形成凹槽并暴露出第一介电层的部分。
在本发明的一实施例中，上述在压合第一介电层于第一图案化线路层上之后，还包括：形成至少二第二图案化线路层、至少一第二介电层以及至少一第一导电通孔。第二图案化线路层与第二介电层依序叠置于第一介电层的第二表面上。第一导电通孔贯穿第二介电层。第二图案化线路层通过第一导电通孔与另一第二图案化线路层电性连接。
在本发明的一实施例中，上述形成第一图案化铜层于铜箔层上的步骤包括：形成第一图案化光阻层于铜箔层上。形成第一图案化铜层于铜箔层上，且第一图案化铜层不覆盖第一图案化光阻层。移除第一图案化光阻层。
在本发明的一实施例中，上述形成第一凸块以及第一图案化线路层于镍层上的步骤包括：形成第二图案化光阻层于镍层上。形成第二图案化铜层于镍层上，其中第二图案化铜层不覆盖第二图案化光阻层且第二图案化铜层填满第一图案化铜层的凹洞。移除第二图案化光阻层。
在本发明的一实施例中，上述移除核心层、第一图案化铜层以及镍层的步骤包括：进行拆板程序，以使离型层与铜箔层彼此分离。以蚀刻方式依序去除铜箔层、第一图案化铜层以及镍层。
在本发明的一实施例中，上述在配置内埋基板于凹槽内之后，还包括：形成图案化防焊层于线路结构相对远离第一图案化线路层的底表面上以及第一介电层的第一表面上。使图案化防焊层覆盖第一介电层、第一图案化线路层以及内埋基板。
基于上述，在本发明具有内埋基板的线路载板及其制作方法与芯片封装结构中，由于线路结构包括凹槽，使得内埋基板可配置于凹槽内，并使得第一芯片与第二芯片可分别通过第一凸块与线路结构电性连接，且第一芯片与第二芯片可分别通过第二凸块与内埋基板电性连接。藉此设计，使得本发明具有内埋基板的线路载板可整合多种不同芯片、具有较薄的厚度，并使得本发明的芯片封装结构具有较薄的封装厚度以及较小的封装体积。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1M示出为本发明一实施例的一种具有内埋基板的线路载板的制作方法的剖面示意图。
图2示出为本发明一实施例的一种芯片封装结构的剖面示意图。
【符号说明】
10：芯片封装结构
100：具有内埋基板的线路载板
110：线路结构
111：第一介电层
111a：第一表面
111b：第二表面
111c：第三表面
112b：第一图案化线路层
112b1：下表面
113：凹槽
112a：第一凸块
115：第二图案化线路层
116：第二介电层
116a：底表面
117：第一导电通孔
118、119：防焊层
118a、119a：图案化防焊层
120：内埋基板
121：第二凸块
122：介电层
123：图案化导电层
124：导电通孔
125：胶层
210：核心层
212：核心介电层
214a、214b：离型层
216a、216b：铜箔层
220：第一图案化铜层
222：凹洞
230：镍层
112：第二图案化铜层
310：第一芯片
312：第一焊球
320：第二芯片
322：第二焊球
R1：第一图案化光阻层
R2：第二图案化光阻层
R3：第三图案化光阻层
具体实施方式
图1A至图1M示出为本发明一实施例的一种具有内埋基板的线路载板的制作方法的剖面示意图。请先参照图1J，在本实施例中，首先，提供线路结构110。
详细来说，请参照图1A，提供核心层210，其中核心层210包括核心介电层212、至少一离型层214a、214b(图1A中示意地示出为2层)以及至少一铜箔层216a、216b(图1A中示意地示出为2层)。
接着，请同时参照图1B与图1C，形成第一图案化铜层220于铜箔层216a上。其中，在本实施例中，形成第一图案化铜层220于铜箔层216a上的步骤例如是：先形成第一图案化光阻层R1于铜箔层216a上，再形成第一图案化铜层220于铜箔层216a上，且第一图案化铜层220不覆盖第一图案化光阻层R1，然后再移除第一图案化光阻层R1，以得到第一图案化铜层220。此时，形成的第一图案化铜层220包括多个凹洞222。需要注意的是，虽然本实施例已揭示形成第一图案化铜层220于铜箔层216a上的步骤，但本发明不以此为限。
然后，请参照图1D，形成镍层230于第一图案化铜层220上。其中，镍层230完全覆盖第一图案化铜层220及凹洞222且镍层230的厚度一致。
接着，请同时参照图1E与图1F，形成多个第一凸块112a以及第一图案化线路层112b于镍层230上。其中，在本实施例中，形成第一凸块112a以及第一图案化线路层112b于镍层230上的步骤例如是：先形成第二图案化光阻层R2于镍层230上，再同时形成第二图案化铜层112于镍层230上。其中，第二图案化铜层112不覆盖第二图案化光阻层R2，且第二图案化铜层112填满第一图案化铜层220的凹洞222。而后，移除第二图案化光阻层R2，以形成第一凸块112a(图1G中示意地示出为10个)以及第一图案化线路层112b，如图1G所示。在本实施例中，第一凸块112a与第一图案化线路层112b为一体成型。需要注意的是，虽然本实施例已揭示形成第一凸块112a以及第一图案化线路层112b于镍层230上的步骤，但本发明不以此为限。
再者，请再参照图1G，压合第一介电层111于第一图案化线路层112b上。其中，第一介电层111具有彼此相对的第一表面111a与第二表面111b，且第一介电层111覆盖第一图案化线路层112b以及第一凸块112a。然后，可选择地再形成至少二第二图案化线路层115(图1G中示意地示出为4层)、至少一第二介电层116(图1G中示意地示出为3层)以及至少一第一导电通孔117(图1G中示意地示出为11个)于第一介电层111上。具体来说，使第二图案化线路层115与第二介电层116依序叠置于第一介电层111的第二表面111b上。第一导电通孔117贯穿第二介电层116。第二图案化线路层115通过第一导电通孔117与另一第二图案化线路层115电性连接。
然后，请参照图1H，移除核心层210、第一图案化铜层220以及镍层230，以暴露出第一凸块112a以及第一图案化线路层112b。其中，在本实施例中，移除核心层210、第一图案化铜层220以及镍层230的步骤例如是：先进行拆板程序，以使离型层214a与铜箔层216a彼此分离，再以蚀刻方式依序去除铜箔层216a、第一图案化铜层220以及镍层230。需要注意的是，虽然本实施例已揭示移除核心层210、第一图案化铜层220以及镍层230的步骤，但本发明不以此为限。
而后，请同时参照图1I与图1J，移除部分第一图案化线路层112b，以形成凹槽113并暴露出第一介电层111的部分。其中，在本实施例中，移除部分第一图案化线路层112b以形成凹槽113的步骤例如是：先将第一介电层111与第一图案化线路层112b上预定形成凹槽113以外的区域覆盖一第三图案化光阻层R3，例如是干膜，再以蚀刻方式去除未覆盖第三图案化光阻层R3的部分第一图案化线路层112b，以形成凹槽113并暴露出第一介电层111的部分。此时，第一介电层111还具有第三表面111c。其中，第三表面111c位于被凹槽113暴露出的第一介电层111的该部分上，且第三表面111c与第一图案化线路层112b的下表面112b1切齐。需要注意的是，虽然本实施例已揭示移除部分第一图案化线路层112b以形成凹槽113的步骤，但本发明不以此为限。此时，已制作完成线路结构110。
接着，请参照图1K，配置内埋基板120于线路结构110的凹槽113内。其中，内埋基板120包括多个第二凸块121(图1K中示意地示出为6个)、至少一介电层122(图1K中示意地示出为3层)、至少一图案化导电层123(图1K中示意地示出为2层)以及至少一导电通孔124(图1K中示意地示出为2个)。在本实施例中，例如是利用胶层125将内埋基板120粘着固定在第一介电层111的第三表面111c上，并使内埋基板120的第二凸块121与线路结构110的第一凸块112a齐平。此处，内埋基板的材质可以是有机材料，例如是感光型聚酰亚胺(polyimide)、其他可感光成像介电材料(photo-imagiable dielectric,PID)或其他适合的有机材料，但不以此为限。在一些其他实施例中，内埋基板的材质也可以是无机材料，例如是玻璃、二氧化硅、其他陶瓷材料、硅芯片(silicon chip)或其他半导体，但不以此为限。
然后，请同时参照图1L与图1M，形成图案化防焊层119a于线路结构110相对远离第一图案化线路层112b的底表面116a上以及形成图案化防焊层118a于第一介电层111的第一表面111a上。于是，先将防焊层118配置于第一介电层111的第一表面111a上，将防焊层119配置于线路结构110相对远离第一图案化线路层112b的底表面116a上。也就是使防焊层118覆盖第一介电层111、第一图案化线路层112b以及内埋基板120，并使防焊层119覆盖最远离第一图案化线路层112b的第二图案化线路层115以及第二介电层116。接着，对防焊层118进行薄化制造，以形成图案化防焊层118a并暴露出线路结构110的第一凸块112a以及内埋基板120的第二凸块121。对防焊层119进行图案化制造，以形成图案化防焊层119a并暴露出最远离第一图案化线路层112b的部分第二图案化线路层115。此处，防焊层118与防焊层119的形成方式例如是喷印法，但不以此为限。此时，已制作完成具有内埋基板的线路载板100。
基于上述，在本实施例中，具有内埋基板的线路载板100包括线路结构110以及内埋基板120。其中，线路结构110包括第一介电层111、第一图案化线路层112b、凹槽113以及多个第一凸块112a。第一介电层111具有彼此相对的第一表面111a与第二表面111b。第一图案化线路层112b内埋于第一表面111a。第一凸块112a配置于第一表面111a上。第一凸块112a与第一图案化线路层112b电性连接。凹槽113暴露出第一介电层111的一部分。内埋基板120配置于凹槽113内，且内埋基板120包括第二凸块121。
在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。
图2示出为本发明一实施例的一种芯片封装结构的剖面示意图。
本实施例中，芯片封装结构10包括具有内埋基板的线路载板100、第一芯片310以及第二芯片320。其中，第一芯片310配置于具有内埋基板的线路载板100的线路结构110上，第二芯片320配置于具有内埋基板的线路载板100的线路结构110上。第一芯片310通过第一凸块112a与线路结构110电性连接，且第一芯片310通过第二凸块121与内埋基板120电性连接。第二芯片320通过第一凸块112a与线路结构110电性连接，且第二芯片320通过第二凸块121与内埋基板120电性连接。
详细来说，第一芯片310包括多个第一焊球312(图2示意地示出为8个)且第二芯片320包括多个第二焊球322(图2示意地示出为8个)。第一芯片310可通过第一焊球312电性连接至第一图案化线路层112b与内埋基板120，且第二芯片320可通过第二焊球322电性连接至第一图案化线路层112b与内埋基板120。
综上所述，在本发明具有内埋基板的线路载板及其制作方法与芯片封装结构中，由于线路结构包括凹槽，使得内埋基板可配置于凹槽内，并使得第一芯片与第二芯片可分别通过第一凸块与线路结构电性连接，且第一芯片与第二芯片可分别通过第二凸块与内埋基板电性连接。藉此设计，使得本发明具有内埋基板的线路载板可整合多种不同芯片、具有较薄的厚度，并使得本发明的芯片封装结构具有较薄的封装厚度以及较小的封装体积。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (27)
1.一种具有内埋基板的线路载板，包括：
线路结构，包括第一介电层、第一图案化线路层、凹槽以及多个第一凸块、至少二第二图案化线路层、至少一第二介电层以及多个第一导电通孔，其中所述第一介电层具有彼此相对的第一表面与第二表面，所述第一图案化线路层内埋于所述第一表面，所述多个第一凸块配置于所述第一表面上，所述多个第一凸块与所述第一图案化线路层电性连接，且所述凹槽暴露出所述第一介电层的一部分，
其中所述至少二第二图案化线路层中的其中一个、所述至少一第二介电层以及所述至少二第二图案化线路层中的另一个依序叠置于所述第一介电层的所述第二表面上，所述多个第一导电通孔贯穿所述至少一第二介电层，所述其中一个第二图案化线路层通过所述多个第一导电通孔与所述另一个第二图案化线路层电性连接，且所述其中一个第二图案化线路层位于所述至少一第二介电层中；以及
内埋基板，配置于所述凹槽内，且包括多个第二凸块。
2.根据权利要求1所述的具有内埋基板的线路载板，其中所述线路结构还包括图案化防焊层，所述图案化防焊层至少配置于所述线路结构相对远离所述第一图案化线路层的底表面上以及所述第一介电层的所述第一表面上，且所述图案化防焊层覆盖所述第一介电层、所述第一图案化线路层以及所述内埋基板。
3.根据权利要求2所述的具有内埋基板的线路载板，其中所述图案化防焊层暴露出所述多个第一凸块以及所述多个第二凸块。
4.根据权利要求1所述的具有内埋基板的线路载板，其中所述第一介电层还具有第三表面，所述第三表面位于被所述凹槽暴露出的所述第一介电层的所述部分上，且所述第三表面与所述第一图案化线路层的下表面切齐。
5.根据权利要求1所述的具有内埋基板的线路载板，其中所述多个第一凸块与所述多个第二凸块齐平。
6.根据权利要求1所述的具有内埋基板的线路载板，其中所述内埋基板还包括至少一介电层、至少一图案化导电层以及至少一导电通孔。
7.根据权利要求1所述的具有内埋基板的线路载板，其中各所述多个第一凸块的部分表面会与所述第一表面切齐。
8.根据权利要求1所述的具有内埋基板的线路载板，其中所述其中一个第二图案化线路层完全位于所述至少一第二介电层中。
9.根据权利要求1所述的具有内埋基板的线路载板，其中部份所述其中一个第二图案化线路层于所述第一介电层的正投影重叠于所述凹槽于所述第一介电层的正投影。
10.根据权利要求1所述的具有内埋基板的线路载板，其中所述第一图案化线路层为单层且作为平行于所述线路载板的方向的电性连接。
11.一种芯片封装结构，包括：
如权利要求1～10中任一所述的具有内埋基板的线路载板；
第一芯片，配置于所述具有内埋基板的线路载板的所述线路结构上，其中所述第一芯片通过所述多个第一凸块与所述线路结构电性连接，且所述第一芯片通过所述多个第二凸块与所述内埋基板电性连接；以及
第二芯片，配置于所述具有内埋基板的线路载板的所述线路结构上，其中所述第二芯片通过所述多个第一凸块与所述线路结构电性连接，且所述第二芯片通过所述多个第二凸块与所述内埋基板电性连接。
12.根据权利要求11所述的芯片封装结构，其中所述第一芯片包括多个第一焊球，所述第二芯片包括多个第二焊球，其中所述第一芯片通过所述多个第一焊球电性连接至所述第一图案化线路层与所述内埋基板，且所述第二芯片通过所述多个第二焊球电性连接至所述第一图案化线路层与所述内埋基板。
13.一种具有内埋基板的线路载板的制作方法，包括：
提供线路结构，所述线路结构包括第一介电层、第一图案化线路层、凹槽以及多个第一凸块、至少二第二图案化线路层、至少一第二介电层以及多个第一导电通孔，其中所述第一介电层具有彼此相对的第一表面与第二表面，所述第一图案化线路层内埋于所述第一表面，所述多个第一凸块配置于所述第一表面上，所述多个第一凸块与所述第一图案化线路层电性连接，且所述凹槽暴露出所述第一介电层的一部分，
其中所述至少二第二图案化线路层中的其中一个、所述至少一第二介电层以及所述至少二第二图案化线路层中的另一个依序叠置于所述第一介电层的所述第二表面上，所述多个第一导电通孔贯穿所述至少一第二介电层，所述其中一个第二图案化线路层通过所述多个第一导电通孔与所述另一个第二图案化线路层电性连接，且所述其中一个第二图案化线路层位于所述至少一第二介电层中；以及
配置内埋基板于所述凹槽内，其中所述内埋基板包括多个第二凸块。
14.根据权利要求13所述的具有内埋基板的线路载板的制作方法，其中提供所述线路结构的步骤包括：
提供核心层，所述核心层包括核心介电层、至少一离型层以及至少一铜箔层；
形成第一图案化铜层于所述铜箔层上，且所述第一图案化铜层包括多个凹洞；
形成镍层于所述第一图案化铜层上，且所述镍层覆盖所述第一图案化铜层及所述多个凹洞；
形成所述多个第一凸块以及所述第一图案化线路层于所述镍层上；
压合所述第一介电层于所述第一图案化线路层上，其中所述第一介电层覆盖所述第一图案化线路层以及所述多个第一凸块；
移除部分所述核心层、所述第一图案化铜层以及所述镍层，以暴露出所述多个第一凸块以及所述第一图案化线路层；以及
移除部分所述第一图案化线路层，以形成所述凹槽并暴露出所述第一介电层的一部分。
15.根据权利要求14所述的具有内埋基板的线路载板的制作方法，其中在压合所述第一介电层于所述第一图案化线路层上之后，还包括：
形成所述至少二第二图案化线路层、所述至少一第二介电层以及所述多个第一导电通孔。
16.根据权利要求14所述的具有内埋基板的线路载板的制作方法，其中形成所述第一图案化铜层于所述铜箔层上的步骤包括：
形成第一图案化光阻层于所述铜箔层上；
形成第一图案化铜层于所述铜箔层上，且所述第一图案化铜层不覆盖所述第一图案化光阻层；以及
移除所述第一图案化光阻层。
17.根据权利要求14所述的具有内埋基板的线路载板的制作方法，其中形成所述多个第一凸块以及所述第一图案化线路层于所述镍层上的步骤包括：
形成第二图案化光阻层于所述镍层上；
形成第二图案化铜层于所述镍层上，其中所述第二图案化铜层不覆盖所述第二图案化光阻层且所述第二图案化铜层填满所述第一图案化铜层的所述多个凹洞；以及
移除所述第二图案化光阻层。
18.根据权利要求14所述的具有内埋基板的线路载板的制作方法，其中移除所述核心层、所述第一图案化铜层以及所述镍层的步骤包括：
进行拆板程序，以使所述离型层与所述铜箔层彼此分离；以及
以蚀刻方式依序去除所述铜箔层、所述第一图案化铜层以及所述镍层。
19.根据权利要求13所述的具有内埋基板的线路载板的制作方法，其中所述第一介电层还具有第三表面，所述第三表面位于被所述凹槽暴露出的所述第一介电层的所述部分上，且所述第三表面与所述第一图案化线路层的下表面切齐。
20.根据权利要求13所述的具有内埋基板的线路载板的制作方法，其中所述多个第一凸块与所述多个第二凸块齐平。
21.根据权利要求13所述的具有内埋基板的线路载板的制作方法，其中所述内埋基板还包括至少一介电层、至少一图案化导电层以及至少一导电通孔。
22.根据权利要求13所述的具有内埋基板的线路载板的制作方法，其中在配置所述内埋基板于所述凹槽内之后，还包括：
形成图案化防焊层于所述线路结构相对远离所述第一图案化线路层的底表面上以及所述第一介电层的所述第一表面上，使所述图案化防焊层覆盖所述第一介电层、所述第一图案化线路层以及所述内埋基板。
23.根据权利要求22所述的具有内埋基板的线路载板的制作方法，其中所述图案化防焊层暴露出所述多个第一凸块以及所述多个第二凸块。
24.根据权利要求13所述的具有内埋基板的线路载板的制作方法，其中各所述多个第一凸块的部分表面会与所述第一表面切齐。
25.根据权利要求13所述的具有内埋基板的线路载板的制作方法，其中所述其中一个第二图案化线路层完全位于所述至少一第二介电层中。
26.根据权利要求13所述的具有内埋基板的线路载板的制作方法，其中部份所述其中一个第二图案化线路层于所述第一介电层的正投影重叠于所述凹槽于所述第一介电层的正投影。
27.根据权利要求13所述的具有内埋基板的线路载板的制作方法，其中所述第一图案化线路层为单层且作为平行于所述线路载板的方向的电性连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811067720.4A CN110896066B (zh) | 2018-09-13 | 2018-09-13 | 具有内埋基板的线路载板及其制作方法与芯片封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811067720.4A CN110896066B (zh) | 2018-09-13 | 2018-09-13 | 具有内埋基板的线路载板及其制作方法与芯片封装结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110896066A CN110896066A (zh) | 2020-03-20 |
| CN110896066B true CN110896066B (zh) | 2022-08-30 |
Family
ID=69785594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811067720.4A Active CN110896066B (zh) | 2018-09-13 | 2018-09-13 | 具有内埋基板的线路载板及其制作方法与芯片封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110896066B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110739289B (zh) * | 2018-07-19 | 2021-05-04 | 欣兴电子股份有限公司 | 基板结构及其制造方法 |
| TWI732568B (zh) * | 2020-05-28 | 2021-07-01 | 欣興電子股份有限公司 | 內埋元件的基板結構及其製造方法 |
| CN113948478B (zh) * | 2020-07-15 | 2025-02-11 | 欣兴电子股份有限公司 | 封装载板及其制作方法 |
| CN114078803B (zh) * | 2020-08-20 | 2025-06-24 | 欣兴电子股份有限公司 | 芯片封装结构 |
| TWI869647B (zh) * | 2022-01-13 | 2025-01-11 | 大陸商芯愛科技（南京）有限公司 | 線路結構之製法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017111790A1 (en) * | 2015-12-23 | 2017-06-29 | Manusharow Mathew J | Improving size and efficiency of dies |
| CN107431027A (zh) * | 2015-03-30 | 2017-12-01 | 高通股份有限公司 | 用于管芯拆分架构的腔体桥连接 |
| CN107636813A (zh) * | 2015-05-04 | 2018-01-26 | 高通股份有限公司 | 具有高密度管芯至管芯连接的半导体封装及其制造方法 |
| CN107924905A (zh) * | 2015-08-21 | 2018-04-17 | 高通股份有限公司 | 在可光刻蚀刻层中包括桥接的集成器件封装 |
| CN108346646A (zh) * | 2017-01-23 | 2018-07-31 | 艾马克科技公司 | 半导体装置及其制造方法 |
-
2018
- 2018-09-13 CN CN201811067720.4A patent/CN110896066B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107431027A (zh) * | 2015-03-30 | 2017-12-01 | 高通股份有限公司 | 用于管芯拆分架构的腔体桥连接 |
| CN107636813A (zh) * | 2015-05-04 | 2018-01-26 | 高通股份有限公司 | 具有高密度管芯至管芯连接的半导体封装及其制造方法 |
| CN107924905A (zh) * | 2015-08-21 | 2018-04-17 | 高通股份有限公司 | 在可光刻蚀刻层中包括桥接的集成器件封装 |
| WO2017111790A1 (en) * | 2015-12-23 | 2017-06-29 | Manusharow Mathew J | Improving size and efficiency of dies |
| CN108346646A (zh) * | 2017-01-23 | 2018-07-31 | 艾马克科技公司 | 半导体装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110896066A (zh) | 2020-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110896066B (zh) | 具有内埋基板的线路载板及其制作方法与芯片封装结构 | |
| TWI405321B (zh) | 三維多層堆疊半導體結構及其製造方法 | |
| CN102956511B (zh) | 半导体封装结构的制作方法 | |
| CN110890320A (zh) | 半导体封装件及其制造方法 | |
| CN101515574B (zh) | 芯片封装载板、芯片封装体及其制造方法 | |
| US9899235B2 (en) | Fabrication method of packaging substrate | |
| US9324580B2 (en) | Process for fabricating a circuit substrate | |
| US9338900B2 (en) | Interposer substrate and method of fabricating the same | |
| CN109922600B (zh) | 线路板结构及其制作方法 | |
| CN107622953B (zh) | 封装堆迭结构的制法 | |
| TWI662676B (zh) | 具有內埋基板的線路載板及其製作方法與晶片封裝結構 | |
| TWI669997B (zh) | 線路板結構及其製作方法 | |
| CN113496983A (zh) | 半导体封装载板及其制法与半导体封装制程 | |
| CN110087392B (zh) | 线路板结构及其制作方法 | |
| CN103681586A (zh) | 无核心封装基板及其制法 | |
| TW200427046A (en) | Substrate and process for fabricating the same | |
| TWI493682B (zh) | 內嵌封裝體之封裝模組及其製造方法 | |
| US8091221B2 (en) | Method of fabricating circuit board | |
| TWM508791U (zh) | 封裝基板與晶片封裝結構 | |
| CN104167369A (zh) | 芯片封装结构的制作方法 | |
| KR101441466B1 (ko) | 초박형 패키지기판 및 제조방법 | |
| US9955578B2 (en) | Circuit structure | |
| TWI458026B (zh) | 內嵌封裝體之封裝模組及其製造方法 | |
| TWI814584B (zh) | 封裝基板結構及其製造方法 | |
| CN115295435B (zh) | 中介层结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |