JP2002074999A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP2002074999A JP2002074999A JP2000253194A JP2000253194A JP2002074999A JP 2002074999 A JP2002074999 A JP 2002074999A JP 2000253194 A JP2000253194 A JP 2000253194A JP 2000253194 A JP2000253194 A JP 2000253194A JP 2002074999 A JP2002074999 A JP 2002074999A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- read
- charge
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 230000007547 defect Effects 0.000 claims abstract description 62
- 230000014759 maintenance of location Effects 0.000 claims description 46
- 238000001514 detection method Methods 0.000 claims description 30
- 238000003860 storage Methods 0.000 claims description 18
- 230000002950 deficient Effects 0.000 claims description 12
- 238000012544 monitoring process Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 17
- 230000007704 transition Effects 0.000 description 11
- 230000008439 repair process Effects 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000007812 deficiency Effects 0.000 description 4
- 230000001747 exhibiting effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000004146 energy storage Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Memory System (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】メモリセルの電荷増大不良と電荷抜け不良とを
明確に区別して検出することができて、膨大なノウハウ
に全面的に頼ることなく、比較的簡単にデータ保持に関
する高い信頼性を得る。 【解決手段】チャージロス救済コントロールロジック回
路６は、読み出し用基準トランジスタＲＴのスレショル
ド電圧と書き込み用基準トランジスタＰＴのスレショル
ド電圧との間にメモリセル２１のスレショルド電圧を有
する場合にデータ保持不良が電荷抜け不良であると判定
すると共に、読み出し用基準トランジスタＲＴのスレシ
ョルド電圧と消去用基準トランジスタＥＴのスレショル
ド電圧との間にメモリセル２１のスレショルド電圧を有
する場合にデータ保持不良が電荷増大不良であると判定
するので、電荷抜け不良と電荷増大不良とを明確に区別
できて、精度の良いメモリセル２１のデータ保持状態の
検出を行うことができる。
明確に区別して検出することができて、膨大なノウハウ
に全面的に頼ることなく、比較的簡単にデータ保持に関
する高い信頼性を得る。 【解決手段】チャージロス救済コントロールロジック回
路６は、読み出し用基準トランジスタＲＴのスレショル
ド電圧と書き込み用基準トランジスタＰＴのスレショル
ド電圧との間にメモリセル２１のスレショルド電圧を有
する場合にデータ保持不良が電荷抜け不良であると判定
すると共に、読み出し用基準トランジスタＲＴのスレシ
ョルド電圧と消去用基準トランジスタＥＴのスレショル
ド電圧との間にメモリセル２１のスレショルド電圧を有
する場合にデータ保持不良が電荷増大不良であると判定
するので、電荷抜け不良と電荷増大不良とを明確に区別
できて、精度の良いメモリセル２１のデータ保持状態の
検出を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＥＥＰＲＯ
Ｍ型メモリデバイスなどの不揮発性半導体記憶装置に関
する。
Ｍ型メモリデバイスなどの不揮発性半導体記憶装置に関
する。
【０００２】
【従来の技術】従来、ＥＥＰＲＯＭ（Electrically Er
asable and Programmable Read−Only Memory）型
メモリデバイスでは、メモリセルを構成するフローティ
ングゲート型ＭＯＳトランジスタ（以下、単にトランジ
スタという）のフローティングゲートに電荷を蓄積し、
フローティングゲートの電荷によるトランジスタのスレ
ショルド値の変化でデータの記憶を行っている。ところ
が、実際には、フローティングゲートとトランジスタの
電極間を絶縁するための絶縁層の経時劣化などによる不
具合により、フローティングゲートの電荷が絶縁層を通
して逃げていく現象が見られる。これによって、データ
保持不良が発生する。
asable and Programmable Read−Only Memory）型
メモリデバイスでは、メモリセルを構成するフローティ
ングゲート型ＭＯＳトランジスタ（以下、単にトランジ
スタという）のフローティングゲートに電荷を蓄積し、
フローティングゲートの電荷によるトランジスタのスレ
ショルド値の変化でデータの記憶を行っている。ところ
が、実際には、フローティングゲートとトランジスタの
電極間を絶縁するための絶縁層の経時劣化などによる不
具合により、フローティングゲートの電荷が絶縁層を通
して逃げていく現象が見られる。これによって、データ
保持不良が発生する。
【０００３】この現象を防ぐ方法としては、一般的に、
ＥＥＰＲＯＭ型メモリデバイスの製造プロセスにおい
て、絶縁層を強化することによりプロセスの信頼性を向
上させると共に、データの書き込み・消去時にメモリセ
ルの絶縁層にストレスがかかりにくいように、消去・書
き込み時の電圧条件などを最適化する方法がある。
ＥＥＰＲＯＭ型メモリデバイスの製造プロセスにおい
て、絶縁層を強化することによりプロセスの信頼性を向
上させると共に、データの書き込み・消去時にメモリセ
ルの絶縁層にストレスがかかりにくいように、消去・書
き込み時の電圧条件などを最適化する方法がある。
【０００４】この方法の一例として、特開平８−１９０
７９６号公報「データリフレッシュ機能を有するフラッ
シュメモリ及びフラッシュメモリのデータリフレッシュ
方法」が提案されている。
７９６号公報「データリフレッシュ機能を有するフラッ
シュメモリ及びフラッシュメモリのデータリフレッシュ
方法」が提案されている。
【０００５】これには、複数のメモリセルのうちフロー
ティングゲートから電荷抜けしたメモリセルを検出し、
そのメモリセルに対してデータの再書き込みを行う方法
が記載されている。ここでは、消去用と書き込み用の基
準セルを用い、消去用基準セルが書き込みレベルである
と読み出された場合および、書き込み用基準セルが、消
去レベルであると読み出された場合には、そのメモリセ
ルがフローティングゲートから電荷抜けした不良メモリ
セルであると判断するようになっている。
ティングゲートから電荷抜けしたメモリセルを検出し、
そのメモリセルに対してデータの再書き込みを行う方法
が記載されている。ここでは、消去用と書き込み用の基
準セルを用い、消去用基準セルが書き込みレベルである
と読み出された場合および、書き込み用基準セルが、消
去レベルであると読み出された場合には、そのメモリセ
ルがフローティングゲートから電荷抜けした不良メモリ
セルであると判断するようになっている。
【０００６】
【発明が解決しようとする課題】ＥＥＰＲＯＭ型メモリ
デバイスのフローティングゲートに絡んだ不良は、通
常、メモリセルのフローティングゲートからの電荷抜け
不良が殆どであるが、これ以外にもメモリセルのフロー
ティングゲートへの電荷増大不良がある。上記従来のメ
モリ保持不良の検出方法では、電荷増大セルと電荷抜け
セルとの明確な区別がつかず、電荷増大不良も電荷抜け
不良と判断してしまう。
デバイスのフローティングゲートに絡んだ不良は、通
常、メモリセルのフローティングゲートからの電荷抜け
不良が殆どであるが、これ以外にもメモリセルのフロー
ティングゲートへの電荷増大不良がある。上記従来のメ
モリ保持不良の検出方法では、電荷増大セルと電荷抜け
セルとの明確な区別がつかず、電荷増大不良も電荷抜け
不良と判断してしまう。
【０００７】このような電荷抜け不良や電荷増大不良に
対して、何ら対策をしていない場合には、デバイス製造
直後で、当初のデータ保持特性はクリアしているが、デ
バイスが使用されるに従って、特に、デバイスヘの消去
/書き込みを行っていくと、デバイスのフローティング
ゲートの絶縁層が劣化していく傾向にあり、データ保持
特性は一般的に徐々に劣化していくものである。このよ
うな長期に渡る信頼性を確保するためには、設計面や製
造面などでの膨大なノウハウの蓄積が必要であり、これ
を実現するためには、非常な困難を伴う。
対して、何ら対策をしていない場合には、デバイス製造
直後で、当初のデータ保持特性はクリアしているが、デ
バイスが使用されるに従って、特に、デバイスヘの消去
/書き込みを行っていくと、デバイスのフローティング
ゲートの絶縁層が劣化していく傾向にあり、データ保持
特性は一般的に徐々に劣化していくものである。このよ
うな長期に渡る信頼性を確保するためには、設計面や製
造面などでの膨大なノウハウの蓄積が必要であり、これ
を実現するためには、非常な困難を伴う。
【０００８】本発明、上記事情に鑑みて為されたもの
で、メモリセルの電荷増大不良と電荷抜け不良とを明確
に区別して検出することができて、膨大なノウハウに全
面的に頼ることなく、比較的簡単にデータ保持に関する
高い信頼性を得ることができる不揮発性半導体記憶装置
を提供することを目的とする。
で、メモリセルの電荷増大不良と電荷抜け不良とを明確
に区別して検出することができて、膨大なノウハウに全
面的に頼ることなく、比較的簡単にデータ保持に関する
高い信頼性を得ることができる不揮発性半導体記憶装置
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、不揮発性の複数のメモリセルに対する情報
の書き込み動作、読み出し動作、消去動作を実行可能と
する不揮発性半導体記憶装置において、該メモリセルか
ら読み出されたデータと読み出し用基準素子から読み出
されたデータとの第1の比較結果、該メモリセルから読
み出されたデータと書き込み用基準素子から読み出され
たデータとの第２の比較結果および、該メモリセルから
読み出されたデータと消去用基準素子から読み出された
データとの第３の比較結果を出力するデータ比較手段
と、該データ比較手段から得た第１〜第３の比較結果に
基づいて、該メモリセルのデータ保持不良を検出するデ
ータ保持不良検出手段とを有するものであり、そのこと
により上記目的が達成される。
記憶装置は、不揮発性の複数のメモリセルに対する情報
の書き込み動作、読み出し動作、消去動作を実行可能と
する不揮発性半導体記憶装置において、該メモリセルか
ら読み出されたデータと読み出し用基準素子から読み出
されたデータとの第1の比較結果、該メモリセルから読
み出されたデータと書き込み用基準素子から読み出され
たデータとの第２の比較結果および、該メモリセルから
読み出されたデータと消去用基準素子から読み出された
データとの第３の比較結果を出力するデータ比較手段
と、該データ比較手段から得た第１〜第３の比較結果に
基づいて、該メモリセルのデータ保持不良を検出するデ
ータ保持不良検出手段とを有するものであり、そのこと
により上記目的が達成される。
【００１０】この構成により、読み出し用基準素子、書
き込み用基準素子および消去用基準素子とメモリセルと
から読み出された各データの各比較結果に基づいてメモ
リセルのデータ保持不良を検出するようにしたので、電
荷抜け不良と電荷増大不良とを明確に区別して検出する
ことが可能となり、膨大なノウハウに全面的に頼ること
なく、データ保持に関する高い信頼性を得ることが可能
となる。
き込み用基準素子および消去用基準素子とメモリセルと
から読み出された各データの各比較結果に基づいてメモ
リセルのデータ保持不良を検出するようにしたので、電
荷抜け不良と電荷増大不良とを明確に区別して検出する
ことが可能となり、膨大なノウハウに全面的に頼ること
なく、データ保持に関する高い信頼性を得ることが可能
となる。
【００１１】また、好ましくは、本発明の不揮発性半導
体記憶装置におけるデータ比較手段は、読み出し用基準
素子、書き込み用基準素子および消去用基準素子を有す
る基準素子群と、一方端がＥＥＰＲＯＭ型メモリセルに
接続され、他方端が基準素子群に接続されたセンシング
用差動増幅手段とを備える。
体記憶装置におけるデータ比較手段は、読み出し用基準
素子、書き込み用基準素子および消去用基準素子を有す
る基準素子群と、一方端がＥＥＰＲＯＭ型メモリセルに
接続され、他方端が基準素子群に接続されたセンシング
用差動増幅手段とを備える。
【００１２】この構成により、データ比較手段を簡単か
つ良好に構成することが可能となる。
つ良好に構成することが可能となる。
【００１３】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるデータ保持不良検出手段は、読み
出し用基準素子のスレショルド電圧と書き込み用基準素
子のスレショルド電圧との間にメモリセルのスレショル
ド電圧を有する場合に、データ保持不良が電荷抜け不良
であると判定する。
導体記憶装置におけるデータ保持不良検出手段は、読み
出し用基準素子のスレショルド電圧と書き込み用基準素
子のスレショルド電圧との間にメモリセルのスレショル
ド電圧を有する場合に、データ保持不良が電荷抜け不良
であると判定する。
【００１４】この構成により、異常データ保持特性を示
すメモリセルの検出を、読み出し用基準素子と書き込み
用基準素子とを用いて行うので、精度の良いメモリセル
の電荷抜け不良の検出が可能となる。
すメモリセルの検出を、読み出し用基準素子と書き込み
用基準素子とを用いて行うので、精度の良いメモリセル
の電荷抜け不良の検出が可能となる。
【００１５】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるデータ保持不良検出手段は、読み
出し用基準素子のスレショルド電圧と消去用基準素子の
スレショルド電圧との間にメモリセルのスレショルド電
圧を有する場合に、データ保持不良が電荷増大不良であ
ると判定する。
導体記憶装置におけるデータ保持不良検出手段は、読み
出し用基準素子のスレショルド電圧と消去用基準素子の
スレショルド電圧との間にメモリセルのスレショルド電
圧を有する場合に、データ保持不良が電荷増大不良であ
ると判定する。
【００１６】この構成により、異常データ保持特性を示
すメモリセルの検出を、読み出し用基準素子と消去用基
準素子を用いて行うので、精度の良いメモリセルの電荷
増大不良の検出が可能となる。
すメモリセルの検出を、読み出し用基準素子と消去用基
準素子を用いて行うので、精度の良いメモリセルの電荷
増大不良の検出が可能となる。
【００１７】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるデータ保持不良の検出は、メモリ
セルの非選択期間、メモリセルに対して通常のデータ読
み出しを行う際の空き時間および電源投入時のうち少な
くとも何れかのときに行う。
導体記憶装置におけるデータ保持不良の検出は、メモリ
セルの非選択期間、メモリセルに対して通常のデータ読
み出しを行う際の空き時間および電源投入時のうち少な
くとも何れかのときに行う。
【００１８】この構成により、データの保持が正常にな
されているかどうかの確認動作を、デバイスの電源投入
時に行うことが可能となる。通常、デバイスの投入時に
は、システムは立ち上げ安定のためのディレイ期間を持
たせるのが一般的であり、このディレイ期間を利用して
再書き込みを行うことが可能となる。また、データ保持
不良の検出は、メモリセルの非選択期間や、メモリセル
に対して通常のデータ読み出しを行う際の空き時間を利
用することが可能となる。
されているかどうかの確認動作を、デバイスの電源投入
時に行うことが可能となる。通常、デバイスの投入時に
は、システムは立ち上げ安定のためのディレイ期間を持
たせるのが一般的であり、このディレイ期間を利用して
再書き込みを行うことが可能となる。また、データ保持
不良の検出は、メモリセルの非選択期間や、メモリセル
に対して通常のデータ読み出しを行う際の空き時間を利
用することが可能となる。
【００１９】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるメモリセルが電荷抜け不良である
場合に、そのメモリセルへのデータ再書き込みを行うデ
ータ再書込手段を有する。
導体記憶装置におけるメモリセルが電荷抜け不良である
場合に、そのメモリセルへのデータ再書き込みを行うデ
ータ再書込手段を有する。
【００２０】この構成により、メモリセルが電荷抜け不
良である場合には、メモリセルへのデータ再書き込みを
行ってメモリセルのデータ保持不良を救済する。
良である場合には、メモリセルへのデータ再書き込みを
行ってメモリセルのデータ保持不良を救済する。
【００２１】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるデータ再書込手段は、超低消費電
力モードから通常モードに戻ったときにメモリセルへの
データの再書き込みを行う。
導体記憶装置におけるデータ再書込手段は、超低消費電
力モードから通常モードに戻ったときにメモリセルへの
データの再書き込みを行う。
【００２２】システムが超低消費電力モードから出たと
き、システムが通常動作モードに安定して移行できるよ
うに、安定期間を持たせるのが一般的である。この安定
期間を利用して、上記構成のように、デバイスが超低消
費電力モードから通常動作モードに戻ったときに、メモ
リセルの電荷抜け不良セルへのデータ再書き込みを行え
ば、バックグラウンドでは時間確保が難しい再書き込み
の時間の確保が可能となる。
き、システムが通常動作モードに安定して移行できるよ
うに、安定期間を持たせるのが一般的である。この安定
期間を利用して、上記構成のように、デバイスが超低消
費電力モードから通常動作モードに戻ったときに、メモ
リセルの電荷抜け不良セルへのデータ再書き込みを行え
ば、バックグラウンドでは時間確保が難しい再書き込み
の時間の確保が可能となる。
【００２３】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるデータ再書込手段は、超低消費電
力モードに入ったときにメモリセルへのデータの再書き
込みを行う。
導体記憶装置におけるデータ再書込手段は、超低消費電
力モードに入ったときにメモリセルへのデータの再書き
込みを行う。
【００２４】システムが超低消費電力モードに入った時
は、システムが超低消費電力モードに安定して移行でき
るように、安定期間を持たせるのが一般的である。この
安定期間を利用して、上記構成のように、デバイスが超
低消費電力モードに入ったときに、電荷抜け不良セルの
データ再書き込みを行うことによって、バックグラウン
ドでは時間確保が難しい再書き込みの時間の確保が可能
となる。
は、システムが超低消費電力モードに安定して移行でき
るように、安定期間を持たせるのが一般的である。この
安定期間を利用して、上記構成のように、デバイスが超
低消費電力モードに入ったときに、電荷抜け不良セルの
データ再書き込みを行うことによって、バックグラウン
ドでは時間確保が難しい再書き込みの時間の確保が可能
となる。
【００２５】さらに、好ましくは、本発明の不揮発性半
導体記憶装置におけるデータ再書込手段は、超低消費電
カモードに入ったときにバックアップ容量手段から電力
供給を行うことにより、メモリセルへのデータの再書き
込みを行う。
導体記憶装置におけるデータ再書込手段は、超低消費電
カモードに入ったときにバックアップ容量手段から電力
供給を行うことにより、メモリセルへのデータの再書き
込みを行う。
【００２６】この構成により、超低消費電力モードにお
いて、バックグラウンド動作に必要なエネルギー確保の
ためのコンデンサなどのバックアップ容量手段をメモリ
デバイスに内蔵するようにしたので、安定したバックグ
ラウンド動作と、バックグラウンド動作が可能な時間を
拡大することが可能となる。
いて、バックグラウンド動作に必要なエネルギー確保の
ためのコンデンサなどのバックアップ容量手段をメモリ
デバイスに内蔵するようにしたので、安定したバックグ
ラウンド動作と、バックグラウンド動作が可能な時間を
拡大することが可能となる。
【００２７】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、バックアップ容量手段からの電
源電圧が所定電圧より低下したときに、データの再書き
込みを停止する書き込み停止信号を出力する電源電圧監
視手段を有する。
導体記憶装置において、バックアップ容量手段からの電
源電圧が所定電圧より低下したときに、データの再書き
込みを停止する書き込み停止信号を出力する電源電圧監
視手段を有する。
【００２８】この構成により、電源電圧が所定の電圧よ
りも低下したときにはデータの再書き込みを停止すれ
ば、より安定したデータの再書き込みが可能となる。
りも低下したときにはデータの再書き込みを停止すれ
ば、より安定したデータの再書き込みが可能となる。
【００２９】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、電荷抜け不良と電荷増大不良に
それぞれ対応するメモリセル情報をそれぞれ履歴情報と
して格納する履歴情報格納手段を有する。
導体記憶装置において、電荷抜け不良と電荷増大不良に
それぞれ対応するメモリセル情報をそれぞれ履歴情報と
して格納する履歴情報格納手段を有する。
【００３０】この構成により、電荷抜け不良や電荷増大
不良が発生したメモリセル情報を履歴情報として記憶す
るため、例えば専用の1回書き込み型メモリなどの履歴
情報格納手段を確保すれば、この履歴情報を履歴情報格
納手段から後で取り出すことによって、高信頼性デバイ
スの開発に重要な情報（パラメータなど）の入手が可能
となる。
不良が発生したメモリセル情報を履歴情報として記憶す
るため、例えば専用の1回書き込み型メモリなどの履歴
情報格納手段を確保すれば、この履歴情報を履歴情報格
納手段から後で取り出すことによって、高信頼性デバイ
スの開発に重要な情報（パラメータなど）の入手が可能
となる。
【００３１】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、データ保持不良の検出に際し
て、データ読み出しをしたメモリセルの最終アドレスを
格納する最終アドレス格納手段を有し、データ保持不良
検出手段は、最終アドレス格納手段に格納された最終ア
ドレスを用いてメモリセルのデータ読み出しをしてデー
タ保持不良の検出を再開する。
導体記憶装置において、データ保持不良の検出に際し
て、データ読み出しをしたメモリセルの最終アドレスを
格納する最終アドレス格納手段を有し、データ保持不良
検出手段は、最終アドレス格納手段に格納された最終ア
ドレスを用いてメモリセルのデータ読み出しをしてデー
タ保持不良の検出を再開する。
【００３２】この構成により、メモリセルの電荷抜け不
良および電荷増大不良の検出のためのバックグラウンド
動作が中途で中断された場合、スキャンが完了している
アドレス情報を例えばワークＲＡＭ領域に書き込み、再
度バックグラウンドの読み出しが可能になった時点で、
このワークＲＡＭの情報から、スタートアドレスを決め
ることにより、効率の良いバックグラウンド読み出しを
行うことが可能となる。また、メモリセルの電荷抜け不
良および電荷増大不良の検出のためのバックグラウンド
動作中にメモリデバイスの電源が切られた場合、アドレ
ススキャンの情報を例えばＥＥＰＲＯＭ領域に記録し、
再度電源が投入され、再度バックグランド読み出し動作
を行うときに、前回までのアドレススキャン情報を、こ
のＥＥＰＲＯＭ領域から読み出し、前回終了したアドレ
スからの読み出し動作をスタートすることにより、効率
の良いバックグラウンド読み出しを行うことが可能とな
る。
良および電荷増大不良の検出のためのバックグラウンド
動作が中途で中断された場合、スキャンが完了している
アドレス情報を例えばワークＲＡＭ領域に書き込み、再
度バックグラウンドの読み出しが可能になった時点で、
このワークＲＡＭの情報から、スタートアドレスを決め
ることにより、効率の良いバックグラウンド読み出しを
行うことが可能となる。また、メモリセルの電荷抜け不
良および電荷増大不良の検出のためのバックグラウンド
動作中にメモリデバイスの電源が切られた場合、アドレ
ススキャンの情報を例えばＥＥＰＲＯＭ領域に記録し、
再度電源が投入され、再度バックグランド読み出し動作
を行うときに、前回までのアドレススキャン情報を、こ
のＥＥＰＲＯＭ領域から読み出し、前回終了したアドレ
スからの読み出し動作をスタートすることにより、効率
の良いバックグラウンド読み出しを行うことが可能とな
る。
【００３３】
【発明の実施の形態】以下、本発明の実施形態の不揮発
性半導体記憶装置をＥＥＰＲＯＭ型メモリデバイスに適
用した場合について図面を参照しながら説明する。
性半導体記憶装置をＥＥＰＲＯＭ型メモリデバイスに適
用した場合について図面を参照しながら説明する。
【００３４】図１は、本発明の一実施形態におけるＥＥ
ＰＲＯＭ型メモリデバイスの構成を示すブロック図であ
る。なお、図１では説明を簡単にするために、木発明に
係わる内容の機能ブロックのみを記載し、その他の機能
ブロックについては省略している。例えば、ＥＥＰＲＯ
Ｍ型メモリデバイスでは図1の機能ブロック以外に、書
き込み・消去に係わる回路(例:スイッチド・キャパシタ
回路等)が本来は必要であるが、ここでは、それらを省
略し、メモリセルのフローティングゲート電荷抜け不良
および電荷増大不良の検出および、電荷抜け不良セルの
救済などについて説明する。
ＰＲＯＭ型メモリデバイスの構成を示すブロック図であ
る。なお、図１では説明を簡単にするために、木発明に
係わる内容の機能ブロックのみを記載し、その他の機能
ブロックについては省略している。例えば、ＥＥＰＲＯ
Ｍ型メモリデバイスでは図1の機能ブロック以外に、書
き込み・消去に係わる回路(例:スイッチド・キャパシタ
回路等)が本来は必要であるが、ここでは、それらを省
略し、メモリセルのフローティングゲート電荷抜け不良
および電荷増大不良の検出および、電荷抜け不良セルの
救済などについて説明する。
【００３５】図１において、不揮発性半導体記憶装置と
してのＥＥＰＲＯＭ型メモリデバイス１は、メモリセル
アレイ２と、行デコーダ３Ｘおよび列デコーダ３Ｙと、
データ比較手段４と、デバイスコントロールロジック回
路５と、チャージロス救済コントロールロジック回路６
と、チャージロス／ゲイン履歴メモリ７と、電源電圧監
視手段としてのレベル監視手段８と、アドレス遷移検出
回路９とを有している。
してのＥＥＰＲＯＭ型メモリデバイス１は、メモリセル
アレイ２と、行デコーダ３Ｘおよび列デコーダ３Ｙと、
データ比較手段４と、デバイスコントロールロジック回
路５と、チャージロス救済コントロールロジック回路６
と、チャージロス／ゲイン履歴メモリ７と、電源電圧監
視手段としてのレベル監視手段８と、アドレス遷移検出
回路９とを有している。
【００３６】メモリセルアレイ２は、マトリクス状に配
列された複数のメモリセル２１により構成されており、
メモリセル２１はＥＥＰＲＯＭ型メモリセルであり、不
揮発性メモリトランジスタとしてのフローティングゲー
ト型ＭＯＳトランジスタで構成されている。また、この
メモリセル２１は、コントロールゲートＣＧの下方にフ
ローティングゲートＦＧが配設されており、フローティ
ングゲートに電荷を蓄積し、フローティングゲートＦＧ
の電荷によるトランジスタのスレショルド値の変化でデ
ータの記憶を行っている。同一行のメモリセル２１のコ
ントロールゲートＣＧが共通接続されてワード線Ｗを構
成し、同一列のメモリセル２１のドレインＤが共通接続
されてビット線Ｂを構成し、マトリクスを構成する全て
のメモリセル２１のソースＳが共通接続されて接地され
ている。ここで、しきい値電圧Ｖtとは、図２に示すよ
うに、ドレインＤとソースＳ間に１Ｖ程度の電圧を印加
し、ドレインＤとソースＳ間に流れる電流がある所定の
値（例えば１μＡ)になるのに必要な、コントロールゲ
ートＣＧに印加する電圧で定義することができる。
列された複数のメモリセル２１により構成されており、
メモリセル２１はＥＥＰＲＯＭ型メモリセルであり、不
揮発性メモリトランジスタとしてのフローティングゲー
ト型ＭＯＳトランジスタで構成されている。また、この
メモリセル２１は、コントロールゲートＣＧの下方にフ
ローティングゲートＦＧが配設されており、フローティ
ングゲートに電荷を蓄積し、フローティングゲートＦＧ
の電荷によるトランジスタのスレショルド値の変化でデ
ータの記憶を行っている。同一行のメモリセル２１のコ
ントロールゲートＣＧが共通接続されてワード線Ｗを構
成し、同一列のメモリセル２１のドレインＤが共通接続
されてビット線Ｂを構成し、マトリクスを構成する全て
のメモリセル２１のソースＳが共通接続されて接地され
ている。ここで、しきい値電圧Ｖtとは、図２に示すよ
うに、ドレインＤとソースＳ間に１Ｖ程度の電圧を印加
し、ドレインＤとソースＳ間に流れる電流がある所定の
値（例えば１μＡ)になるのに必要な、コントロールゲ
ートＣＧに印加する電圧で定義することができる。
【００３７】行デコーダ３Ｘは、メモリセルアレイ２の
メモリセル２１の各ワード線Ｗに接続され、入力端子３
１に入力されるアドレス入力信号Ａ０〜Ａｎの行選択信
号値に応じて所定のワード線選択信号を出力するもので
ある。また、列デコーダ３Ｙは、メモリセル２１に対す
るデータ書き込みまたは読み出し時に、入力端子３１に
入力されるアドレス入力信号Ａ０〜Ａｎの列選択信号値
に応じて、選択されたビット線Ｂをデータバスに択一的
に接続するものである。
メモリセル２１の各ワード線Ｗに接続され、入力端子３
１に入力されるアドレス入力信号Ａ０〜Ａｎの行選択信
号値に応じて所定のワード線選択信号を出力するもので
ある。また、列デコーダ３Ｙは、メモリセル２１に対す
るデータ書き込みまたは読み出し時に、入力端子３１に
入力されるアドレス入力信号Ａ０〜Ａｎの列選択信号値
に応じて、選択されたビット線Ｂをデータバスに択一的
に接続するものである。
【００３８】次に、データ比較手段４を説明する前に、
メモリセル２１のフローティングゲート電荷抜け不良お
よび電荷増大不良について、図３，図４を用いて詳細に
説明する。例えば一般的なＮＯＲタイプのフラッシュメ
モリにおいては、メモリセル２１の消去状態では、メモ
リセル２１のフローティングゲートＦＧに電荷がチャー
ジされておらず、メモリセル２１の電流−電圧特性は図
３のグラフ２１１に示すようなプロファイルとなる。ま
た、メモリセル２１へのデータの書き込み状態では、メ
モリセル２１のフローティングゲートＦＧに電荷が蓄積
されており、コントロールゲートＣＧに印加される正の
電圧に対して、それをうち消すようにバイアスがかかる
ため、図３のグラフ２１２に示すようなプロファイルと
なる。即ち、図３における消去状態のメモリセル２１の
しきい値電圧Ｖｔは電圧ポイント２１３となり、書き込
み状態のメモリセル２１のしきい値電圧Ｖｔは電圧ポイ
ン２１４となる。
メモリセル２１のフローティングゲート電荷抜け不良お
よび電荷増大不良について、図３，図４を用いて詳細に
説明する。例えば一般的なＮＯＲタイプのフラッシュメ
モリにおいては、メモリセル２１の消去状態では、メモ
リセル２１のフローティングゲートＦＧに電荷がチャー
ジされておらず、メモリセル２１の電流−電圧特性は図
３のグラフ２１１に示すようなプロファイルとなる。ま
た、メモリセル２１へのデータの書き込み状態では、メ
モリセル２１のフローティングゲートＦＧに電荷が蓄積
されており、コントロールゲートＣＧに印加される正の
電圧に対して、それをうち消すようにバイアスがかかる
ため、図３のグラフ２１２に示すようなプロファイルと
なる。即ち、図３における消去状態のメモリセル２１の
しきい値電圧Ｖｔは電圧ポイント２１３となり、書き込
み状態のメモリセル２１のしきい値電圧Ｖｔは電圧ポイ
ン２１４となる。
【００３９】複数のメモリセル２１におけるセル全体で
のしきい値電圧Ｖｔの分布を図４に示している。図４で
は例えばメモリセル２１の約５０％が消去状態のセル群
２１５となっており、また、メモリセル２１の約５０％
が書き込み状態のセル群２１６となっている。各セル群
２１５，２１６は、安定な読み出し値を保証するため
に、読み出しの基準しきい値電圧Ｖｔ１に対して正負側
にそれぞれ、一定の余裕を持たせる必要があり、図４に
示すような消去時電圧マージン２１７および書き込み時
電圧マージン２１８がそれぞれ必要である。したがっ
て、一般的には、図４のように各電圧マージン２１７，
２１８を隔てて消去セル群２１５と書き込みセル群２１
６がそれぞれ分布している。
のしきい値電圧Ｖｔの分布を図４に示している。図４で
は例えばメモリセル２１の約５０％が消去状態のセル群
２１５となっており、また、メモリセル２１の約５０％
が書き込み状態のセル群２１６となっている。各セル群
２１５，２１６は、安定な読み出し値を保証するため
に、読み出しの基準しきい値電圧Ｖｔ１に対して正負側
にそれぞれ、一定の余裕を持たせる必要があり、図４に
示すような消去時電圧マージン２１７および書き込み時
電圧マージン２１８がそれぞれ必要である。したがっ
て、一般的には、図４のように各電圧マージン２１７，
２１８を隔てて消去セル群２１５と書き込みセル群２１
６がそれぞれ分布している。
【００４０】メモリセル２１のフローティングゲート電
荷抜け不良とは、書き込み状態のフローティングゲート
ＦＧに蓄えられた電荷が、絶縁層の劣化などで抜けてい
く現象であり、これによりしきい値電圧Ｖｔが低下し、
図４のセル群２１６ａに示すように、分布を矢印方向に
外れるセルが発生する。また逆に、メモリセル２１のフ
ローティングゲート電荷増大の現象もあり、これは消去
状態のセル群２１５のセルに電荷が蓄積されてしまう現
象であり、図４のセル群２１５ａに示すように、分布を
矢印方向に外れるセルが発生する。つまり、セル群２１
５ａがフローティングゲート電荷増大不良セルであり、
セル群２１６ａがフローティングゲート電荷抜け不良セ
ルである。
荷抜け不良とは、書き込み状態のフローティングゲート
ＦＧに蓄えられた電荷が、絶縁層の劣化などで抜けてい
く現象であり、これによりしきい値電圧Ｖｔが低下し、
図４のセル群２１６ａに示すように、分布を矢印方向に
外れるセルが発生する。また逆に、メモリセル２１のフ
ローティングゲート電荷増大の現象もあり、これは消去
状態のセル群２１５のセルに電荷が蓄積されてしまう現
象であり、図４のセル群２１５ａに示すように、分布を
矢印方向に外れるセルが発生する。つまり、セル群２１
５ａがフローティングゲート電荷増大不良セルであり、
セル群２１６ａがフローティングゲート電荷抜け不良セ
ルである。
【００４１】以上のことを前提として、データ比較手段
４について説明する。
４について説明する。
【００４２】データ比較手段４は、各基準素子としての
基準トランジスタＰＴ，ＲＴ，ＥＴからなる基準トラン
ジスタ群と、入力アドレスに基づいて行デコーダ３Ｘお
よび列デコーダ３Ｙで選択されたメモリセル２１から読
み出されたデータがビット線Ｂを介して、プルアップさ
れたセンスラインＳに入力されたセンス電圧と、基準ト
ランジスタＰＴ，ＲＴ，ＥＴの何れかを順次介して、プ
ルアップされたリファレンスラインＲｅに入力された各
リファレンス電圧とを比較した第１〜第３の比較結果を
データ出力端子４２から外部へデータ出力するセンシン
グ用差動増幅器４１とを有している。
基準トランジスタＰＴ，ＲＴ，ＥＴからなる基準トラン
ジスタ群と、入力アドレスに基づいて行デコーダ３Ｘお
よび列デコーダ３Ｙで選択されたメモリセル２１から読
み出されたデータがビット線Ｂを介して、プルアップさ
れたセンスラインＳに入力されたセンス電圧と、基準ト
ランジスタＰＴ，ＲＴ，ＥＴの何れかを順次介して、プ
ルアップされたリファレンスラインＲｅに入力された各
リファレンス電圧とを比較した第１〜第３の比較結果を
データ出力端子４２から外部へデータ出力するセンシン
グ用差動増幅器４１とを有している。
【００４３】基準トランジスタＰＴは、書き込み用の基
準トランジスタで、書き込み時にスレショルド電圧基準
値（しきい値電圧Ｖｔ２）を決めるために専ら使用され
るトランジスタであるが、ここでは、この基準トランジ
スタＰＴを、メモリセル２１のフローティングゲート電
荷抜け不良の検出に利用するものとする。また、基準ト
ランジスタＲＴは、読み出し用の基準トランジスタのス
レショルド電圧基準値（しきい値電圧Ｖｔ１）を決める
ために専ら使用されるトランジスタであるが、ここで
は、この基準トランジスタＲＴを、メモリセル２１のフ
ローティングゲート電荷抜け不良および電荷増大不良の
検出に利用するものとする。さらに、基準トランジスタ
ＥＴは、消去用の基準トランジスタのスレショルド電圧
基準値（しきい値電圧Ｖｔ３）を決めるために専ら使用
されるトランジスタであるが、ここでは、この基準トラ
ンジスタＥＴを、メモリセル２１のフローティングゲー
ト電荷増大不良の検出に利用するものとする。
準トランジスタで、書き込み時にスレショルド電圧基準
値（しきい値電圧Ｖｔ２）を決めるために専ら使用され
るトランジスタであるが、ここでは、この基準トランジ
スタＰＴを、メモリセル２１のフローティングゲート電
荷抜け不良の検出に利用するものとする。また、基準ト
ランジスタＲＴは、読み出し用の基準トランジスタのス
レショルド電圧基準値（しきい値電圧Ｖｔ１）を決める
ために専ら使用されるトランジスタであるが、ここで
は、この基準トランジスタＲＴを、メモリセル２１のフ
ローティングゲート電荷抜け不良および電荷増大不良の
検出に利用するものとする。さらに、基準トランジスタ
ＥＴは、消去用の基準トランジスタのスレショルド電圧
基準値（しきい値電圧Ｖｔ３）を決めるために専ら使用
されるトランジスタであるが、ここでは、この基準トラ
ンジスタＥＴを、メモリセル２１のフローティングゲー
ト電荷増大不良の検出に利用するものとする。
【００４４】デバイスコントロールロジック回路５は、
超低消費電力モードであるか通常モードであるかを検出
すると共に、メモリデバイス１が選択状態であるか非選
択状態であるかを検出して各種コントロールを行うもの
である。
超低消費電力モードであるか通常モードであるかを検出
すると共に、メモリデバイス１が選択状態であるか非選
択状態であるかを検出して各種コントロールを行うもの
である。
【００４５】チャージロス救済コントロールロジック回
路６は、基準トランジスタＰＴ，ＲＴ，ＥＴの各コント
ロールゲートＣＧに制御信号を順次出力することによ
り、センシング用差動増幅器４１から第１〜第３の比較
結果を得、この第１〜第３の比較結果に基づいて、メモ
リセル２１のデータ保持不良を検出するデータ保持不良
検出手段と、メモリセル２１が電荷抜け不良であると検
出された場合に、そのメモリセル２１に対してデータ再
書き込みを行うデータ再書込手段と、データ保持不良の
検出に際して、データ読み出しをしたメモリセル２１の
最終アドレスを格納する最終アドレス格納手段とを有し
ている。なお、６６はメモリデバイス１が選択期間であ
ることを示す内部ノードである。
路６は、基準トランジスタＰＴ，ＲＴ，ＥＴの各コント
ロールゲートＣＧに制御信号を順次出力することによ
り、センシング用差動増幅器４１から第１〜第３の比較
結果を得、この第１〜第３の比較結果に基づいて、メモ
リセル２１のデータ保持不良を検出するデータ保持不良
検出手段と、メモリセル２１が電荷抜け不良であると検
出された場合に、そのメモリセル２１に対してデータ再
書き込みを行うデータ再書込手段と、データ保持不良の
検出に際して、データ読み出しをしたメモリセル２１の
最終アドレスを格納する最終アドレス格納手段とを有し
ている。なお、６６はメモリデバイス１が選択期間であ
ることを示す内部ノードである。
【００４６】このデータ保持不良検出手段は、メモリセ
ル２１から読み出されたデータと読み出し用基準トラン
ジスタＲＴから読み出されたデータとの第1の比較結果
として、例えばメモリセル２１の通常読み出しをする場
合に、メモリセル２１のしきい値電圧Ｖｔが基準トラン
ジスタＲＴのスレショルド電圧基準値（しきい値電圧Ｖ
ｔ１）よりも低い場合は消去状態と判断し、逆にスレシ
ョルド電圧基準値（しきい値電圧Ｖｔ１）よりもメモリ
セル２１のしきい値電圧Ｖｔが高い場合には、メモリセ
ル２１は書き込み状態であると判断することができるも
のである。
ル２１から読み出されたデータと読み出し用基準トラン
ジスタＲＴから読み出されたデータとの第1の比較結果
として、例えばメモリセル２１の通常読み出しをする場
合に、メモリセル２１のしきい値電圧Ｖｔが基準トラン
ジスタＲＴのスレショルド電圧基準値（しきい値電圧Ｖ
ｔ１）よりも低い場合は消去状態と判断し、逆にスレシ
ョルド電圧基準値（しきい値電圧Ｖｔ１）よりもメモリ
セル２１のしきい値電圧Ｖｔが高い場合には、メモリセ
ル２１は書き込み状態であると判断することができるも
のである。
【００４７】この第1の比較結果が書き込み状態であ
り、かつメモリセル２１から読み出されたデータと書き
込み用基準トランジスタＰＴから読み出されたデータと
の第２の比較結果が書き込み状態ではない場合、つま
り、読み出し用基準トランジスタＲＴのスレショルド電
圧と書き込み用基準トランジスタＰＴのスレショルド電
圧との間にメモリセル２１のスレショルド電圧がある場
合に、データ保持不良が電荷抜け不良であると判定する
ものである。また、データ保持不良検出手段は、第1の
比較結果が書き込み状態であり、かつ第２の比較結果も
書き込み状態であるときは、そのメモリセル２１が正常
なデータ保持状態であると判定するものである。
り、かつメモリセル２１から読み出されたデータと書き
込み用基準トランジスタＰＴから読み出されたデータと
の第２の比較結果が書き込み状態ではない場合、つま
り、読み出し用基準トランジスタＲＴのスレショルド電
圧と書き込み用基準トランジスタＰＴのスレショルド電
圧との間にメモリセル２１のスレショルド電圧がある場
合に、データ保持不良が電荷抜け不良であると判定する
ものである。また、データ保持不良検出手段は、第1の
比較結果が書き込み状態であり、かつ第２の比較結果も
書き込み状態であるときは、そのメモリセル２１が正常
なデータ保持状態であると判定するものである。
【００４８】また、データ保持不良検出手段は、第1の
比較結果が消去状態で、かつメモリセル２１から読み出
されたデータと消去用基準トランジスタＥＴから読み出
されたデータとの第３の比較結果が消去状態ではない場
合、つまり、読み出し用基準トランジスタＲＴのスレシ
ョルド電圧と消去用基準トランジスタＥＴのスレショル
ド電圧との間にメモリセル２１のスレショルド電圧があ
る場合に、データ保持不良が電荷増大不良であると判定
するものである。また、データ保持不良検出手段は、第
1の比較結果が消去状態であり、かつ第３の比較結果も
消去状態であるときはメモリセル２１が正常なデータ保
持状態であると判定するものである。
比較結果が消去状態で、かつメモリセル２１から読み出
されたデータと消去用基準トランジスタＥＴから読み出
されたデータとの第３の比較結果が消去状態ではない場
合、つまり、読み出し用基準トランジスタＲＴのスレシ
ョルド電圧と消去用基準トランジスタＥＴのスレショル
ド電圧との間にメモリセル２１のスレショルド電圧があ
る場合に、データ保持不良が電荷増大不良であると判定
するものである。また、データ保持不良検出手段は、第
1の比較結果が消去状態であり、かつ第３の比較結果も
消去状態であるときはメモリセル２１が正常なデータ保
持状態であると判定するものである。
【００４９】さらに、データ保持不良検出手段によるデ
ータ保持不良の検出時期については、メモリセル２１の
非選択期間や、メモリセル２１に対して通常のデータ読
み出しを行う際の空き時間の他、電源投入時などがあ
る。
ータ保持不良の検出時期については、メモリセル２１の
非選択期間や、メモリセル２１に対して通常のデータ読
み出しを行う際の空き時間の他、電源投入時などがあ
る。
【００５０】データ再書込手段による再書き込みの時期
については、超低消費電力モードから通常モードに戻っ
たときや、超低消費電力モードに入ったときなどがあ
る。
については、超低消費電力モードから通常モードに戻っ
たときや、超低消費電力モードに入ったときなどがあ
る。
【００５１】データ保持不良検出手段は、メモリセル２
１のデータ読み出しが中断し、データ読み出しを再開す
る際に、最終アドレス格納手段にて格納された最終アド
レスのメモリセル２１からデータの読み出しをしてデー
タ保持不良の検出を開始するものである。
１のデータ読み出しが中断し、データ読み出しを再開す
る際に、最終アドレス格納手段にて格納された最終アド
レスのメモリセル２１からデータの読み出しをしてデー
タ保持不良の検出を開始するものである。
【００５２】チャージロス／ゲイン履歴メモリ７は、メ
モリセル２１のフローテイングゲー卜電荷抜け不良およ
び電荷増大不良を検出した時点で、チャージロス救済コ
ントロールロジック回路６により、メモリセル２１のフ
ローティングゲート電荷抜け不良および電荷増大不良な
どの不具合情報が記録されるものである。履歴メモリ７
およびチャージロス救済コントロールロジック回路６に
より履歴情報格納手段が構成されている。不具合情報と
しては、例えば不具合発生アドレスおよびその検出年月
日および時間とメモリセル２１のフローティングゲート
電荷抜け不良および電荷増大不良の種別などのデータ保
持不良情報である。データ保持不良情報は、市場から返
品があったときに、特殊コマンドで外部から読み出せる
ようにしておく。この履歴メモリ７は不揮発タイプで一
回のみ書き込みが可能なタイプであればよい。
モリセル２１のフローテイングゲー卜電荷抜け不良およ
び電荷増大不良を検出した時点で、チャージロス救済コ
ントロールロジック回路６により、メモリセル２１のフ
ローティングゲート電荷抜け不良および電荷増大不良な
どの不具合情報が記録されるものである。履歴メモリ７
およびチャージロス救済コントロールロジック回路６に
より履歴情報格納手段が構成されている。不具合情報と
しては、例えば不具合発生アドレスおよびその検出年月
日および時間とメモリセル２１のフローティングゲート
電荷抜け不良および電荷増大不良の種別などのデータ保
持不良情報である。データ保持不良情報は、市場から返
品があったときに、特殊コマンドで外部から読み出せる
ようにしておく。この履歴メモリ７は不揮発タイプで一
回のみ書き込みが可能なタイプであればよい。
【００５３】レベル監視手段８は、バックグラウンド書
き込みを行うための電荷蓄積用の容量手段としてのバッ
クアップ用コンデンサ８１と、コンデンサ８１の端子電
圧が所定電圧値以下になったかどうかを監視するレベル
監視部（レベル監視回路）８２とを有している。このレ
ベル監視部８２は、コンデンサ８１のレベル低下時にチ
ャージロス救済コントロールロジック回路６のデータ再
書込手段に対して電源電圧低下検知信号を出力し、デー
タ再書込手段が電源電圧低下検知信号を受けた時点でバ
ックグラウンド書き込み動作を停止制御するものであ
る。
き込みを行うための電荷蓄積用の容量手段としてのバッ
クアップ用コンデンサ８１と、コンデンサ８１の端子電
圧が所定電圧値以下になったかどうかを監視するレベル
監視部（レベル監視回路）８２とを有している。このレ
ベル監視部８２は、コンデンサ８１のレベル低下時にチ
ャージロス救済コントロールロジック回路６のデータ再
書込手段に対して電源電圧低下検知信号を出力し、デー
タ再書込手段が電源電圧低下検知信号を受けた時点でバ
ックグラウンド書き込み動作を停止制御するものであ
る。
【００５４】アドレス遷移検出回路９は、読み出しが完
了した空き時間に、メモリセル２１のフローティングゲ
ート電荷抜け不良や電荷増大不良を検出するためのバッ
クグラウンド読み出しが終了したことを検出し、遷移が
検出された時点で、チャージロス救済コントロールロジ
ック回路６に遷移検出信号を出力し、チャージロス救済
コントロールロジック回路６がバックグラウンド動作を
停止制御させるようにするものである。
了した空き時間に、メモリセル２１のフローティングゲ
ート電荷抜け不良や電荷増大不良を検出するためのバッ
クグラウンド読み出しが終了したことを検出し、遷移が
検出された時点で、チャージロス救済コントロールロジ
ック回路６に遷移検出信号を出力し、チャージロス救済
コントロールロジック回路６がバックグラウンド動作を
停止制御させるようにするものである。
【００５５】図５は、図１のチャージロス救済コントロ
ールロジック回路６の一構成例を示すブロック図であ
る。図５において、チャージロス救済コントロールロジ
ック回路６は、チャージロス救済コントロールロジック
コア６１と、オアゲートロジック回路６５と、ホットラ
イン回路６３とを有している。チャージロス救済コント
ロールロジック回路６は、即座に、メモリデバイス１の
非選択状態におけるバックグラウンド動作から抜けて、
メモリデバイス１の選択状態における通常の読み出しを
行うべく、オアゲートロジック回路６５およびホットラ
イン回路６３で構成されるゲートロジック回路で構成し
ている。また、デバイスコントロールロジック回路５に
は、メモリデバイス１の外部から入力されるデバイスセ
レクト信号用ライン５１１、外部から入力される読み出
し信号用ライン５１２が入力側に接続されている。
ールロジック回路６の一構成例を示すブロック図であ
る。図５において、チャージロス救済コントロールロジ
ック回路６は、チャージロス救済コントロールロジック
コア６１と、オアゲートロジック回路６５と、ホットラ
イン回路６３とを有している。チャージロス救済コント
ロールロジック回路６は、即座に、メモリデバイス１の
非選択状態におけるバックグラウンド動作から抜けて、
メモリデバイス１の選択状態における通常の読み出しを
行うべく、オアゲートロジック回路６５およびホットラ
イン回路６３で構成されるゲートロジック回路で構成し
ている。また、デバイスコントロールロジック回路５に
は、メモリデバイス１の外部から入力されるデバイスセ
レクト信号用ライン５１１、外部から入力される読み出
し信号用ライン５１２が入力側に接続されている。
【００５６】上記構成により、以下、概略動作を説明し
た後に、更に詳細にその動作の説明を行う。メモリデバ
イス１が動作する際に、バックグラウンドで、記憶素子
（トランジスタ）に蓄えられている電荷をモニタリング
し、メモリデバイス１が何らかの原因でメモリセル２１
のフローティングゲート電荷抜けしたことが判明した場
合、そのメモリセル２１のフローティングゲート電荷抜
け不良に対して、書き込みを行い電荷の再注入を行う
(リフレッシュとも言う)。
た後に、更に詳細にその動作の説明を行う。メモリデバ
イス１が動作する際に、バックグラウンドで、記憶素子
（トランジスタ）に蓄えられている電荷をモニタリング
し、メモリデバイス１が何らかの原因でメモリセル２１
のフローティングゲート電荷抜けしたことが判明した場
合、そのメモリセル２１のフローティングゲート電荷抜
け不良に対して、書き込みを行い電荷の再注入を行う
(リフレッシュとも言う)。
【００５７】メモリセル２１のフローティングゲート電
荷抜け不良を見つける方法としては、メモリデバイス１
の待機状態において、外部からの操作を必要とせず、バ
ックグラウンドでメモリセル２１のフローティングゲー
ト電荷抜け不良を検出するための読み出しを行う。この
読み出しはメモリセル２１のフローティングゲート電荷
抜け領域を精度良く、且つ高速に検出を行うために、読
み出し用基準トランジスタＲＴと書き込み用基準トラン
ジスタＰＴとで比較を行い読み出し用基準トランジスタ
ＲＴよりスレショルド値電圧が高く、且つ書き込み用基
準トランジスタＰＴよりスレショルド値が低いメモリセ
ル２１を検出し、もしこの範囲にメモリセル２１は本来
あり得ないスレショルド値を有していることから、メモ
リセル２１のフローティングゲート電荷抜けを起こして
いると判定することができる。この判定を行う期間とし
ては、以下の方法がある。
荷抜け不良を見つける方法としては、メモリデバイス１
の待機状態において、外部からの操作を必要とせず、バ
ックグラウンドでメモリセル２１のフローティングゲー
ト電荷抜け不良を検出するための読み出しを行う。この
読み出しはメモリセル２１のフローティングゲート電荷
抜け領域を精度良く、且つ高速に検出を行うために、読
み出し用基準トランジスタＲＴと書き込み用基準トラン
ジスタＰＴとで比較を行い読み出し用基準トランジスタ
ＲＴよりスレショルド値電圧が高く、且つ書き込み用基
準トランジスタＰＴよりスレショルド値が低いメモリセ
ル２１を検出し、もしこの範囲にメモリセル２１は本来
あり得ないスレショルド値を有していることから、メモ
リセル２１のフローティングゲート電荷抜けを起こして
いると判定することができる。この判定を行う期間とし
ては、以下の方法がある。
【００５８】１番目の方法としては、メモリデバイス１
が非選択の期間を利用してバックグラウンドで読み出し
を行う方法がある。この場合、非選択期間にバックグラ
ウンドの読み出しを行うかどうかの判別のために、非選
択期間がある設定時間を超えた場合に、上記メモリセル
２１のフローテイングゲート電荷抜け不良を検出する読
み出し動作を行う。
が非選択の期間を利用してバックグラウンドで読み出し
を行う方法がある。この場合、非選択期間にバックグラ
ウンドの読み出しを行うかどうかの判別のために、非選
択期間がある設定時間を超えた場合に、上記メモリセル
２１のフローテイングゲート電荷抜け不良を検出する読
み出し動作を行う。
【００５９】２番目の方法としては、外部から読み出し
動作を行っている際に、通常の読み出しの空き時間を利
用して、異常なメモリセル２１のフローティングゲート
電荷抜け不良を検出するため、書き込み用基準トランジ
スタＰＴでも読み出しを行い、読み出し用基準トランジ
スタＲＴと書き込み用基準トランジスタＰＴとで比較を
行い、読み出し用基準トランジスタＲＴよりスレショル
ド値が高く、且つ書き込み用基準トランジスタＰＴより
スレショルド値が低いメモリセル２１を検出し、メモリ
セル２１がこの範囲内にある場合は、メモリセル２１は
本来あり得ないスレショルド値を示していることから、
メモリセル２１のフローティングゲート電荷抜け不良を
起こしていると判定することができる。
動作を行っている際に、通常の読み出しの空き時間を利
用して、異常なメモリセル２１のフローティングゲート
電荷抜け不良を検出するため、書き込み用基準トランジ
スタＰＴでも読み出しを行い、読み出し用基準トランジ
スタＲＴと書き込み用基準トランジスタＰＴとで比較を
行い、読み出し用基準トランジスタＲＴよりスレショル
ド値が高く、且つ書き込み用基準トランジスタＰＴより
スレショルド値が低いメモリセル２１を検出し、メモリ
セル２１がこの範囲内にある場合は、メモリセル２１は
本来あり得ないスレショルド値を示していることから、
メモリセル２１のフローティングゲート電荷抜け不良を
起こしていると判定することができる。
【００６０】これらの方法でメモリセル２１のフローテ
ィングゲート電荷抜け不良を検出し、メモリセル２１の
フローティングゲート電荷抜け不良が検出できた場合、
以下に述べる方法で、書き込み動作を行い、メモリセル
２１のフローティングゲート電荷抜けをリフレッシュ動
作を行う。メモリセル２１のフローティングゲート電荷
抜けの回復を行うには、該当するメモリセル２１に書き
込みを行えばよい。書き込みは一般的に読み出し動作に
比較し、書き込むための多くの電気的エネルギーを供給
する必要があり、また、書き込み動作には読み出しに比
較し、時間がかかる。このため、メモリセル２１のフロ
ーティングゲート電荷抜け検出の際に行ったようなバッ
クグラウンドでの書き込み動作は難しい。
ィングゲート電荷抜け不良を検出し、メモリセル２１の
フローティングゲート電荷抜け不良が検出できた場合、
以下に述べる方法で、書き込み動作を行い、メモリセル
２１のフローティングゲート電荷抜けをリフレッシュ動
作を行う。メモリセル２１のフローティングゲート電荷
抜けの回復を行うには、該当するメモリセル２１に書き
込みを行えばよい。書き込みは一般的に読み出し動作に
比較し、書き込むための多くの電気的エネルギーを供給
する必要があり、また、書き込み動作には読み出しに比
較し、時間がかかる。このため、メモリセル２１のフロ
ーティングゲート電荷抜け検出の際に行ったようなバッ
クグラウンドでの書き込み動作は難しい。
【００６１】但し、メモリセル２１のフローティングゲ
ート電荷抜け不良の発生頻度は非常に低く、救済のため
の書き込み動作を行う頻度は非常に低い。したがって、
メモリデバイス１の動作が変化する点を狙い、確実に、
メモリデバイス１が非選択である期間であって、且つメ
モリセル２１のフローティングゲート電荷抜けの救済の
ために書き込みを行う時間を確保できる間に、メモリセ
ル２１のフローティングゲート電荷抜けのケアを行えば
よい。例えば、メモリデバイス１が超低消費電力になる
瞬間、または、メモリデバイス１が超低消費電力から抜
け出る瞬間に、メモリセル２１のフローティングゲート
電荷抜けを復帰させるための再書き込みを行うことで、
バックグラウンドでのリフレッシュ動作が可能である。
ここで言う瞬間とはマイクロ秒オーダである。
ート電荷抜け不良の発生頻度は非常に低く、救済のため
の書き込み動作を行う頻度は非常に低い。したがって、
メモリデバイス１の動作が変化する点を狙い、確実に、
メモリデバイス１が非選択である期間であって、且つメ
モリセル２１のフローティングゲート電荷抜けの救済の
ために書き込みを行う時間を確保できる間に、メモリセ
ル２１のフローティングゲート電荷抜けのケアを行えば
よい。例えば、メモリデバイス１が超低消費電力になる
瞬間、または、メモリデバイス１が超低消費電力から抜
け出る瞬間に、メモリセル２１のフローティングゲート
電荷抜けを復帰させるための再書き込みを行うことで、
バックグラウンドでのリフレッシュ動作が可能である。
ここで言う瞬間とはマイクロ秒オーダである。
【００６２】メモリセル２１のフローティングゲート電
荷抜けの復帰動作を行った場合、復帰動作を行ったこと
を示すフラグを、メモリデバイス１内の履歴情報を格納
するＥＥＰＲＯＭ領域に書き込んでおけばよい。こうす
ることによって、市場から返品が有った際に、メモリセ
ル２１のフローティングゲート電荷抜けと市場不良との
相関について何らかの情報を得ることが可能であるし、
又ＥＥＰＲＯＭ型のメモリデバイス１は本質的にメモリ
セル２１のフローティングゲート電荷抜け不良を起こさ
ないようにするべきであるので、市場でのメモリセル２
１のフローティングゲート電荷抜け発生頻度が、履歴メ
モリ７から読み出すことでこの情報を得ることができ
る。この情報を元に、メモリデバイス１の真の保持特性
を特定でき、本来の高信頼性デバイスへのノウハウの蓄
積とすることが可能となる。
荷抜けの復帰動作を行った場合、復帰動作を行ったこと
を示すフラグを、メモリデバイス１内の履歴情報を格納
するＥＥＰＲＯＭ領域に書き込んでおけばよい。こうす
ることによって、市場から返品が有った際に、メモリセ
ル２１のフローティングゲート電荷抜けと市場不良との
相関について何らかの情報を得ることが可能であるし、
又ＥＥＰＲＯＭ型のメモリデバイス１は本質的にメモリ
セル２１のフローティングゲート電荷抜け不良を起こさ
ないようにするべきであるので、市場でのメモリセル２
１のフローティングゲート電荷抜け発生頻度が、履歴メ
モリ７から読み出すことでこの情報を得ることができ
る。この情報を元に、メモリデバイス１の真の保持特性
を特定でき、本来の高信頼性デバイスへのノウハウの蓄
積とすることが可能となる。
【００６３】上記で述べたバックグラウンドの書き込み
方法では、システムから書き込みを行うための電力供給
を受ける必要がある。ところが、システムの種類によっ
ては、上記で述べたバックグラウンドの書き込み期間、
例えば超低消費電力の期間は、メモリデバイス１に通常
とは異なる電力供給を行っている。即ち、微少電力供給
モードとなっていることがあり、このような場合は、シ
ステムから書き込みのために追加の電力供給を受けるこ
とは期待できない。このような動作環境下で不具合セル
ヘのバックグラウンド書き込みを行うには、次の述べる
方法を使えばよい。即ち、メモリデバイス１に書き込み
のための電気エネルギーを蓄積する電気エネルギー蓄積
手段（バックアップ容量手段）を設ければよい。具体的
には、バックアップ容量手段として、メモリデバイス１
に電荷を蓄積するためのコンデンサ８１を配設してお
く。通常の動作時には、このコンデンサ８１に電荷をチ
ャージしておき、例えばシステムが超低消費電力モード
に入り、メモリデバイス１も同じく超低消費電力モード
に入った時は、このコンデンサ８１の電荷はディスチャ
ージせずに、そのまま電荷を蓄積させ、メモリデバイス
１がバックグラウンドのメモリセル２１のフローティン
グゲート電荷抜け検出を行っているときや、メモリセル
２１のフローティングゲート電荷抜けセルに書き込みを
行っているときには、このコンデンサに蓄積されている
電気エネルギーを用い行えば良いことになる。
方法では、システムから書き込みを行うための電力供給
を受ける必要がある。ところが、システムの種類によっ
ては、上記で述べたバックグラウンドの書き込み期間、
例えば超低消費電力の期間は、メモリデバイス１に通常
とは異なる電力供給を行っている。即ち、微少電力供給
モードとなっていることがあり、このような場合は、シ
ステムから書き込みのために追加の電力供給を受けるこ
とは期待できない。このような動作環境下で不具合セル
ヘのバックグラウンド書き込みを行うには、次の述べる
方法を使えばよい。即ち、メモリデバイス１に書き込み
のための電気エネルギーを蓄積する電気エネルギー蓄積
手段（バックアップ容量手段）を設ければよい。具体的
には、バックアップ容量手段として、メモリデバイス１
に電荷を蓄積するためのコンデンサ８１を配設してお
く。通常の動作時には、このコンデンサ８１に電荷をチ
ャージしておき、例えばシステムが超低消費電力モード
に入り、メモリデバイス１も同じく超低消費電力モード
に入った時は、このコンデンサ８１の電荷はディスチャ
ージせずに、そのまま電荷を蓄積させ、メモリデバイス
１がバックグラウンドのメモリセル２１のフローティン
グゲート電荷抜け検出を行っているときや、メモリセル
２１のフローティングゲート電荷抜けセルに書き込みを
行っているときには、このコンデンサに蓄積されている
電気エネルギーを用い行えば良いことになる。
【００６４】これまでは、メモリセル２１のフローティ
ングゲート電荷抜け不良について述べてきたが、メモリ
セル２１のフローティングゲート電荷増大不良の場合、
即ち、消去状態のメモリデバイス１がメモリセル２１の
フローティングゲート電荷増大していく現象も存在す
る。通常、フラッシュタイプのＥＥＰＲＯＭ型メモリデ
バイス1においては、メモリセル２１を選択的に消去す
ることが不可能なため、このようなメモリセル２１を救
済することは不可能である。しかしながら、検出する方
法としては、図４のＶｔ１とＶｔ３との間にメモリセル
２１のしきい値がある場合に、電荷増大不良と判定する
ことが可能となる。メモリセル２１のフローティングゲ
ート電荷増大不良も信頼性劣化のパラメータである。こ
の不良が起こっている場合、上記にて述べた通り、救済
処置はとれないが、この不良モードであることを記録し
ておき、例えば市場から返品が有ったときに、上記で述
べた機能と用いて、メモリセル２１のフローティングゲ
ート電荷増大不良が起こったか否かを知ることができれ
ば、メモリデバイス１のプロセス向上のパラメータとし
て非常に有用である。
ングゲート電荷抜け不良について述べてきたが、メモリ
セル２１のフローティングゲート電荷増大不良の場合、
即ち、消去状態のメモリデバイス１がメモリセル２１の
フローティングゲート電荷増大していく現象も存在す
る。通常、フラッシュタイプのＥＥＰＲＯＭ型メモリデ
バイス1においては、メモリセル２１を選択的に消去す
ることが不可能なため、このようなメモリセル２１を救
済することは不可能である。しかしながら、検出する方
法としては、図４のＶｔ１とＶｔ３との間にメモリセル
２１のしきい値がある場合に、電荷増大不良と判定する
ことが可能となる。メモリセル２１のフローティングゲ
ート電荷増大不良も信頼性劣化のパラメータである。こ
の不良が起こっている場合、上記にて述べた通り、救済
処置はとれないが、この不良モードであることを記録し
ておき、例えば市場から返品が有ったときに、上記で述
べた機能と用いて、メモリセル２１のフローティングゲ
ート電荷増大不良が起こったか否かを知ることができれ
ば、メモリデバイス１のプロセス向上のパラメータとし
て非常に有用である。
【００６５】以上の動作説明を更に詳細に順を追って説
明する。
明する。
【００６６】メモリデバイス１がシステムからの要求
で、超低消費電力モードに入ったとする。これは、通常
システム側からコントロール端子５１を介してコントロ
ールされる。このとき、デバイスコントロールロジック
回路５はメモリデバイス１を超低消費電力モードにする
と共に、チャージロス救済コントロールロジック回路６
に対して、超低消費電力に入ったことを知らせことも兼
ねて、メモリセル２１のフローティングゲート電荷抜け
不良および電荷増大不良の検出を開始するスタート信号
をライン５２を介してチャージロス救済コントロールロ
ジック回路６に出力する。このスタート信号を受けたチ
ャージロス救済コントロールロジック回路６は、直ちに
メモリセルアレイ２のバックグラウンド読み出しを開始
する。このときの一連の動作を図６を用いて説明する。
で、超低消費電力モードに入ったとする。これは、通常
システム側からコントロール端子５１を介してコントロ
ールされる。このとき、デバイスコントロールロジック
回路５はメモリデバイス１を超低消費電力モードにする
と共に、チャージロス救済コントロールロジック回路６
に対して、超低消費電力に入ったことを知らせことも兼
ねて、メモリセル２１のフローティングゲート電荷抜け
不良および電荷増大不良の検出を開始するスタート信号
をライン５２を介してチャージロス救済コントロールロ
ジック回路６に出力する。このスタート信号を受けたチ
ャージロス救済コントロールロジック回路６は、直ちに
メモリセルアレイ２のバックグラウンド読み出しを開始
する。このときの一連の動作を図６を用いて説明する。
【００６７】図６は図１のＥＥＰＲＯＭ型メモリデバイ
スの動作を示すタイミングチャートである。図６に示す
ように、チャージロス救済コントロールロジック回路６
は、ライン５２からのスタート信号５２１の入力で、メ
モリセル２１のフローティングゲート電荷抜け不良およ
び電荷増大不良の検出を開始する。チャージロス救済コ
ントロールロジック回路６は、スタート信号５２１を受
けて内部アドレスの生成を始めると共に、メモリセル２
１のフローティングゲート電荷抜け不良および電荷増大
不良を検出するための基準トランジスタＰＴ，ＲＴ，Ｅ
Ｔ毎の電気的接続を可能とする３本のセレクトライン６
１の何れかを選択制御する。
スの動作を示すタイミングチャートである。図６に示す
ように、チャージロス救済コントロールロジック回路６
は、ライン５２からのスタート信号５２１の入力で、メ
モリセル２１のフローティングゲート電荷抜け不良およ
び電荷増大不良の検出を開始する。チャージロス救済コ
ントロールロジック回路６は、スタート信号５２１を受
けて内部アドレスの生成を始めると共に、メモリセル２
１のフローティングゲート電荷抜け不良および電荷増大
不良を検出するための基準トランジスタＰＴ，ＲＴ，Ｅ
Ｔ毎の電気的接続を可能とする３本のセレクトライン６
１の何れかを選択制御する。
【００６８】このようにして、チャージロス救済コント
ロールロジック回路６は、生成された内部アドレスをラ
イン６２を通して行デコーダ３Ｘおよび列デコーダ３Ｙ
に出力することによりメモリセルアレイ２に対してバッ
クグラウンド読み出しを始めると、セレクトライン６１
を通して、基準トランジスタ群の何れかを順次セレクト
する。セレクトする順番は重要では無いが、ここでは消
去用基準トランジスタＥＴ、書き込み用基準トランジス
タＰＴ、読み出し用基準トランジスタＲＴの順にセレク
トするものとする。差動増幅器４１からのデータ出力の
値としては、"１"は消去を、"０"は書き込みであること
を示すものとする。
ロールロジック回路６は、生成された内部アドレスをラ
イン６２を通して行デコーダ３Ｘおよび列デコーダ３Ｙ
に出力することによりメモリセルアレイ２に対してバッ
クグラウンド読み出しを始めると、セレクトライン６１
を通して、基準トランジスタ群の何れかを順次セレクト
する。セレクトする順番は重要では無いが、ここでは消
去用基準トランジスタＥＴ、書き込み用基準トランジス
タＰＴ、読み出し用基準トランジスタＲＴの順にセレク
トするものとする。差動増幅器４１からのデータ出力の
値としては、"１"は消去を、"０"は書き込みであること
を示すものとする。
【００６９】図６では、チャージロス救済コントロール
ロジック回路６は、内部アドレス生成時の各基準トラン
ジスタＰＴ，ＲＴ，ＥＴの選択制御に対応して、消去用
基準トランジスタＥＴでの読み出し値が"０"、読み出し
用基準トランジスタＲＴでの読み出し値が"０"、書き込
み用基準トランジスタＰＴでの読み出し値が"１"を得た
ことを示している。即ち、この例のメモリセル２１は、
メモリセル２１のフローティングゲート電荷抜け不良で
あることが解る。なお、メモリセル２１が正常のデータ
保持の場合には、データ出力ライン４３からの入力デー
タは、消去用基準トランジスタＥＴでの読み出し値が"
０"、読み出し用基準トランジスタＲＴでの読み出し値
が"０"、書き込み用基準トランジスタＰＴでの読み出し
値が"０"となる。
ロジック回路６は、内部アドレス生成時の各基準トラン
ジスタＰＴ，ＲＴ，ＥＴの選択制御に対応して、消去用
基準トランジスタＥＴでの読み出し値が"０"、読み出し
用基準トランジスタＲＴでの読み出し値が"０"、書き込
み用基準トランジスタＰＴでの読み出し値が"１"を得た
ことを示している。即ち、この例のメモリセル２１は、
メモリセル２１のフローティングゲート電荷抜け不良で
あることが解る。なお、メモリセル２１が正常のデータ
保持の場合には、データ出力ライン４３からの入力デー
タは、消去用基準トランジスタＥＴでの読み出し値が"
０"、読み出し用基準トランジスタＲＴでの読み出し値
が"０"、書き込み用基準トランジスタＰＴでの読み出し
値が"０"となる。
【００７０】さらに、チャージロス救済コントロールロ
ジック回路６は、メモリセル２１のフローティングゲー
ト電荷抜け不良および電荷増大不良が見つからない場
合、次のアドレスを生成するように自動インクリメント
を行う。このようにしてメモリセルアレイ２全体のメモ
リセル２１を順次スキャンして行き、データ保持不良の
有無を確認して行く。
ジック回路６は、メモリセル２１のフローティングゲー
ト電荷抜け不良および電荷増大不良が見つからない場
合、次のアドレスを生成するように自動インクリメント
を行う。このようにしてメモリセルアレイ２全体のメモ
リセル２１を順次スキャンして行き、データ保持不良の
有無を確認して行く。
【００７１】次に、チャージロス救済コントロールロジ
ック回路６は、メモリセル２１のフローテイングゲート
電荷抜け不良が発生したことを検出すると、バックグラ
ウンド再書き込み動作に移行するかまたは、その不具合
発生セルのアドレスを内部で記憶しておき、適当な時期
にバックグラウンド書き込みを行うことも可能である。
通常、この書き込み動作には、メモリセル２１のフロー
テイングゲートＦＧに電荷を注入するための電力が必要
であり、例えば携帯電話等のシステムにおいては、電力
供給の負担が大きくなってしまうことがある。また、超
低消費電力モードになったとき、システム全体が超低消
費電力モードに入り、メモリデバイス１に必要な電力を
供給できないことも考えられる。これについては、以下
の３つの電力供給方法で対応が可能である。
ック回路６は、メモリセル２１のフローテイングゲート
電荷抜け不良が発生したことを検出すると、バックグラ
ウンド再書き込み動作に移行するかまたは、その不具合
発生セルのアドレスを内部で記憶しておき、適当な時期
にバックグラウンド書き込みを行うことも可能である。
通常、この書き込み動作には、メモリセル２１のフロー
テイングゲートＦＧに電荷を注入するための電力が必要
であり、例えば携帯電話等のシステムにおいては、電力
供給の負担が大きくなってしまうことがある。また、超
低消費電力モードになったとき、システム全体が超低消
費電力モードに入り、メモリデバイス１に必要な電力を
供給できないことも考えられる。これについては、以下
の３つの電力供給方法で対応が可能である。
【００７２】第１の電力供給方法（図６の動作ステータ
ス例１）として、メモリデバイス１の内部にバックアッ
プ用のコンデンサ８１からなるバックアップ容量手段を
内蔵しており、このコンデンサ８１の電力で、バックグ
ラウンド書き込みを行う。但し、バックグラウンド書き
込みを行っていると、コンデンサ８１の端子電圧は低下
してくるので、これをレベル監視部（レベル監視回路）
８２で監視を行う。コンデンサ８１の端子電圧がある値
以下になったときに、レベル監視部８２はレベル低下を
示す信号をライン８３を通してチャージロス救済コント
ロールロジック回路６に出力することにより、チャージ
ロス救済コントロールロジック回路６に対して、コンデ
ンサ８１の端子電圧の低下を知らせ、バックグラウンド
書き込み動作を停止制御する。
ス例１）として、メモリデバイス１の内部にバックアッ
プ用のコンデンサ８１からなるバックアップ容量手段を
内蔵しており、このコンデンサ８１の電力で、バックグ
ラウンド書き込みを行う。但し、バックグラウンド書き
込みを行っていると、コンデンサ８１の端子電圧は低下
してくるので、これをレベル監視部（レベル監視回路）
８２で監視を行う。コンデンサ８１の端子電圧がある値
以下になったときに、レベル監視部８２はレベル低下を
示す信号をライン８３を通してチャージロス救済コント
ロールロジック回路６に出力することにより、チャージ
ロス救済コントロールロジック回路６に対して、コンデ
ンサ８１の端子電圧の低下を知らせ、バックグラウンド
書き込み動作を停止制御する。
【００７３】第２の電力供給方法（図６の動作ステータ
ス例２）として、チャージロス救済コントロールロジッ
ク回路６で記憶している最終読出アドレス値を用いて、
バックグラウンド書き込みが可能な時期、例えば超低消
費電力から復帰した瞬間に、バックグラウンド書き込み
を実施する。通常、メモリシステム１は、超低消費電カ
モードから抜けた際に、システムの安定復帰のためにデ
ィレイタイムを持たせる必要がある。この期間はメモリ
システム１の電源が、通常の供給能力を有しているた
め、メモリシステム１に電力負担をかけることがなく、
バックグラウンド書き込みが可能である。
ス例２）として、チャージロス救済コントロールロジッ
ク回路６で記憶している最終読出アドレス値を用いて、
バックグラウンド書き込みが可能な時期、例えば超低消
費電力から復帰した瞬間に、バックグラウンド書き込み
を実施する。通常、メモリシステム１は、超低消費電カ
モードから抜けた際に、システムの安定復帰のためにデ
ィレイタイムを持たせる必要がある。この期間はメモリ
システム１の電源が、通常の供給能力を有しているた
め、メモリシステム１に電力負担をかけることがなく、
バックグラウンド書き込みが可能である。
【００７４】第３の電力供給方法として、上記と同様
に、チャージロス救済コントロールロジック回路６でデ
ータ保持不良のメモリセル２１のアドレスを記憶してお
くが、バックグラウンド書き込みは、図６の動作ステー
タス例２とは異なり、超低消費電力モードに入った時点
で実行する。システムの安定動作のため、超低消費電力
モードに入った瞬間には、システム電源の電流供給能力
を落とすのでは無く、ある程度のディレイタイムを持た
せて、電源の供給能力を落とすのが一般的である。これ
を利用して、バックグラウンド書き込みを行うことが可
能となる。
に、チャージロス救済コントロールロジック回路６でデ
ータ保持不良のメモリセル２１のアドレスを記憶してお
くが、バックグラウンド書き込みは、図６の動作ステー
タス例２とは異なり、超低消費電力モードに入った時点
で実行する。システムの安定動作のため、超低消費電力
モードに入った瞬間には、システム電源の電流供給能力
を落とすのでは無く、ある程度のディレイタイムを持た
せて、電源の供給能力を落とすのが一般的である。これ
を利用して、バックグラウンド書き込みを行うことが可
能となる。
【００７５】上記で述べた各方法で、バックグラウンド
書き込みを行った後は、メモリセル２１の履歴を残すこ
とができる。即ち、メモリセル２１のフローテイングゲ
ー卜電荷抜け不良および電荷増大不良を検出した時点
で、チャージロス救済コントロールロジック回路６は、
メモリセル２１のフローティングゲート電荷抜け不良お
よび電荷増大不良を記録する履歴メモリ７に、不具合情
報として、例えば不具合発生アドレスとメモリセル２１
のフローティングゲート電荷抜け不良および電荷増大不
良の種別などのデータ保持不良情報を記憶させる。この
履歴メモリ７内のデータ保持不良情報は、市場から返品
があったときに、特殊コマンドで外部から読み出せる。
書き込みを行った後は、メモリセル２１の履歴を残すこ
とができる。即ち、メモリセル２１のフローテイングゲ
ー卜電荷抜け不良および電荷増大不良を検出した時点
で、チャージロス救済コントロールロジック回路６は、
メモリセル２１のフローティングゲート電荷抜け不良お
よび電荷増大不良を記録する履歴メモリ７に、不具合情
報として、例えば不具合発生アドレスとメモリセル２１
のフローティングゲート電荷抜け不良および電荷増大不
良の種別などのデータ保持不良情報を記憶させる。この
履歴メモリ７内のデータ保持不良情報は、市場から返品
があったときに、特殊コマンドで外部から読み出せる。
【００７６】メモリセル２１のフローテイングゲート電
荷増大不良の場合には、図６の例と対応させて示すと、
データ出力ライン４３からの入力データが、消去用基準
トランジスタＥＴでの読み出し値が"０"、読み出し用基
準トランジスタＲＴでの読み出し値が"１"、書き込み用
基準トランジスタＰＴでの読み出し値が"１"となる。フ
ローティングゲート電荷増大不良のメモリセル２１は、
フローティングゲート電荷抜け不良とは異なり、再書き
込みで復帰させることはできないため、救済はできな
い。これは、強制的に電荷を抜く作業を消去と読んでい
るが、フラッシュタイプのＥＥＰＲＯＭ型メモリデバイ
ス１はメモリブロック一括消去型のため、任意のメモリ
セル２１の電荷抜き取りはできないからである。しかし
ながら、メモリセル２１のフローティングゲート電荷増
大不良が発生したことを、履歴メモリ７に記憶しておけ
ば、上記の例と同様に、後でその情報を読み出して活用
することが可能となる。
荷増大不良の場合には、図６の例と対応させて示すと、
データ出力ライン４３からの入力データが、消去用基準
トランジスタＥＴでの読み出し値が"０"、読み出し用基
準トランジスタＲＴでの読み出し値が"１"、書き込み用
基準トランジスタＰＴでの読み出し値が"１"となる。フ
ローティングゲート電荷増大不良のメモリセル２１は、
フローティングゲート電荷抜け不良とは異なり、再書き
込みで復帰させることはできないため、救済はできな
い。これは、強制的に電荷を抜く作業を消去と読んでい
るが、フラッシュタイプのＥＥＰＲＯＭ型メモリデバイ
ス１はメモリブロック一括消去型のため、任意のメモリ
セル２１の電荷抜き取りはできないからである。しかし
ながら、メモリセル２１のフローティングゲート電荷増
大不良が発生したことを、履歴メモリ７に記憶しておけ
ば、上記の例と同様に、後でその情報を読み出して活用
することが可能となる。
【００７７】超低消費電力モードから一旦通常動作に戻
った後、メモリデバイス１ヘの電源供給が切れることな
く再度ディープパワーダウンモードに入った場合は、前
回に行った、メモリセル２１のフローティングゲート電
荷抜け不良および電荷増大不良の検出読み出し動作の最
終アドレスから開始できる。即ち、チャージロス救済コ
ントロールロジック回路６の内部にワークＲＡＭ領域を
確保し、前回の読み出し最終アドレスを記録しておけば
よい。このメモリの内容はメモリデバイス１の電源が切
られない限り消えない。再度超低消費電力モードに入っ
た際には、このワークＲＡＭの内容（前回の読み出し最
終アドレス）を読み出し、ここに記録されているアドレ
スからメモリセル２１のフローティングゲート電荷抜け
不良および電荷増大不良の検出の読み出しを開始すれば
良い。
った後、メモリデバイス１ヘの電源供給が切れることな
く再度ディープパワーダウンモードに入った場合は、前
回に行った、メモリセル２１のフローティングゲート電
荷抜け不良および電荷増大不良の検出読み出し動作の最
終アドレスから開始できる。即ち、チャージロス救済コ
ントロールロジック回路６の内部にワークＲＡＭ領域を
確保し、前回の読み出し最終アドレスを記録しておけば
よい。このメモリの内容はメモリデバイス１の電源が切
られない限り消えない。再度超低消費電力モードに入っ
た際には、このワークＲＡＭの内容（前回の読み出し最
終アドレス）を読み出し、ここに記録されているアドレ
スからメモリセル２１のフローティングゲート電荷抜け
不良および電荷増大不良の検出の読み出しを開始すれば
良い。
【００７８】また、上記ワークＲＡＭを使う代わりに、
ＥＥＰＲＯＭ型メモリセルをこのワークＲＡＭとして用
いれば、メモリデバイス１の電源を切っても、最終アド
レスを記憶しておくことが可能であり、メモリデバイス
１の電源ＯＮ／ＯＦＦにかかわらず、前回までの最終ア
ドレスから、メモリセル２１のフローティングゲート電
荷抜け不良および電荷増大不良の読み出し動作を開始す
ることを可能とする。
ＥＥＰＲＯＭ型メモリセルをこのワークＲＡＭとして用
いれば、メモリデバイス１の電源を切っても、最終アド
レスを記憶しておくことが可能であり、メモリデバイス
１の電源ＯＮ／ＯＦＦにかかわらず、前回までの最終ア
ドレスから、メモリセル２１のフローティングゲート電
荷抜け不良および電荷増大不良の読み出し動作を開始す
ることを可能とする。
【００７９】ここで、超低消費電力モード期間以外で、
バックグラウンド書き込みを行う方法として、通常モー
ドの非選択期間に、これを行う方法もある。即ち、メモ
リデバイス１の非選択期間がある一定期間以上を越える
と、システムはメモリデバイス１を必要としないモード
に入り、バックグラウンド書き込みを行っても問題無い
と判断し、バックグラウンド書き込みをイネーブル状態
とする。
バックグラウンド書き込みを行う方法として、通常モー
ドの非選択期間に、これを行う方法もある。即ち、メモ
リデバイス１の非選択期間がある一定期間以上を越える
と、システムはメモリデバイス１を必要としないモード
に入り、バックグラウンド書き込みを行っても問題無い
と判断し、バックグラウンド書き込みをイネーブル状態
とする。
【００８０】また、この期間にバックグラウンド書き込
みだけではなく、メモリセル２１のフローティングゲー
ト電荷抜け不良および電荷増大不良の検出を行うことも
可能である。メモリデバイス１がメモリセル２１のフロ
ーティングゲート電荷抜け不良および電荷増大不良の検
出、バックグラウンド書き込みを行っている最中に、メ
モリデバイス１が選択状態になると、メモリデバイス１
は直ちに通常の動作モードに戻る。これを実現するた
め、選択状態であることをデバイスコントロールロジッ
ク回路５が検出すると、その信号を直ちにチャージロス
救済コントロールロジック回路６に出力する。
みだけではなく、メモリセル２１のフローティングゲー
ト電荷抜け不良および電荷増大不良の検出を行うことも
可能である。メモリデバイス１がメモリセル２１のフロ
ーティングゲート電荷抜け不良および電荷増大不良の検
出、バックグラウンド書き込みを行っている最中に、メ
モリデバイス１が選択状態になると、メモリデバイス１
は直ちに通常の動作モードに戻る。これを実現するた
め、選択状態であることをデバイスコントロールロジッ
ク回路５が検出すると、その信号を直ちにチャージロス
救済コントロールロジック回路６に出力する。
【００８１】チャージロス救済コントロールロジック回
路６の内部回路を、図５のような構成にしておけば、瞬
時にメモリデバイス１を読み出し状態に戻すことができ
る。また、仮に選択状態後の動作モードが、コマンドの
入力モードであれば、これは、デバイスコントロールロ
ジック回路５だけで処理できるため、デバイスコントロ
ールロジック回路５でこれを処理しながら、チャージロ
ス救済コントロールロジック回路６でバックグラウンド
動作を止めるようにしておけばよい。
路６の内部回路を、図５のような構成にしておけば、瞬
時にメモリデバイス１を読み出し状態に戻すことができ
る。また、仮に選択状態後の動作モードが、コマンドの
入力モードであれば、これは、デバイスコントロールロ
ジック回路５だけで処理できるため、デバイスコントロ
ールロジック回路５でこれを処理しながら、チャージロ
ス救済コントロールロジック回路６でバックグラウンド
動作を止めるようにしておけばよい。
【００８２】これら一連の動作を以下に説明する。ま
ず、メモリデバイス１は、図７の期間Ｄにおいて、メモ
リセル２１のフローティングゲート電荷抜け救済のため
のバックグラウンド書き込みを行っているものとする。
このとき、デバイスセレクト信号および読み出し信号は
イネーブル（Enable）セルにアサートされ、即座に、バ
ックグラウンド動作から抜けて、通常の読み出しを行わ
なければならない。これを実現するのが、オアゲートロ
ジック回路６５およびホットライン回路６３で構成され
るロジック回路である。デバイスセレクト信号がイネー
ブルとなり、かつ読み出し信号がイネーブルとなると、
バックグラウンドイネーブルライン６４は、即座にディ
スエーブル（disable）としなければならないが、この
ラインは複雑なロジック回路で形成されるラインであ
り、内部遅延のため、メモリデバイス１の動作に影響を
及ぼさない範囲で瞬時にディスエーブル（disable）に
することは実質的には不可能である。したがって、図７
の期間Ｅにおいて、今回の場合、バックグラウンドイネ
ーブルライン６４はバックグラウンド期間が終了した段
階でも、しばらくの間、イネーブル（enable）状態にし
ておく。メモリデバイス１のセレクト信号と読み出しイ
ネーブル（enable）信号から、ダイレクト読み出し信号
を作り出し、これを読み出し用の基準トランジスタＲＴ
にダイレクトに入力する。このホットライン回路６３に
より、即座に通常の読み出し動作に移行できる。期間Ｆ
において、メモリデバイス１のバックグラウンドイネー
ブル（enable）ライン６４の信号は、バックグラウンド
コントロール回路であるチャージロス救済コントロール
ロジックコア６１が完全に安定するとディスエーブル状
態となり、基準トランジスタ群のセレクトライン６１を
通常のデバイスコントロールを行うコントロール回路に
制御を明け渡すことになる。
ず、メモリデバイス１は、図７の期間Ｄにおいて、メモ
リセル２１のフローティングゲート電荷抜け救済のため
のバックグラウンド書き込みを行っているものとする。
このとき、デバイスセレクト信号および読み出し信号は
イネーブル（Enable）セルにアサートされ、即座に、バ
ックグラウンド動作から抜けて、通常の読み出しを行わ
なければならない。これを実現するのが、オアゲートロ
ジック回路６５およびホットライン回路６３で構成され
るロジック回路である。デバイスセレクト信号がイネー
ブルとなり、かつ読み出し信号がイネーブルとなると、
バックグラウンドイネーブルライン６４は、即座にディ
スエーブル（disable）としなければならないが、この
ラインは複雑なロジック回路で形成されるラインであ
り、内部遅延のため、メモリデバイス１の動作に影響を
及ぼさない範囲で瞬時にディスエーブル（disable）に
することは実質的には不可能である。したがって、図７
の期間Ｅにおいて、今回の場合、バックグラウンドイネ
ーブルライン６４はバックグラウンド期間が終了した段
階でも、しばらくの間、イネーブル（enable）状態にし
ておく。メモリデバイス１のセレクト信号と読み出しイ
ネーブル（enable）信号から、ダイレクト読み出し信号
を作り出し、これを読み出し用の基準トランジスタＲＴ
にダイレクトに入力する。このホットライン回路６３に
より、即座に通常の読み出し動作に移行できる。期間Ｆ
において、メモリデバイス１のバックグラウンドイネー
ブル（enable）ライン６４の信号は、バックグラウンド
コントロール回路であるチャージロス救済コントロール
ロジックコア６１が完全に安定するとディスエーブル状
態となり、基準トランジスタ群のセレクトライン６１を
通常のデバイスコントロールを行うコントロール回路に
制御を明け渡すことになる。
【００８３】上記の動作で瞬時にメモリデバイス１をバ
ックグラウンド期間から通常読み出し動作に移行させる
ことができる。通常モードヘの復帰が読み出しモードの
場合は、上記のようなホットライン回路６３を新たに設
ける必要があるが、復帰時のモードが読み出しモード以
外の時には、特別なホットライン回路６３は必要無い。
この理由は、読み出しモード以外の動作モードとして
は、書き込みモード、消去モード、その他のステータス
読み出しのモードがあるが、これらの動作は皆、システ
ムからコマンド入力される。コマンド受付は、チャージ
ロス救済コントロールロジック回路６とは別の本来のデ
バイスコントローラで独立して行い、ここでコマンドの
解析を行い、次の動作(消去・書き込み等)を行う。この
動作にはある程度の時間が必要であり、基準トランジス
タの動作を瞬時に通常モードに切り替えるなどの、専用
のホットライン回路６３は特に必要がない。
ックグラウンド期間から通常読み出し動作に移行させる
ことができる。通常モードヘの復帰が読み出しモードの
場合は、上記のようなホットライン回路６３を新たに設
ける必要があるが、復帰時のモードが読み出しモード以
外の時には、特別なホットライン回路６３は必要無い。
この理由は、読み出しモード以外の動作モードとして
は、書き込みモード、消去モード、その他のステータス
読み出しのモードがあるが、これらの動作は皆、システ
ムからコマンド入力される。コマンド受付は、チャージ
ロス救済コントロールロジック回路６とは別の本来のデ
バイスコントローラで独立して行い、ここでコマンドの
解析を行い、次の動作(消去・書き込み等)を行う。この
動作にはある程度の時間が必要であり、基準トランジス
タの動作を瞬時に通常モードに切り替えるなどの、専用
のホットライン回路６３は特に必要がない。
【００８４】メモリデバイス１の読み出しの期間が非常
に長い(例えば数十マイクロオーダー)場合、通常の読み
出しが完了し、メモリデバイス１が実質的に動作してい
ない間に、読み出しの同一アドレスを書き込み用基準ト
ランジスタＰＴとの読み出し、消去用トランジスタＥＴ
を基準とした読み出しを行う。この動作を図８のタイミ
ングチャートを用いて説明する。
に長い(例えば数十マイクロオーダー)場合、通常の読み
出しが完了し、メモリデバイス１が実質的に動作してい
ない間に、読み出しの同一アドレスを書き込み用基準ト
ランジスタＰＴとの読み出し、消去用トランジスタＥＴ
を基準とした読み出しを行う。この動作を図８のタイミ
ングチャートを用いて説明する。
【００８５】まず、図８に示すようにポイントＧにてア
ドレスの切り替わりがあり、その後、デバイスセレクト
信号（device select）用ライン５１１と読み出し信号
（reａd enable）用ライン５１２がイネーブル（enabl
e）状態となり、図８の期間Ｈにおいて、メモリデバイ
ス１の内部では読み出し動作が行われる。この読み出し
のサイクルタイムは数十マイクロセカンドであり、一
方、読み出しに必要な期間は数百ナノセカンドであるた
め、メモリデバイス１の内部では期間Ｈに示すように、
サイクルタイムに比較し、短期間で読み出し動作が終了
する。ここでは、読み出しが完了した空き時間に、メモ
リセル２１のフローティングゲート電荷抜け不良や電荷
増大不良を検出するためのバックグラウンド読み出しを
行う。読み出し期間が終了したことを、アドレス遷移検
出回路９で検出し、遷移が検出された時点で、バックグ
ラウンド動作を停止させる(ポイントi)。
ドレスの切り替わりがあり、その後、デバイスセレクト
信号（device select）用ライン５１１と読み出し信号
（reａd enable）用ライン５１２がイネーブル（enabl
e）状態となり、図８の期間Ｈにおいて、メモリデバイ
ス１の内部では読み出し動作が行われる。この読み出し
のサイクルタイムは数十マイクロセカンドであり、一
方、読み出しに必要な期間は数百ナノセカンドであるた
め、メモリデバイス１の内部では期間Ｈに示すように、
サイクルタイムに比較し、短期間で読み出し動作が終了
する。ここでは、読み出しが完了した空き時間に、メモ
リセル２１のフローティングゲート電荷抜け不良や電荷
増大不良を検出するためのバックグラウンド読み出しを
行う。読み出し期間が終了したことを、アドレス遷移検
出回路９で検出し、遷移が検出された時点で、バックグ
ラウンド動作を停止させる(ポイントi)。
【００８６】また、同様の方法で、通常読み出しが完了
したアイドリング期間Ｋに、メモリセル２１のフローテ
ィングゲート電荷抜け救済のための、書き込みを行う
(期間Ｊ）。この書き込みは読み出しと違って、その期
間内で書き込み動作を完結させることが望ましいため、
書き込みにかかる時間が、アイドリング期間Ｋより長く
なる場合は、書き込み動作は行わないようなアルゴリズ
ムを採用する必要がある。
したアイドリング期間Ｋに、メモリセル２１のフローテ
ィングゲート電荷抜け救済のための、書き込みを行う
(期間Ｊ）。この書き込みは読み出しと違って、その期
間内で書き込み動作を完結させることが望ましいため、
書き込みにかかる時間が、アイドリング期間Ｋより長く
なる場合は、書き込み動作は行わないようなアルゴリズ
ムを採用する必要がある。
【００８７】以上により、本実施形態によれば、チャー
ジロス救済コントロールロジック回路６は、読み出し用
基準トランジスタＲＴのスレショルド電圧と書き込み用
基準トランジスタＰＴのスレショルド電圧との間にメモ
リセル２１のスレショルド電圧を有する場合にデータ保
持不良が電荷抜け不良であると判定すると共に、読み出
し用基準トランジスタＲＴのスレショルド電圧と消去用
基準トランジスタＥＴのスレショルド電圧との間にメモ
リセル２１のスレショルド電圧を有する場合にデータ保
持不良が電荷増大不良であると判定するので、電荷抜け
不良と電荷増大不良とを明確に区別できて、精度の良い
メモリセル２１の電荷抜け不良や電荷増大不良のデータ
保持状態の検出を行うことができる。
ジロス救済コントロールロジック回路６は、読み出し用
基準トランジスタＲＴのスレショルド電圧と書き込み用
基準トランジスタＰＴのスレショルド電圧との間にメモ
リセル２１のスレショルド電圧を有する場合にデータ保
持不良が電荷抜け不良であると判定すると共に、読み出
し用基準トランジスタＲＴのスレショルド電圧と消去用
基準トランジスタＥＴのスレショルド電圧との間にメモ
リセル２１のスレショルド電圧を有する場合にデータ保
持不良が電荷増大不良であると判定するので、電荷抜け
不良と電荷増大不良とを明確に区別できて、精度の良い
メモリセル２１の電荷抜け不良や電荷増大不良のデータ
保持状態の検出を行うことができる。
【００８８】また、メモリデバイス１ヘのバックグラウ
ンド書き込みを行える時間を確保出来る範囲である程
度、メモリデバイス１が非選択期間が長い場合(例えば
非選択期間でサイクルタイムが長い場合)に、電荷抜け
不良セルへの再書き込みを行うことによって、時間確保
が難しい再書き込みの時間を確保することができる。ま
た、メモリデバイス１ヘのバックグラウンド書き込みを
行える時間を確保できる範囲である程度、メモリデバイ
ス１の動作サイクルタイムが長い場合で、メモリデバイ
ス１が通常読み出しモードを行っているときに、電荷抜
け不良セルへの再書き込みを行うことによって、時間確
保が難しい再書き込みの時間が確保することができる。
さらに、システム側で通常読み出しを行っており、かつ
メモリデバイス１を動作させるサイクルタイムが十分に
長い場合、メモリデバイス１の通常読み出しがサイクル
内で終了した後で、バックグラウンドで、メモリセル２
１のフローティングゲート電荷抜け不良および電荷増大
不良を検出するための読み出しを行うことで、効率良く
バックグラウンド読み出し動作を行うことができる。
ンド書き込みを行える時間を確保出来る範囲である程
度、メモリデバイス１が非選択期間が長い場合(例えば
非選択期間でサイクルタイムが長い場合)に、電荷抜け
不良セルへの再書き込みを行うことによって、時間確保
が難しい再書き込みの時間を確保することができる。ま
た、メモリデバイス１ヘのバックグラウンド書き込みを
行える時間を確保できる範囲である程度、メモリデバイ
ス１の動作サイクルタイムが長い場合で、メモリデバイ
ス１が通常読み出しモードを行っているときに、電荷抜
け不良セルへの再書き込みを行うことによって、時間確
保が難しい再書き込みの時間が確保することができる。
さらに、システム側で通常読み出しを行っており、かつ
メモリデバイス１を動作させるサイクルタイムが十分に
長い場合、メモリデバイス１の通常読み出しがサイクル
内で終了した後で、バックグラウンドで、メモリセル２
１のフローティングゲート電荷抜け不良および電荷増大
不良を検出するための読み出しを行うことで、効率良く
バックグラウンド読み出し動作を行うことができる。
【００８９】
【発明の効果】以上のように、請求項１によれば、読み
出し用基準素子、書き込み用基準素子および消去用基準
素子とメモリセルとから読み出された各データの各比較
結果に基づいてメモリセルのデータ保持不良を検出する
ようにしたため、電荷抜け不良と電荷増大不良とを明確
に区別して検出することができて、膨大なノウハウに全
面的に頼ることなく、データ保持に関する高い信頼性を
得ることができる。
出し用基準素子、書き込み用基準素子および消去用基準
素子とメモリセルとから読み出された各データの各比較
結果に基づいてメモリセルのデータ保持不良を検出する
ようにしたため、電荷抜け不良と電荷増大不良とを明確
に区別して検出することができて、膨大なノウハウに全
面的に頼ることなく、データ保持に関する高い信頼性を
得ることができる。
【００９０】また、請求項２によれば、基準素子群とセ
ンシング用差動増幅手段によりデータ比較手段を簡単か
つ良好に構成することができる。
ンシング用差動増幅手段によりデータ比較手段を簡単か
つ良好に構成することができる。
【００９１】さらに、請求項３によれば、異常データ保
持特性を示すメモリセルの検出を、読み出し用基準素子
と書き込み用基準素子とを用いて行うため、精度の良い
メモリセルの電荷抜け不良の検出を行うことができる。
持特性を示すメモリセルの検出を、読み出し用基準素子
と書き込み用基準素子とを用いて行うため、精度の良い
メモリセルの電荷抜け不良の検出を行うことができる。
【００９２】さらに、請求項４によれば、異常データ保
持特性を示すメモリセルの検出を、読み出し用基準素子
と消去用基準素子を用いて行うため、精度の良いメモリ
セルの電荷増大不良の検出を行うことができる。
持特性を示すメモリセルの検出を、読み出し用基準素子
と消去用基準素子を用いて行うため、精度の良いメモリ
セルの電荷増大不良の検出を行うことができる。
【００９３】さらに、請求項５によれば、データの保持
が正常になされているかどうかの確認動作を、メモリデ
バイスの電源投入時に行うことができる。通常、メモリ
デバイスの電源投入時には、システムは立ち上げ安定の
ためのディレイ期間を持たせるのが一般的であり、この
ディレイ期間を利用して再書き込みを行うため、バック
グラウンド動作を行う時間を確保することができる。ま
た、データ保持不良の検出は、メモリセルの非選択期間
や、メモリセルに対して通常のデータ読み出しを行う際
の空き時間をも利用することができる。
が正常になされているかどうかの確認動作を、メモリデ
バイスの電源投入時に行うことができる。通常、メモリ
デバイスの電源投入時には、システムは立ち上げ安定の
ためのディレイ期間を持たせるのが一般的であり、この
ディレイ期間を利用して再書き込みを行うため、バック
グラウンド動作を行う時間を確保することができる。ま
た、データ保持不良の検出は、メモリセルの非選択期間
や、メモリセルに対して通常のデータ読み出しを行う際
の空き時間をも利用することができる。
【００９４】さらに、請求項６によれば、メモリセルが
電荷抜け不良である場合には、メモリセルへのデータ再
書き込みを行ってメモリセルのデータ保持不良を救済す
ることができる。
電荷抜け不良である場合には、メモリセルへのデータ再
書き込みを行ってメモリセルのデータ保持不良を救済す
ることができる。
【００９５】さらに、請求項７によれば、システムが超
低消費電力モードから出たとき、システムが通常動作モ
ードに安定して移行できるように、安定期間を持たせる
のが一般的であり、この安定期間を利用して、上記構成
のように、デバイスが超低消費電力モードから通常動作
モードに戻ったときに、メモリセルの電荷抜け不良セル
へのデータ再書き込みを行えば、バックグラウンドでは
時間確保が難しい再書き込みの時間を確保することがで
きる。
低消費電力モードから出たとき、システムが通常動作モ
ードに安定して移行できるように、安定期間を持たせる
のが一般的であり、この安定期間を利用して、上記構成
のように、デバイスが超低消費電力モードから通常動作
モードに戻ったときに、メモリセルの電荷抜け不良セル
へのデータ再書き込みを行えば、バックグラウンドでは
時間確保が難しい再書き込みの時間を確保することがで
きる。
【００９６】さらに、請求項８によれば、システムが超
低消費電力モードに入った時は、システムが超低消費電
力モードに安定して移行できるように、安定期間を持た
せるのが一般的であり、この安定期間を利用して、上記
構成のように、デバイスが超低消費電力モードに入った
ときに、電荷抜け不良セルのデータ再書き込みを行うこ
とによって、バックグラウンドでは時間確保が難しい再
書き込みの時間を確保することができる。
低消費電力モードに入った時は、システムが超低消費電
力モードに安定して移行できるように、安定期間を持た
せるのが一般的であり、この安定期間を利用して、上記
構成のように、デバイスが超低消費電力モードに入った
ときに、電荷抜け不良セルのデータ再書き込みを行うこ
とによって、バックグラウンドでは時間確保が難しい再
書き込みの時間を確保することができる。
【００９７】さらに、請求項９によれば、超低消費電力
モードにおいて、バックグラウンド動作に必要なエネル
ギー確保のためのコンデンサなどのバックアップ容量手
段をデバイスに内蔵するようにしたため、安定したバッ
クグラウンド動作と、バックグラウンド動作が可能な時
間を拡大することができる。
モードにおいて、バックグラウンド動作に必要なエネル
ギー確保のためのコンデンサなどのバックアップ容量手
段をデバイスに内蔵するようにしたため、安定したバッ
クグラウンド動作と、バックグラウンド動作が可能な時
間を拡大することができる。
【００９８】さらに、請求項１０によれば、電源電圧が
所定の電圧よりも低下したときにはデータの再書き込み
を停止すれば、より安定したデータの再書き込みを行う
ことができる。
所定の電圧よりも低下したときにはデータの再書き込み
を停止すれば、より安定したデータの再書き込みを行う
ことができる。
【００９９】さらに、請求項１１によれば、電荷抜け不
良や電荷増大不良が発生したメモリセル情報を履歴情報
として記憶するため、例えば専用の1回書き込み型メモ
リなどの履歴情報格納手段を確保すれば、この履歴情報
を履歴情報格納手段から後で取り出すことによって、高
信頼性デバイスの開発に重要な情報（パラメータなど）
を入手することができる。
良や電荷増大不良が発生したメモリセル情報を履歴情報
として記憶するため、例えば専用の1回書き込み型メモ
リなどの履歴情報格納手段を確保すれば、この履歴情報
を履歴情報格納手段から後で取り出すことによって、高
信頼性デバイスの開発に重要な情報（パラメータなど）
を入手することができる。
【０１００】さらに、請求項１２によれば、メモリセル
の電荷抜け不良および電荷増大不良の検出のためのバッ
クグラウンド動作が中途で中断された場合、スキャンが
完了しているアドレス情報を例えばワークＲＡＭ領域に
書き込み、再度バックグラウンドの読み出しが可能にな
った時点で、このワークＲＡＭの情報から、スタートア
ドレスを決めることにより、効率の良いバックグラウン
ド読み出しを行うことができる。また、メモリセルの電
荷抜け不良および電荷増大不良の検出のためのバックグ
ラウンド動作中にメモリデバイスの電源が切られた場
合、アドレススキャンの情報を例えばＥＥＰＲＯＭ領域
に記録し、再度電源が投入され、再度バックグランド読
み出し動作を行うときに、前回までのアドレススキャン
情報を、このＥＥＰＲＯＭ領域から読み出し、前回終了
したアドレスからの読み出し動作をスタートすることに
より、効率の良いバックグラウンド読み出しを行うこと
ができる。
の電荷抜け不良および電荷増大不良の検出のためのバッ
クグラウンド動作が中途で中断された場合、スキャンが
完了しているアドレス情報を例えばワークＲＡＭ領域に
書き込み、再度バックグラウンドの読み出しが可能にな
った時点で、このワークＲＡＭの情報から、スタートア
ドレスを決めることにより、効率の良いバックグラウン
ド読み出しを行うことができる。また、メモリセルの電
荷抜け不良および電荷増大不良の検出のためのバックグ
ラウンド動作中にメモリデバイスの電源が切られた場
合、アドレススキャンの情報を例えばＥＥＰＲＯＭ領域
に記録し、再度電源が投入され、再度バックグランド読
み出し動作を行うときに、前回までのアドレススキャン
情報を、このＥＥＰＲＯＭ領域から読み出し、前回終了
したアドレスからの読み出し動作をスタートすることに
より、効率の良いバックグラウンド読み出しを行うこと
ができる。
【図１】本発明の一実施形態におけるＥＥＰＲＯＭ型メ
モリデバイスの構成を示すブロック図である。
モリデバイスの構成を示すブロック図である。
【図２】図１のＥＥＰＲＯＭタイプメモリセルの断面構
造図である。
造図である。
【図３】図２のメモリセルを構成するトランジスタのＶ
−Ｉ特性図である。
−Ｉ特性図である。
【図４】メモリセルのフローティングゲート電荷抜け不
良および電荷増大不良について説明するためのメモリセ
ルのスレショルド電圧の分布図である。
良および電荷増大不良について説明するためのメモリセ
ルのスレショルド電圧の分布図である。
【図５】図１のチャージロス救済コントロールロジック
回路の一構成例を示すブロック図である。
回路の一構成例を示すブロック図である。
【図６】図１のＥＥＰＲＯＭ型メモリデバイスの動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図７】通常読み出し動作に即座に復帰できる図６のホ
ットライン回路の動作を示すタイミングチャート図であ
る。
ットライン回路の動作を示すタイミングチャート図であ
る。
【図８】長いサイクル中に、バックグラウンド読み出し
と書き込みを行う際の動作を説明するためのタイミング
チャート図である。
と書き込みを行う際の動作を説明するためのタイミング
チャート図である。
１ ＥＥＰＲＯＭ型メモリデバイス ２ メモリセルアレイ ２１ メモリセル ３Ｘ 行デコーダ ３Ｙ 列デコーダ ４ データ比較手段 ４１ センシング用差動増幅器（センシング用差動増
幅手段） ５ デバイスコントロールロジック回路 ６ チャージロス救済コントロールロジック回路 ６１ チャージロス救済コントロールロジックコア ６３ ホットライン回路 ６５ オアゲートロジック回路 ７ チャージロス／ゲイン履歴メモリ ８ レベル監視手段（電源電圧監視手段） ８１ コンデンサ（バックアップ容量手段） ８２ レベル監視部 ９ アドレス遷移検出回路 ＰＴ 書き込み用基準トランジスタ（書き込み用基準
素子） ＲＴ 読み出し用基準トランジスタ（読み出し用基準
素子） ＥＴ 消去用基準トランジスタ（消去用基準素子）
幅手段） ５ デバイスコントロールロジック回路 ６ チャージロス救済コントロールロジック回路 ６１ チャージロス救済コントロールロジックコア ６３ ホットライン回路 ６５ オアゲートロジック回路 ７ チャージロス／ゲイン履歴メモリ ８ レベル監視手段（電源電圧監視手段） ８１ コンデンサ（バックアップ容量手段） ８２ レベル監視部 ９ アドレス遷移検出回路 ＰＴ 書き込み用基準トランジスタ（書き込み用基準
素子） ＲＴ 読み出し用基準トランジスタ（読み出し用基準
素子） ＥＴ 消去用基準トランジスタ（消去用基準素子）
Claims (12)
- 【請求項１】 不揮発性の複数のメモリセルに対する情
報の書き込み動作、読み出し動作、消去動作を実行可能
とする不揮発性半導体記憶装置において、該メモリセル
から読み出されたデータと読み出し用基準素子から読み
出されたデータとの第1の比較結果、該メモリセルから
読み出されたデータと書き込み用基準素子から読み出さ
れたデータとの第２の比較結果および、該メモリセルか
ら読み出されたデータと消去用基準素子から読み出され
たデータとの第３の比較結果を出力するデータ比較手段
と、該データ比較手段から得た第１〜第３の比較結果に
基づいて、該メモリセルのデータ保持不良を検出するデ
ータ保持不良検出手段とを有した不揮発性半導体記憶装
置。 - 【請求項２】 前記データ比較手段は、読み出し用基準
素子、書き込み用基準素子および消去用基準素子を有す
る基準素子群と、一方端がＥＥＰＲＯＭ型メモリセルに
接続され、他方端が該基準素子群に接続されたセンシン
グ用差動増幅手段とを備えた請求項１記載の不揮発性半
導体記憶装置。 - 【請求項３】 前記データ保持不良検出手段は、前記読
み出し用基準素子のスレショルド電圧と前記書き込み用
基準素子のスレショルド電圧との間に前記メモリセルの
スレショルド電圧を有する場合に、前記データ保持不良
が電荷抜け不良であると判定する請求項１または２記載
の不揮発性半導体記憶装置。 - 【請求項４】 前記データ保持不良検出手段は、前記読
み出し用基準素子のスレショルド電圧と前記消去用基準
素子のスレショルド電圧との間に前記メモリセルのスレ
ショルド電圧を有する場合に、前記データ保持不良が電
荷増大不良であると判定する請求項１〜３の何れかに記
載の不揮発性半導体記憶装置。 - 【請求項５】 前記データ保持不良の検出は、前記メモ
リセルの非選択期間、該メモリセルに対して通常のデー
タ読み出しを行う際の空き時間および電源投入時のうち
少なくとも何れかのときに行う請求項１〜４の何れかに
記載の不揮発性半導体記憶装置。 - 【請求項６】 前記メモリセルが電荷抜け不良である場
合に、該メモリセルのデータ再書き込みを行うデータ再
書込手段を有した請求項１〜５の何れかに記載の不揮発
性半導体記憶装置。 - 【請求項７】 前記データ再書込手段は、超低消費電力
モードから通常モードに戻ったときに前記メモリセルへ
のデータの再書き込みを行う請求項６記載の不揮発性半
導体記憶装置。 - 【請求項８】 前記データ再書込手段は、超低消費電力
モードに入ったときに前記メモリセルへのデータの再書
き込みを行う請求項６記載の不揮発性半導体記憶装置。 - 【請求項９】 前記データ再書込手段は、超低消費電カ
モードに入ったときにバックアップ容量手段から電力供
給を行うことにより、前記メモリセルへのデータの再書
き込みを行う請求項８記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記バックアップ容量手段からの電源
電圧が所定電圧より低下したときに、データの再書き込
みを停止する書き込み停止信号を出力する電源電圧監視
手段を有した請求項９記載の不揮発性半導体記憶装置。 - 【請求項１１】 前記電荷抜け不良と電荷増大不良にそ
れぞれ対応するメモリセル情報をそれぞれ履歴情報とし
て格納する履歴情報格納手段を有した請求項１〜１０の
何れかに記載の不揮発性半導体記憶装置。 - 【請求項１２】 前記データ保持不良の検出に際して、
データ読み出しをしたメモリセルの最終アドレスを格納
する最終アドレス格納手段を有し、前記データ保持不良
検出手段は、該最終アドレス格納手段に格納された最終
アドレスを用いてメモリセルのデータ読み出しをしてデ
ータ保持不良の検出を開始する請求項１〜１１の何れか
に記載の不揮発性半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253194A JP2002074999A (ja) | 2000-08-23 | 2000-08-23 | 不揮発性半導体記憶装置 |
| TW090120543A TW522400B (en) | 2000-08-23 | 2001-08-21 | Non-volatile semiconductor memory device |
| EP01307168A EP1182669B1 (en) | 2000-08-23 | 2001-08-23 | Non-volatile semiconductor memory device |
| US09/938,139 US6483745B2 (en) | 2000-08-23 | 2001-08-23 | Non-volatile semiconductor memory device with defect detection |
| DE60126383T DE60126383T2 (de) | 2000-08-23 | 2001-08-23 | Nichtflüchtige Halbleiterspeicheranordnung |
| KR10-2001-0051106A KR100465122B1 (ko) | 2000-08-23 | 2001-08-23 | 비휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000253194A JP2002074999A (ja) | 2000-08-23 | 2000-08-23 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002074999A true JP2002074999A (ja) | 2002-03-15 |
Family
ID=18742325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000253194A Pending JP2002074999A (ja) | 2000-08-23 | 2000-08-23 | 不揮発性半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6483745B2 (ja) |
| EP (1) | EP1182669B1 (ja) |
| JP (1) | JP2002074999A (ja) |
| KR (1) | KR100465122B1 (ja) |
| DE (1) | DE60126383T2 (ja) |
| TW (1) | TW522400B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005353110A (ja) * | 2004-06-08 | 2005-12-22 | Nec Electronics Corp | 不揮発性メモリ装置 |
| KR100697776B1 (ko) | 2005-06-07 | 2007-03-20 | 주식회사 유니테스트 | 반도체 테스트 장치 |
| JP2007072810A (ja) * | 2005-09-07 | 2007-03-22 | Fujitsu Ltd | 冗長置換方法、半導体記憶装置及び情報処理装置 |
| US7209843B2 (en) * | 2004-05-10 | 2007-04-24 | International Business Machines Corporation | Circuit inspection method, method of manufacturing liquid-crystal display, and circuit inspection apparatus |
| US7583536B2 (en) | 2007-01-31 | 2009-09-01 | Fujitsu Microelectronics Ltd. | Charge loss restoration method and semiconductor memory device |
| JP2012133874A (ja) * | 2010-12-22 | 2012-07-12 | Hitachi Global Storage Technologies Netherlands Bv | 障害の確率を利用したフラッシュメモリのデータ管理 |
| JP2022524535A (ja) * | 2019-03-12 | 2022-05-06 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | 不揮発性メモリ機構の動作のための方法および装置 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4260434B2 (ja) | 2002-07-16 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体メモリ及びその動作方法 |
| JP2004103089A (ja) | 2002-09-06 | 2004-04-02 | Sharp Corp | 不揮発性半導体記憶装置およびその再書き込み方法 |
| JP3820230B2 (ja) * | 2003-03-07 | 2006-09-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 情報処理装置並びに省電力方法及びプログラム |
| EP1473739A1 (en) | 2003-04-29 | 2004-11-03 | Dialog Semiconductor GmbH | Flash memory with pre-detection for data loss |
| US7699232B2 (en) | 2004-02-06 | 2010-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7663473B2 (en) * | 2004-02-12 | 2010-02-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, IC card, IC tag, RFID, transponder, bills, securities, passport, electronic apparatus, bag, and clothes |
| JP2007317170A (ja) * | 2006-04-28 | 2007-12-06 | Renesas Technology Corp | Ｉｃモジュールおよび携帯電話 |
| US7286409B1 (en) | 2006-05-09 | 2007-10-23 | Macronix International Co., Ltd. | Method and apparatus to improve nonvolatile memory data retention |
| US8000134B2 (en) | 2006-05-15 | 2011-08-16 | Apple Inc. | Off-die charge pump that supplies multiple flash devices |
| US7911834B2 (en) | 2006-05-15 | 2011-03-22 | Apple Inc. | Analog interface for a flash memory die |
| US7639531B2 (en) | 2006-05-15 | 2009-12-29 | Apple Inc. | Dynamic cell bit resolution |
| US7568135B2 (en) | 2006-05-15 | 2009-07-28 | Apple Inc. | Use of alternative value in cell detection |
| US7701797B2 (en) | 2006-05-15 | 2010-04-20 | Apple Inc. | Two levels of voltage regulation supplied for logic and data programming voltage of a memory device |
| US7511646B2 (en) | 2006-05-15 | 2009-03-31 | Apple Inc. | Use of 8-bit or higher A/D for NAND cell value |
| US7613043B2 (en) | 2006-05-15 | 2009-11-03 | Apple Inc. | Shifting reference values to account for voltage sag |
| US7551486B2 (en) | 2006-05-15 | 2009-06-23 | Apple Inc. | Iterative memory cell charging based on reference cell value |
| US7852690B2 (en) | 2006-05-15 | 2010-12-14 | Apple Inc. | Multi-chip package for a flash memory |
| US7639542B2 (en) | 2006-05-15 | 2009-12-29 | Apple Inc. | Maintenance operations for multi-level data storage cells |
| KR100830580B1 (ko) | 2006-10-20 | 2008-05-21 | 삼성전자주식회사 | 플래시 메모리 장치를 포함한 메모리 시스템의 데이터 복원방법 |
| US7580302B2 (en) * | 2006-10-23 | 2009-08-25 | Macronix International Co., Ltd. | Parallel threshold voltage margin search for MLC memory application |
| US7663926B2 (en) * | 2007-07-27 | 2010-02-16 | Micron Technology, Inc. | Cell deterioration warning apparatus and method |
| US7646643B1 (en) * | 2008-01-07 | 2010-01-12 | Lattice Semiconductor Corporation | Process charging monitor for nonvolatile memory |
| US8102713B2 (en) * | 2008-08-04 | 2012-01-24 | Triune Ip Llc | Non-volatile memory monitor |
| KR101588293B1 (ko) * | 2009-02-17 | 2016-01-26 | 삼성전자주식회사 | 비휘발성 메모리 장치의 읽기 방법 |
| CN101615145B (zh) * | 2009-07-24 | 2011-12-07 | 中兴通讯股份有限公司 | 一种提高存储器数据缓存可靠性的方法和装置 |
| US8228753B2 (en) | 2009-07-29 | 2012-07-24 | Stec, Inc. | System and method of maintaining data integrity in a flash storage device |
| JP5039193B2 (ja) * | 2010-09-22 | 2012-10-03 | 株式会社東芝 | 半導体記憶装置および制御方法 |
| FR2977047B1 (fr) * | 2011-06-22 | 2013-08-16 | Starchip | Procede de gestion de l'endurance de memoires non volatiles. |
| US10885583B2 (en) * | 2013-12-19 | 2021-01-05 | Chicago Mercantile Exchange Inc. | Deterministic and efficient message packet management |
| US9720769B2 (en) | 2014-12-03 | 2017-08-01 | Sandisk Technologies Llc | Storage parameters for a data storage device |
| US9983820B2 (en) | 2016-03-29 | 2018-05-29 | Nxp B.V. | Method for performing data updates |
| US10832793B2 (en) * | 2018-08-21 | 2020-11-10 | Micron Technology, Inc. | Defective memory cell detection circuitry including use in automotive control systems |
| US11204883B1 (en) * | 2020-06-22 | 2021-12-21 | Seagate Technology Llc | Data storage system with access completion uniformity |
| US11640252B2 (en) | 2021-03-18 | 2023-05-02 | Western Digital Technologies, Inc. | Idle-power mitigation circuit |
| FR3138536A1 (fr) * | 2022-07-28 | 2024-02-02 | Idemia Identity & Security France | Procédé de gestion d’une mémoire d’un élément sécurisé |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2509297B2 (ja) * | 1987-08-31 | 1996-06-19 | 沖電気工業株式会社 | 自己訂正機能付半導体記憶装置及びマイクロコンピュ―タ |
| US5657332A (en) * | 1992-05-20 | 1997-08-12 | Sandisk Corporation | Soft errors handling in EEPROM devices |
| JP3450456B2 (ja) * | 1994-08-31 | 2003-09-22 | 株式会社東芝 | 半導体記憶装置 |
| FR2728380A1 (fr) * | 1994-12-20 | 1996-06-21 | Sgs Thomson Microelectronics | Procede d'ecriture de donnees dans une memoire et memoire electriquement programmable correspondante |
| JPH08190796A (ja) | 1995-01-09 | 1996-07-23 | Mitsubishi Denki Semiconductor Software Kk | データリフレッシュ機能を有するフラッシュメモリ及びフラッシュメモリのデータリフレッシュ方法 |
| US5835413A (en) * | 1996-12-20 | 1998-11-10 | Intel Corporation | Method for improved data retention in a nonvolatile writeable memory by sensing and reprogramming cell voltage levels |
| US6108241A (en) * | 1999-07-01 | 2000-08-22 | Micron Technology, Inc. | Leakage detection in flash memory cell |
-
2000
- 2000-08-23 JP JP2000253194A patent/JP2002074999A/ja active Pending
-
2001
- 2001-08-21 TW TW090120543A patent/TW522400B/zh not_active IP Right Cessation
- 2001-08-23 US US09/938,139 patent/US6483745B2/en not_active Expired - Fee Related
- 2001-08-23 KR KR10-2001-0051106A patent/KR100465122B1/ko not_active IP Right Cessation
- 2001-08-23 EP EP01307168A patent/EP1182669B1/en not_active Expired - Lifetime
- 2001-08-23 DE DE60126383T patent/DE60126383T2/de not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7209843B2 (en) * | 2004-05-10 | 2007-04-24 | International Business Machines Corporation | Circuit inspection method, method of manufacturing liquid-crystal display, and circuit inspection apparatus |
| JP2005353110A (ja) * | 2004-06-08 | 2005-12-22 | Nec Electronics Corp | 不揮発性メモリ装置 |
| KR100697776B1 (ko) | 2005-06-07 | 2007-03-20 | 주식회사 유니테스트 | 반도체 테스트 장치 |
| JP2007072810A (ja) * | 2005-09-07 | 2007-03-22 | Fujitsu Ltd | 冗長置換方法、半導体記憶装置及び情報処理装置 |
| US7583536B2 (en) | 2007-01-31 | 2009-09-01 | Fujitsu Microelectronics Ltd. | Charge loss restoration method and semiconductor memory device |
| JP2012133874A (ja) * | 2010-12-22 | 2012-07-12 | Hitachi Global Storage Technologies Netherlands Bv | 障害の確率を利用したフラッシュメモリのデータ管理 |
| JP2022524535A (ja) * | 2019-03-12 | 2022-05-06 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | 不揮発性メモリ機構の動作のための方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1182669A3 (en) | 2003-04-02 |
| DE60126383D1 (de) | 2007-03-22 |
| KR100465122B1 (ko) | 2005-01-05 |
| DE60126383T2 (de) | 2007-10-31 |
| KR20020015981A (ko) | 2002-03-02 |
| EP1182669B1 (en) | 2007-01-31 |
| US20020024844A1 (en) | 2002-02-28 |
| EP1182669A2 (en) | 2002-02-27 |
| TW522400B (en) | 2003-03-01 |
| US6483745B2 (en) | 2002-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002074999A (ja) | 不揮発性半導体記憶装置 | |
| KR100939895B1 (ko) | 불휘발성 기억 장치 | |
| US6765828B2 (en) | Non-volatile semiconductor storage device and method of reading out data | |
| KR100253851B1 (ko) | 반도체 메모리 장치 | |
| JP2000228094A (ja) | 不揮発性半導体記憶装置 | |
| US8717833B2 (en) | Semiconductor memory device having non-volatile memory circuits in single chip | |
| KR100487031B1 (ko) | 누설 셀의 검출 및 복구를 외부에서 트리거하는 플래시메모리 | |
| JP2004185753A (ja) | 半導体記憶装置及びメモリセルの記憶データ補正方法 | |
| US7272058B2 (en) | Nonvolatile semiconductor memory device having redundant relief technique | |
| US5586074A (en) | Semiconductor memory device with function of preventing loss of information due to leak of charges or disturbing | |
| US7260016B2 (en) | Non-volatile semiconductor memory device and writing method therefor | |
| KR100338273B1 (ko) | 비휘발성메모리장치및열화검출방법 | |
| US6081452A (en) | Semiconductor storage device capable of accurately collectively executing erase verify operation on all memory cells | |
| US6515905B2 (en) | Nonvolatile semiconductor memory device having testing capabilities | |
| US7248503B2 (en) | Semiconductor nonvolatile storage device | |
| US6894939B2 (en) | Data processor, semiconductor memory device and clock frequency detecting method | |
| JPH1145588A (ja) | 不揮発性半導体記憶装置 | |
| JP3360855B2 (ja) | 一括消去型不揮発性半導体記憶装置およびその試験方法 | |
| JP2002074978A (ja) | 不揮発性半導体記憶装置 | |
| KR100317496B1 (ko) | 플래쉬 메모리 소자의 테스트 방법 | |
| JP2003007074A (ja) | 不揮発性半導体メモリ | |
| JPH09306185A (ja) | 半導体記憶装置及びその駆動方法 | |
| JP2002124090A (ja) | 不揮発性半導体メモリの過剰消去セル検出システム，不揮発性半導体メモリの過剰消去セル解消システム，不揮発性半導体メモリ，不揮発性半導体メモリの過剰消去セル検出方法，不揮発性半導体メモリの過剰消去セル解消方法 | |
| JP2001110189A (ja) | 不揮発性半導体記憶装置およびそのテスト方法 | |
| JP2002015586A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030519 |