JP2001110189A - 不揮発性半導体記憶装置およびそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 書込みを行う際のパルス印加回数をデバイス
外部から把握可能にし、どのページが書込みに時間を要
するのかを容易に判断可能にし、さらに書込み単位アド
レスの特定のメモリセル、および全メモリセルにおける
それぞれの特性の分布などについての把握を可能にす
る。 【解決手段】 メインメモリ領域１へ書込みを行う際の
各ページごとの書込みパルス印加回数を格納し、各ペー
ジ単位の書込みに要する時間の長短を把握可能にする書
込みパルス回数カウンタ４、データ格納領域５を備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的に書換え
可能な不揮発性半導体記憶装置およびそのテスト方法に
関し、特にフラッシュメモリとそのテスト方法に関する
ものである。

【０００２】

【従来の技術】図６は従来のＤＩＮＯＲ（ＤＩｖｉｄｅ
ｄ ｂｉｔ−ｌｉｎｅ ＮＯＲ）型フラッシュメモリの
構造を示す回路図、図７はこのＤＩＮＯＲ型フラッシュ
メモリの構造図、図８はＤＩＮＯＲ型フラッシュメモリ
の書込み／消去原理を示す説明図である。図６におい
て、ＳＬはソース線、ＳＢＬは副ビット線、ＷＬはワー
ド線、ＳＧは選択ゲート、ＭＢＬは主ビット線である。
また、図７においてＣＧはコントロールゲート、ＦＧは
フローティングゲートである。図８において、Ｓはソー
ス、Ｄはドレインである。

【０００３】次に、動作について説明する。このＤＩＮ
ＯＲ型フラッシュメモリでは、書込み／消去に電流が少
ないトンネル現象（ＦＮトンネル現象）を利用し、図８
に示すように、書込み時にはフローティングゲートＦＧ
から電子が放出され低しきい値化され、また消去時には
フローティングゲートＦＧに電子が注入され高しきい値
化される。

【０００４】このような原理を利用しているため、電子
の放出（メモリの低しきい値化）を行うとき、メモリの
しきい値がデプレッションにならないように制御しなけ
ればならない。

【０００５】図６および図７において、ＤＩＮＯＲ型フ
ラッシュメモリは主ビット線ＭＢＬとメモリセルが選択
ゲートＳＧを介して接続された構造になっている。この
ＤＩＮＯＲ型フラッシュメモリの書込みは、先ず選択ゲ
ートＳＧに電圧を印加し、書込みを行おうとする副ビッ
ト線ＳＢＬを選択する。さらに書込みたいメモリセルで
あるトランジスタのドレインに接続されたビット線に高
電圧を印加し、前記メモリセルのコントロールゲートＣ
Ｇに接続されたワード線に負電圧を印加し、前記コント
ロールゲートＣＧと前記ドレイン間の電界により前記メ
モリセルのフローティングゲートＦＧ内の電子を引き抜
くことで行われる。これによって、書込まれたメモリセ
ルのしきい値電圧は低くなる。

【０００６】図１０は、このＤＩＮＯＲ型フラッシュメ
モリの書込み時の内部動作を示すフローチャートであ
る。図９に示すように、ＤｌＮＯＲ型フラッシュメモリ
では、書込み時のメモリしきい値電圧（メモリＶｔｈ）
を狭い電圧範囲に制御する必要があるため、ステータス
リードモードへ遷移後（ステップＳＴ１０１）、短い書
込みパルスの印加（ステップＳＴ１０２）ごとにプログ
ラムベリファイを行う（ステップＳＴ１０３）。この動
作を書込み単位の全ビットに対して繰り返し行う（ステ
ップＳＴ１０４）。

【０００７】しかし、しきい値を低くするために書込み
パルスを印加し続けて、電子を引き抜き過ぎると、前述
のようにしきい値がデプレッションとなり書込みを行な
ったメモリセル以外のメモリセルも正常な書込みが出来
なくなる。このため、プログラムベリファイが完了した
後に前記メモリセルのデプレッション化を検出するため
に、ワード線電圧を低くしてデプレッションベリファイ
を行う（ステップＳＴ１０５）。このデプレッションベ
リファイにより前記メモリセルのデプレッション化が検
出されると（ステップＳＴ１０６）、デプレッション化
したメモリセルのフローティングゲートに電子を注入
し、しきい値をデプレッションから防ぐ操作（消し戻
し）を行う（ステップＳＴ１０７）。この動作も、デプ
レッションベリファイが完了するまで繰り返し行う。こ
のような書込み動作はぺージと呼ばれる書込み単位ごと
に行われ、メモリ領域の全ページにわたって繰り返され
る。

【０００８】このように書込み時にはしきい値を低く
し、さらに狭い電圧範囲に押さえ込む細かな制御を行う
必要があるため、図５に示すように書込みパルスは電圧
をステップ状に印加する。

【０００９】特に、ＤＩＮＯＲ型フラッシュメモリで
は、書込み時間が長くなり、またメモリセルの特性（ト
ンネル酸化膜など）のばらつきによって書込み単位（ぺ
ージ）ごとに同じしきい値電圧に制御するため印加する
書込みパルスの回数が異なるものとなる。この書込み単
位に存在するメモリセルのなかに１ビットでも書込みに
時間を要するメモリセルが存在すると、ぺージとしての
書込み時間は遅くなる。また、メモリセルの欠陥によ
り、書込みパルスを印加し続けてもメモリしきい値の電
圧制御範囲内に書込むことが出来ないメモリセルが存在
した場合、そのメモリセルまたはぺージは書込み不良と
なる。これは書込みパルスを最大で何回まで印加するか
という回数を設定しているためである。

【００１０】この書込みパルスの最大印加回数はＰＲＯ
Ｍ領域と呼ばれるメモリ領域に格納されていて、書込み
／消去動作を行わせると、書込み／消去を制御するメモ
リ制御回路は前記ＰＲＯＭ領域から制御に必要なデータ
を読み出してくる。また、前述した書込み動作は書込み
コマンドを外部から入力することで前記メモリ制御回路
がデバイス内部で自動的に書込みを開始し、書込みの終
了の確認はステータスリードにより行う。

【００１１】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置およびそのテスト方法は以上のように構成され
ているので、前述した一連の動作は前記メモリ制御回路
により自動的に行われ、内部で書込みパルスが何回印加
されたかはデバイス外部からは判断出来ず、どのべージ
が他のメモリ領域と比較して書込みに時間を要するのか
などについて判断出来ない課題があった。

【００１２】この発明は、上記のような課題を解決する
ためになされたもので、書込みを行う際のパルス印加回
数をデバイス外部から把握可能にし、他のメモリ領域と
比較してどのページが書込みに時間を要するのかを容易
に判断可能にし、さらに書込み単位アドレスの特定のメ
モリセル、および全メモリセルにおけるそれぞれの特性
の分布などについての把握を可能にする不揮発性半導体
記憶装置およびテストプログラムの開発期間の短縮を図
れる不揮発性半導体記憶装置のテスト方法を得ることを
目的とする。

【００１３】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、メインメモリ領域へ書込みを行う際
の書込み単位ごとの書込みパルス印加回数を格納し、書
込みに要する時間の長短を把握可能にする書込みパルス
印加回数格納手段を備えるようにしたものである。

【００１４】この発明に係る不揮発性半導体記憶装置
は、書込みを行う際の書込み単位ごとの最大の書込みパ
ルス印加回数を書込み単位ごとのパルス印加回数として
格納し、書込み単位ごとの書込みに要する時間の長短を
把握可能にする書込みパルス印加回数格納手段を備える
ようにしたものである。

【００１５】この発明に係る不揮発性半導体記憶装置
は、書込みパルス印加回数格納手段により格納した書込
み単位ごとの書込みパルス印加回数をテスタへ出力し蓄
積出来るようにしたものである。

【００１６】この発明に係る不揮発性半導体記憶装置
は、書込みパルス印加回数格納手段により格納した書込
み単位ごとの書込みパルス印加回数をテスタへ出力し、
当該各書込み単位のアドレスとその書込みパルス回数の
対応関係から書込み時間のメモリ領域依存性について評
価出来るようにしたものである。

【００１７】この発明に係る不揮発性半導体記憶装置の
テスト方法は、外部から書込み電圧を設定しメインメモ
リ領域へ書込みを行い、スペアのメモリに置換するため
に必要なデータを抽出する第１のステップのテストプロ
グラムを、メモリ内部制御回路を使用したテストにおけ
る書込み動作で書込み単位ごとの書込みパルス印加回数
を収集する第３のステップのテストプログラムで代用し
たものである。

【００１８】

【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この実施の形態１の不揮発性半
導体記憶装置の概略構成を示すブロック図である。この
電気的書換え可能な不揮発性半導体記憶装置は、データ
格納のためのメインのフラッシュメモリ領域とは別に、
各書込み単位でのメモリセルごとの書込み完了時の書込
みパルスの印加回数のうちで最大の書込みパルス印加回
数を蓄積するメモリ領域を設け、そのメモリ領域に前記
書込みパルス印加回数を格納することで、ぺージごとの
書込みパルス印加回数をデバイス外部から把握可能に
し、どのべージが他のメモリ領域と比較して書込みに時
間を要するのかを容易に判断出来るようにする。

【００１９】図１において、１は主に利用するメインメ
モリ領域、２はメモリの書込み／消去を行うためのメモ
リ制御回路（メモリ内部制御回路）、３は書込み／消去
時にメモリ制御回路が動作するために必要な各種パラメ
ータを格納しているＰＲＯＭ領域、４は書込み単位ごと
の最大の書込みパルス印加回数を一時的に記憶する書込
みパルス回数カウンタまたはレジスタ（書込みパルス印
加回数格納手段）、５は前記各書込み単位ごとの最大の
書込みパルス回数を蓄積しておくデータ格納領域（書込
みパルス印加回数格納手段）である。

【００２０】図９に示したように、ＤＩＮＯＲ型フラッ
シュメモリの書込み時にはしきい値電圧Ｖｔｈを狭い範
囲に制御するため、書込みパルス印加ごとにベリファイ
を行い、既にしきい値電圧Ｖｔｈが制御範囲にある書込
みの完了したメモリセルに対しては追加書込みを行わな
い（書込みパルスを与えない）ため、個々のメモリセル
についてはそのメモリ特性によって最終的に印加される
書込みパルスの回数は異なる。この書込みパルスの回数
値のうちで最大のものをメモリ制御回路２から抽出し、
書込み完了時点での各書込み単位ごとの前記最大の書込
みパルス回数値を書込みパルス回数カウンタ４を利用し
て、メインメモリ領域１とは別のメモリ領域であるデー
タ格納領域５に格納しておく。

【００２１】この結果、書込み単位であるぺージごとの
書込み時間の長短を、前記データ格納領域５に格納した
前記書込みパルス回数値から推測することが可能にな
る。また、書込み単位ごとのアドレスとその書込み単位
ごとの最大の書込みパルス回数の対応関係から書込み時
間のメモリ領域依存性についても容易に評価することが
可能になる。

【００２２】以上のように、この実施の形態１によれ
ば、ぺージごとの書込みを行う際の書込みパルス印加回
数が容易に把握出来、どのページが他のメモリ領域と比
較して書込みに時間を要するのかが容易に判断出来、さ
らに各ページの書込み単位アドレスとそのページごとの
書込みパルス回数から、各ページやそのメモリセルそれ
ぞれの特性の分布などについての把握が可能になる不揮
発性半導体記憶装置が得られる効果がある。

【００２３】実施の形態２．図２は、この実施の形態２
の不揮発性半導体記憶装置の概略構成を示すブロック図
である。図２において図１と同一または相当の部分につ
いては同一の符号を付し説明を省略する。

【００２４】この実施の形態２の電気的書換え可能な不
揮発性半導体記憶装置では、個々のメモリセル特性によ
りそれぞれ異なる書込み完了時点での最大の書込みパル
ス回数をフラッシュメモリ内部から出力させ、その書込
みパルス回数についてのデータを書込みパルス回数カウ
ンタ４を経由してテスタに蓄積する。この書込みパルス
回数についてのデータから、書込み時間が長いぺージに
ついて推測し、特定することが可能になる。

【００２５】以上のように、この実施の形態２によれ
ば、ぺージごとの書込みを行う際の書込みパルス印加回
数がデバイス外部から容易に把握出来、どのページが他
のメモリ領域と比較して書込みに時間を要するのか、さ
らにページごとの書込み単位アドレスと当該ページごと
の書込みパルス回数から特定のページや全メモリセルに
おけるそれぞれの特性の分布などについての把握がデバ
イス外部から容易に判断出来る不揮発性半導体記憶装置
が得られる効果がある。

【００２６】実施の形態３．図３は、ＷＴ１と呼ばれる
テストを利用したこの実施の形態３におけるフラッシュ
メモリのテスト方法を示すフローチャートである。図４
は、フラッシュメモリに対し従来行われているテスト方
法を示すフローチャートである。図４のステップＳＴ４
１（第１のステップ）のＷＴ０と呼ばれるテストステッ
プでは、フラッシュメモリの不良ビットの有無、箇所の
情報、またはスペア（冗長メモリ）による不良ビットの
救済可否の情報を、外部から書込み電圧を設定すること
で抽出する。すなわち、このステップＳＴ４１のＷＴ０
と呼ばれるテストステップは、外部から書込み電圧を与
えてこれをもとに前記スペアに置換するために必要なデ
ータを抽出するのみのウエハテストである。

【００２７】フラッシュメモリは、メインメモリ領域に
加えて前記スペアのメモリを備えているため、前記抽出
した情報をもとに、救済可能なデバイスについては、続
くステップＳＴ３２（第２のステップ）のＬＴと呼ばれ
るステップでメインメモリ領域の不良ビットと、前記ス
ペアのメモリをメインビットライン単位で入れ替える
（置換する）。

【００２８】この後、ステップＳＴ３３（第３のステッ
プ）のＷＴ１と呼ばれるテストステップで、フラッシュ
メモリ内部のメモリ制御回路２による書込みパルスによ
る書込み／消去動作を含めたテストを行う。

【００２９】このように、図４に示すフローチャートで
は、フラッシュメモリのテストとしてステップＳＴ４１
のＷＴ０とステップＳＴ３３のＷＴ１の２つのテストプ
ログラムが必要となる。

【００３０】これに対し、この実施の形態３では、書込
み時間が長いページもしくは書込み不良と判断されるぺ
ージの検出を図４のステップＳＴ３３の前記ＷＴ１と呼
ばれるテストステップに用いたテストプログラムで代用
する（ステップＳＴ３１）。すなわち、ステップＳＴ４
１のＷＴ０で行なっているテストによる不良ビットにつ
いての情報は、前記実施の形態１および前記実施の形態
２で抽出した書込みを行う際のパルス印加回数について
の情報をもとに把握出来、前記実施の形態１および前記
実施の形態２で行う書込みを行う際のパルス印加回数に
ついての情報の抽出については、図４のステップＳＴ３
３の前記ＷＴ１と呼ばれるテストステップのテストプロ
グラムを共用出来る。なお、ステップＳＴ３２ａはメイ
ンメモリ領域の不良ビットと、前記スペアのメモリをペ
ージ単位で入れ替える処理である。このため、図３に示
すようにステップＳＴ３１とステップＳＴ３３のテスト
プログラムは共有化することが出来、テストプログラム
の開発期間を短縮出来、製品開発期間の短縮を図れる効
果がある。

【００３１】

【発明の効果】以上のように、この発明によれば、メイ
ンメモリ領域へ書込みを行う際の各書込み単位ごとの書
込みパルス印加回数を格納し、各書込み単位の書込みに
要する時間の長短を把握可能にする書込みパルス印加回
数格納手段を備えるように構成したので、他のメモリ領
域と比較してどのページが書込みに時間を要するのかが
容易に判断出来、さらに書込み単位アドレスの特定のメ
モリセル、および全メモリセルにおけるそれぞれの特性
の分布などについての把握が容易になる効果がある。

【００３２】この発明によれば、各書込み単位ごとの最
大の書込みパルス印加回数を格納し、書込み単位ごとの
書込みに要する時間の長短を把握可能にする書込みパル
ス印加回数格納手段を備えるように構成したので、他の
メモリ領域と比較してどのページが書込みに最も時間を
要するのかが容易に判断出来、さらに書込み単位アドレ
スの特定のメモリセル、および全メモリセルにおけるそ
れぞれの特性の分布などについての把握が容易になる効
果がある。

【００３３】この発明によれば、各書込み単位ごとの書
込みパルス印加回数をテスタへ出力し蓄積出来るように
構成したので、どのページが他のメモリ領域と比較して
書込みに時間を要するのかがデバイス外部のテスタから
容易に判断出来る効果がある。

【００３４】この発明によれば、書込みパルス印加回数
格納手段により格納した書込み単位ごとの書込みパルス
印加回数をテスタへ出力し、各書込み単位ごとのアドレ
スと書込みパルス回数の対応関係から書込み時間のメモ
リ領域依存性について評価出来るように構成したので、
どのページが他のメモリ領域と比較して書込みに時間を
要するのか、さらにページごとの書込み単位アドレスと
当該ページごとの書込みパルス回数から特定のページや
全メモリセルにおけるそれぞれの特性の分布などについ
ての把握がデバイス外部のテスタから容易に判断出来る
効果がある。

【００３５】この発明によれば、外部から書込み電圧を
設定しメインメモリ領域へ書込みを行い、スペアのメモ
リに置換するために必要なデータを抽出する第１のステ
ップのテストプログラムを、メモリ内部制御回路を使用
したテストにおける書込み動作で書込み単位ごとの書込
みパルス印加回数を収集する第３のステップのテストプ
ログラムで代用するようにしたので、テストプログラム
の開発期間の短縮、製品開発期間の短縮を図れる効果が
ある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の不揮発性半導体記
憶装置の概略構成を示すブロック図である。

【図２】 この発明の実施の形態２の不揮発性半導体記
憶装置の概略構成を示すブロック図である。

【図３】 この発明の実施の形態３におけるフラッシュ
メモリのテストについてのフローチャートである。

【図４】 フラッシュメモリに対し従来行われているテ
スト工程を示すフローチャートである。

【図５】 フラッシュメモリの書込み時に印加するステ
ップパルスの書込み電圧とステップパルス印加回数との
関係を示す説明図である。

【図６】 従来のＤＩＮＯＲ型フラッシュメモリの構造
を示す回路図である。

【図７】 従来のＤＩＮＯＲ型フラッシュメモリの構造
図である。

【図８】 従来のＤＩＮＯＲ型フラッシュメモリの書込
み／消去原理を示す説明図である。

【図９】 従来のＤＩＮＯＲ型フラッシュメモリにおけ
る書込み／消去時のメモリしきい値電圧の分布図であ
る。

【図１０】 フラッシュメモリの書込み時の内部動作を
示すフローチャートである。

【符号の説明】

１ メインメモリ領域、２ メモリ制御回路（メモリ内
部制御回路）、４ 書込みパルス回数カウンタ（書込み
パルス印加回数格納手段）、５ データ格納領域書込み
パルス印加回数格納手段）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電気的書換え可能な不揮発性半導体記憶
   装置において、 メインメモリ領域へ書込みを行う際の各書込み単位ごと
   の書込みパルス印加回数を格納し、書込み単位ごとの書
   込みに要する時間の長短を把握可能にする書込みパルス
   印加回数格納手段を備えたことを特徴とする不揮発性半
   導体記憶装置。
2. 【請求項２】 書込みパルス印加回数格納手段は、 書込み単位の各メモリセルへ書込みを行う際の当該各メ
   モリセルへ与えた書込みパルス印加回数の中で最大の書
   込みパルス印加回数を書込み単位ごとのパルス印加回数
   として格納し、書込み単位ごとの書込みに要する時間の
   長短を把握可能にすることを特徴とする請求項１記載の
   不揮発性半導体記憶装置。
3. 【請求項３】 書込みパルス印加回数格納手段により格
   納した書込み単位ごとの書込みパルス印加回数をテスタ
   へ出力し蓄積可能にしたことを特徴とする請求項１また
   は請求項２記載の不揮発性半導体記憶装置。
4. 【請求項４】 書込みパルス印加回数格納手段により格
   納した書込み単位ごとの書込みパルス印加回数をテスタ
   へ出力し、前記書込み単位のアドレスと当該書込み単位
   ごとの書込みパルス回数の対応関係から書込み時間のメ
   モリ領域依存性について評価可能にしたことを特徴とす
   る請求項３記載の不揮発性半導体記憶装置。
5. 【請求項５】 外部から書込み電圧を設定しメインメモ
   リ領域へ書込みを行い、スペアのメモリに置換するため
   に必要なデータを抽出する第１のステップと、該第１の
   ステップで抽出した情報をもとに、救済可能なデバイス
   について前記スペアのメモリと入れ替える第２のステッ
   プと、該第２のステップで入れ替えたメモリを含む前記
   メインメモリ領域へのメモリ内部制御回路を使用した書
   込み／消去動作を含めたテストを行う第３のステップを
   備えた不揮発性半導体記憶装置のテスト方法において、 外部から書込み電圧を設定しメインメモリ領域へ書込み
   を行い、スペアのメモリに置換するために必要なデータ
   を抽出する前記第１のステップのテストプログラムを、
   メモリ内部制御回路を使用したテストにおける書込み動
   作で書込み単位ごとの書込みパルス印加回数を収集する
   前記第３のステップのテストプログラムで代用したこと
   を特徴とする不揮発性半導体記憶装置のテスト方法。